用于在导电层中形成开口和使用开口的方法

技术领域

本公开的实施例大体上涉及半导体装置，且更确切地说，涉及用于在导电层中形成开口且使用开口的方法。

背景技术

高数据可靠性、高存数据存取速度、较低功耗和减小的芯片大小是半导体装置所需要的特征。为了减小芯片大小，电路元件之间的距离已变得越来越短。

半导体装置包含导体，例如，将电路耦合到布线的接触插塞。导体可由导电层的导电材料形成。在一些常规方法中，导电材料可形成于通过蚀刻形成于介电层中的开口中。在一些其它常规方法中，导体可在可通过蚀刻形成导电层中的开口之后由导电层的剩余导电材料形成。在常规方法中，常规硬掩模可用于在导电层中形成开口。举例来说，此类常规硬掩模可以是二氧化硅硬掩模(例如，TEOS硬掩模)。硬掩模可形成于导电层上和二氧化硅(SiO2)掩模下方。

常规硬掩模可在处理(例如，蚀刻)期间被高能量动能(例如，离子、电子或光子)束损坏。因此，导电层的位于掩模的损坏部分下且开口周围的顶部部分往往会被过度蚀刻。因此，在蚀刻工艺之后，导电层的顶部部分可能变得过度狭窄，这是不合需要的。

发明内容

根据本公开的一方面，提供一种方法。方法包括：形成导电层；在导电层上形成第一硬掩模；在第一硬掩模上形成第二硬掩模；提供穿过第一硬掩模和第二硬掩模的开口；以及去除导电层在开口下的表面，其中第一硬掩模的硬度大于第二硬掩模的硬度。

根据本公开的另一方面，提供一种方法。方法包括：通过以下形成位线触点、位于位线触点上的位线和位于位线触点上的介电膜：在位线触点、位线和介电膜的侧上形成在第一方向上延伸的第一开口；在第一开口中的位线触点和位线以及介电膜的侧上形成一或多个介电膜；将导电材料沉积于第一开口中；通过在第二方向上延伸的第二开口在导电材料上提供多个第一硬掩模且在多个对应第一硬掩模上提供多个第二硬掩模；去除第二开口下方的导电材料以形成第三开口；以及将介电材料沉积于第三开口中。

根据本公开的又一方面，提供了一种设备。设备包括：在第一方向上彼此邻近的第一电容器触点和第二电容器触点；位线触点，其在第二方向上延伸于第一电容器触点与第二电容器触点之间；以及位线，其位于在第二方向上延伸于第一电容器触点与第二电容器触点之间的位线触点上，其中第一电容器触点和第二电容器触点包含多晶硅。

附图说明

图1A是根据本公开的实施例的半导体装置的一部分的一个示意性结构的横截面视图的图式。

图1B是根据本公开的实施例的半导体装置的一部分的一个示意性结构的横截面视图的图式。

图1C是根据本公开的实施例的半导体装置的一部分的一个示意性结构的横截面视图的图式。

图2A是根据本公开的实施例的半导体装置的布局图。

图2B是根据本公开的实施例的半导体装置的一部分的一个示意性结构的横截面视图的图式。

图3A是根据本公开的实施例的半导体装置的布局图。

图3B是根据本公开的实施例的半导体装置的一部分的一个示意性结构的横截面视图的图式。

图4A是根据本公开的实施例的半导体装置的布局图。

图4B是根据本公开的实施例的半导体装置的一部分的一个示意性结构的横截面视图的图式。

图5A是根据本公开的实施例的半导体装置的布局图。

图5B是根据本公开的实施例的半导体装置的一部分的一个示意性结构的横截面视图的图式。

图5C是根据本公开的实施例的半导体装置的一部分的一个示意性结构的另一横截面视图的图式。

图6A是根据本公开的实施例的半导体装置的布局图。

图6B是根据本公开的实施例的半导体装置的一部分的一个示意性结构的横截面视图的图式。

图6C是根据本公开的实施例的半导体装置的一部分的一个示意性结构的另一横截面视图的图式。

图7A是根据本公开的实施例的半导体装置的布局图。

图7B是根据本公开的实施例的半导体装置的一部分的一个示意性结构的横截面视图的图式。

图7C是根据本公开的实施例的半导体装置的一部分的一个示意性结构的另一横截面视图的图式。

具体实施方式

下文将参考随附图式详细解释本公开的各种实施例。以下详细描述参考借助于说明展示其中可实践本公开的具体方面和实施例的附图。这些实施例通过足够的细节描述以使得所属领域的技术人员能够实践本公开。可利用其它实施例，且可在不脱离本公开的范围的情况下进行结构、逻辑和电性改变。本文中所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合以形成新的实施例。

下文描述了根据参考图1A到图1C的实施例的用于在导电层中形成开口的方法。图1A是根据本公开的实施例的半导体装置的一部分100的一个示意性结构的横截面视图的图式。部分100包含导电层102、导电层102上的硬掩模104和第一硬掩模104上的另一硬掩模106。在一些实施例中，导电层102可包含多晶硅(多晶Si)。在一些实施例中，多晶Si导电层102可进行p掺杂以控制导电性。在一些实施例中，硬掩模104可包含金属。在一些实施例中，硬掩模106可以是氧化硅(SiO2)或氮化硅(Si2N3)。在一些实施例中，硬掩模104可包含硬度大于导电层102中所包含的材料的硬度且大于硬掩模106中所包含的材料的硬度的材料。部分100可包含穿过硬掩模104和106的开口108。在一些实施例中，可使用光刻将开口108提供于硬掩模104和106中。导电层102可包含开口108下方的暴露表面116。

图1B是根据本公开的实施例的半导体装置的一部分100的一个示意性结构的横截面视图的图式。可从导电层102的顶部表面110执行蚀刻工艺。在一些实施例中，蚀刻可以是干式蚀刻。在一些实施例中，可在蚀刻工艺期间通过开口108施加光束112。光束112可通过开口108照射导电层102的暴露表面116，且蚀刻导电层102的暴露表面116。光束112可以是至少包含电子束、离子束或质子束的带电粒子束。在一些实施例中，光束112可包含卤素离子束，如氟离子束(F+)、氯离子束(Cl+)和/或溴离子束(Br+)。

图1C是根据本公开的实施例的半导体装置的一部分100的一个示意性结构的横截面视图的图式。蚀刻工艺之后，开口114可形成于开口108下方导电层102中。通过蚀刻工艺，可去除硬掩模106的顶部表面和/或侧表面。归因于硬掩模104的更大硬度，硬掩模104的侧表面可受更低损坏。如果硬掩模104具有较小硬度，那么硬掩模104可被光束112损坏，且光束112可因此攻击导电层102在硬掩模104的损坏部分下方的表面116。然而，由于硬掩模104的硬度更大，因此可减少或防止去除导电层102在硬掩模104下方的顶部部分。因此，通过利用硬掩模104进行蚀刻，导电层102中的开口114的形状可与开口108更好地对准，且可与在不具有硬掩模104的蚀刻相比产生较少过量的蚀刻(例如，硬掩模104下方的蚀刻)。

下文描述根据参考图2A到图7C的实施例的应用用于在导电层中形成开口的上述方法形成如半导体装置的设备的方法。每一图式中的每一部分的尺寸和尺寸比率不一定符合实际半导体装置的尺寸和尺寸比率。在一些实施例中，半导体装置可以是例如包含存储器单元的存储器装置(例如，动态随机存取存储器(DRAM))。每一存储器单元可包含晶体管和电容器。

图2A是根据本公开的实施例的半导体装置200a的布局图。图2A可以是示出包含线A-A'的半导体装置200a的俯视图。

图2B是根据本公开的实施例的半导体装置200a的一部分200b的一个示意性结构的横截面视图的图式。图2B可以是示出沿图2A中示出的线A-A'的半导体装置200a的部分200b的横截面视图。

在一些实施例中，半导体装置200a可以是用于制造图7A中的半导体装置700a的中间结构。在一些实施例中，图7A中的半导体装置700a可以通过对图2A中的半导体装置200a执行一或多个制造工艺来制造。半导体装置200a可包含于半导体装置的存储器阵列区(未示出)中。存储器单元可安置于存储器阵列区中。在一些实施例中，半导体装置200a可包含跨半导体装置的存储器阵列区和周边区(未示出)的衬底202。衬底202可包含存储器阵列区中的有源区204。半导体装置200a可包含将有源区204彼此隔离的隔离区206。在一些实施例中，隔离区206可以是包含介电材料的浅沟槽隔离(STI)区。

部分200b可包含开口208和开口208之间的位线触点210。开口208和位线触点210可安置于对应有源区204上。举例来说，位线触点210、位线触点210上的位线212和位线212上的介电膜218可安置于有源区204B上。可通过蚀刻有源区204和有源区204周围的隔离区206来将开口(未示出)安置于对应有源区204上。可沉积如多晶硅(多晶Si)的导电材料，以填充开口。可将包含如钨(W)的金属的另一导电材料沉积于导电材料上。可将如氮化硅(Si2N3)的介电材料沉积于另一导电材料上。可去除对应导电材料和介电材料的部分以形成开口208。在一些实施例中，可去除位线触点210和位线212的侧上的垂直于线A-A'的方向上的对应导电材料和介电材料的部分。在一些实施例中，可通过干式蚀刻去除对应导电材料和介电材料的部分。在一些实施例中，开口208可在垂直于线A-A'的方向上延伸。位线触点210、位线212和介电膜218可形成为平行于开口208，在垂直于线A-A'的方向上延伸。隔离结构214可覆盖位线212。隔离结构214可包含介电膜218和一或多个介电膜216。介电膜216可形成为覆盖位线212的侧和介电膜218的侧壁。在一些实施例中，介电膜216可包含氮化硅(Si2N3)。隔离结构214可平行于开口208，在垂直于线A-A'的方向上延伸。在一些实施例中，可进一步蚀刻开口208以暴露开口208下方的有源区204。在一些实施例中，介电膜216可包含图2A中的形成于隔离区域206上方的一或多个介电膜220。一或多个介电膜220可安置于位线触点210的侧上。一或多个介电膜220可在垂直于线A-A'的方向上延伸。一或多个介电膜220可为位线触点210提供距导电层的额外隔离以近接地形成于开口208中。

图3A是根据本公开的实施例的半导体装置300a的布局图。图3A可以是示出包含线A-A'的半导体装置300a的俯视图。

图3B是根据本公开的实施例的半导体装置300a的一部分300b的一个示意性结构的横截面视图的图式。图3B可以是示出沿图3A中示出的线A-A'的半导体装置300a的部分300b的横截面视图。在一些实施例中，半导体装置300a可通过对图2A的半导体装置200a执行一或多个制造工艺来制造且部分300b可通过对图2B的部分200b执行一或多个制造工艺来制造。在一些实施例中，半导体装置300a可以是用于制造图7A中的半导体装置700a的中间结构。在一些实施例中，图7A中的半导体装置700a可以通过对图3A中的半导体装置300a执行一或多个制造工艺来制造。举例来说，半导体装置300a可包含于半导体装置的存储器阵列区(未示出)中。

半导体装置300a可包含安置于有源区204上方的开口208中的导电材料302的部分。导电材料302的部分可通过介电膜220而与其它有源区204上的位线触点210隔离。导电材料302的部分可通过隔离结构214而与位线212隔离。导电材料302的部分可通过垂直于线A-A'的隔离结构214，平行于位线触点210、位线212延伸。导电材料302的部分可沉积于开口208中。在一些实施例中，导电材料302的部分可包含多晶硅(多晶Si)。

图4A是根据本公开的实施例的半导体装置400a的布局图。图4A可以是示出包含线A-A'的半导体装置400a的俯视图。

图4B是根据本公开的实施例的半导体装置400a的一部分400b的一个示意性结构的竖直横截面视图的图式。图4B可以是示出沿图4A中示出的线A-A'的半导体装置400a的部分400b的横截面视图。在一些实施例中，半导体装置400a可通过对图3A的半导体装置300a执行一或多个制造工艺来制造且部分400b可通过对图3B的部分300b执行一或多个制造工艺来制造。在一些实施例中，半导体装置400a可以是用于制造图7A中的半导体装置700a的中间结构。在一些实施例中，图7A中的半导体装置700a可以通过对图4A中的半导体装置400a执行一或多个制造工艺来制造。举例来说，半导体装置400a可包含于半导体装置的存储器阵列区(未示出)中。

半导体装置400a可包含安置于隔离结构214和导电材料302的部分上方的硬掩模402。硬掩模402可平行于线A-A'延伸，所述线A-A'在垂直于隔离结构214和导电材料302的部分延伸的方向的方向上延伸。在一些实施例中，硬掩模402可包含安置于隔离结构214和导电材料302的部分上的图1A至1C的硬掩模104。在一些实施例中，包含于硬掩模402中的硬掩模104可包含金属。在一些实施例中，硬掩模402可进一步包含对应硬掩模104上的包含氧化硅(SiO2)或氮化硅(Si2N3)的图1A至1C的硬掩模106。在一些实施例中，硬掩模402可包含硬度大于导电材料302的硬度的材料。半导体装置400a可包含开口图案，所述开口图案包含硬掩模402之间的开口404。每一开口404可被蚀刻为图1A至1C的开口108。

图5A是根据本公开的实施例的半导体装置500a的布局图。图5A可以是示出包含线A-A'和垂直于线A-A'的另一线B-B'的半导体装置500a的俯视图。在一些实施例中，线A-A'与线B-B'可彼此交叉。

图5B是根据本公开的实施例的半导体装置500a的一部分500b的一个示意性结构的竖直横截面视图的图式。图5B可以是示出沿图5A中示出的线A-A'的半导体装置500a的部分500b的横截面视图。

图5C是根据本公开的实施例的半导体装置500a的一部分500c的一个示意性结构的另一竖直横截面视图的图式。图5C可以是示出沿图5A中示出的线B-B'的半导体装置500a的部分500c的横截面视图。

在一些实施例中，半导体装置500a可通过对图4A的半导体装置400a执行一或多个制造工艺来制造且部分500b可通过对图4B的部分400b执行一或多个制造工艺来制造。在一些实施例中，半导体装置500a可以是用于制造图7A中的半导体装置700a的中间结构。在一些实施例中，图7A中的半导体装置700a可以通过对图5A中的半导体装置500a执行一或多个制造工艺来制造。举例来说，半导体装置500a可包含于半导体装置的存储器阵列区(未示出)中。

半导体装置500a可包含通过用硬掩模402蚀刻导电材料302的部分形成的开口502。如图5C中所示出，呈柱状的每一导电膜504安置于开口502之间。可如参考图1B至1C所解释执行用以形成开口502的蚀刻工艺。在一些实施例中，蚀刻可以是干式蚀刻。在一些实施例中，在蚀刻工艺期间可通过图4A至4B中的硬掩模402之间的开口404施加光束，如图1B至1C光束112。光束可以是至少包含电子、离子或质子束的带电粒子束。在一些实施例中，光束可包含卤素离子束，如氟离子束(F+)、氯离子束(Cl+)和/或溴离子束(Br+)。通过照射未被图4A至4B中的硬掩模402覆盖的导电材料302的部分的顶部表面的光束，可去除未被覆盖的导电材料302。在去除未被覆盖导电材料302之后，可形成图5A和5C的开口502，代替去除导电材料302，且导电膜504可形成作为导电材料302在硬掩模402下方的剩余部分。因此，导电材料302的每一部分可通过开口502分割成导电膜504。来自导电材料302的每一部分的导电膜504可安置于平行于线B-B'的方向上。

通过蚀刻工艺，归因于更大硬度，硬掩模402的侧表面可受更低损坏。由于硬掩模402的硬度较大，因此可减小或防止去除硬掩模402下方的导电材料302，且开口502可更好地反映开口图案的形状。

图6A是根据本公开的实施例的半导体装置600a的布局图。图6A可以是示出包含线A-A'和垂直于线A-A'的另一线B-B'的半导体装置600a的俯视图。在一些实施例中，线A-A'与线B-B'可彼此交叉。

图6B是根据本公开的实施例的半导体装置600a的一部分600b的一个示意性结构的竖直横截面视图的图式。图6B可以是示出沿图6A中示出的线A-A'的半导体装置600a的部分600b的横截面视图。

图6C是根据本公开的实施例的半导体装置600a的一部分600c的一个示意性结构的另一横截面视图的图式。图6C可以是示出沿图6A中示出的线B-B'的半导体装置600a的部分600c的横截面视图。

在一些实施例中，半导体装置600a可通过对图5A的半导体装置500a执行一或多个制造工艺来制造，部分600b可通过对图5B的部分500b执行一或多个制造工艺来制造，且部分600c可通过对图5C的部分500c执行一或多个制造工艺来制造。在一些实施例中，半导体装置600a可以是用于制造图7A中的半导体装置700a的中间结构。在一些实施例中，图7A中的半导体装置700a可以通过对图6A中的半导体装置600a执行一或多个制造工艺来制造。举例来说，半导体装置600a可包含于半导体装置的存储器阵列区(未示出)中。

半导体装置600a可包含安置于有源区204和介电膜220上方的开口502中的呈柱状的介电膜602。每一导电膜504可通过介电膜602沿线B-B'与邻近导电膜504隔离。导电膜504可通过平行于线B-B'延伸的隔离结构214沿线A-A'与邻近位线触点210和位线212隔离。介电膜602可以通过将介电材料沉积于开口502中来形成。在一些实施例中，介电膜602可包含氮化硅(Si2N3)。

图7A是根据本公开的实施例的半导体装置700a的布局图。图7A可以是示出包含线A-A'和垂直于线A-A'的另一线B-B'的半导体装置700a的俯视图。在一些实施例中，线A-A'与线B-B'可彼此交叉。

图7B是根据本公开的实施例的半导体装置700a的一部分700b的一个示意性结构的竖直横截面视图的图式。图7B可以是示出沿图7A中示出的线A-A'的半导体装置700a的部分700b的横截面视图。

图7C是根据本公开的实施例的半导体装置700a的一部分700b的一个示意性结构的另一横截面视图的图式。图7C可以是示出沿图7A中示出的线B-B'的半导体装置700a的部分700c的横截面视图。

在一些实施例中，半导体装置700a可通过对图6A的半导体装置600a执行一或多个制造工艺来制造，部分700b可通过对图6B的部分600b执行一或多个制造工艺来制造，且部分700c可通过对图6C的部分600c执行一或多个制造工艺来制造。

半导体装置700a可包含电容器触点704和位于对应电容器触点704上的导电层702。在一些实施例中，导电层702可以是重布层(RDL)。在一些实施例中，导电层702可包含例如钨(W)、钛(Ti)或氮化钛(TiN)中的至少一个。

可蚀刻导电膜504的顶部部分以形成开口(未示出)，而不是去除导电膜504的顶部部分。在去除导电膜504的顶部部分之后，电容器触点704可形成为开口下方的导电膜504的剩余部分。如钨(W)、钛(Ti)或氮化钛(TiN)中的至少一个的导电材料可沉积于开口中，因此可形成导电层702。导电层702可将电容器触点704电耦合到可形成的其它电路元件。

不同于形成介电层，蚀刻介电层以产生开口且在开口中形成电容器触点，包含形成导电材料302的部分且通过使用硬掩模402的蚀刻而分割导电材料302的部分可归因于在蚀刻包含多晶硅(多晶Si)的未覆盖的导电材料302之前提供的硬掩模402的硬度较大而提供更精确的蚀刻反射开口图案。通过精确蚀刻，可形成有更高精确度的如电容器触点704、导电层702和介电膜602的呈柱状的电路元件，例如侧壁可以是更竖直的。因此，此精确形成呈柱状的电路元件可通过调整电路元件之间的更短距离而有助于减小芯片大小。

在本公开的一些实施例中，在蚀刻工艺期间提供具有不同硬度的两个硬掩模(例如，一个硬掩模的硬度大于另一硬掩模的硬度)可产生与硬掩模的图案更佳的对准的开口。举例来说，由于额外硬掩模的硬度更大，因此可减少或防止额外硬掩模下方的导电层的过量蚀刻，且开口的区域可更好地反映额外硬掩模的开口图案。

虽然在本公开中已公开了各种实施例，但所属领域的技术人员应理解，本公开的范围延伸超出具体公开实施例到其它替代实施例和/或用途以及其显而易见的修改和等效物。另外，所属领域的技术人员将基于本公开容易地显而易见在本公开的范围内的其它修改。还预期可进行实施例的特定特征和方面的各种组合或子组合且仍然落入本公开的范围内。应理解，所公开的实施例的各种特征和方面能够彼此组合或替代彼此以便形成变化的实施例。因此，预期本公开中的至少一些的范围不应受上文所描述的特定所公开实施例的限制。