封装结构及其制法

技术领域

本发明有关一种半导体封装制程，尤指一种封装结构及其制法。

背景技术

目前高阶电子产品，如高效能运算(High Performance Computing，简称HPC)产品、人工智能(AI)产品、5G通讯产品、汽车(Automotive)等，除了走向更高门槛的硅节点(Si-node)设计外，先进封装制程也是目前的主流趋势。

然而，现有硅穿孔(Through Silicon Via，简称TSV)相关封装技术大多由高阶前端晶圆厂开发设计，而后端的委外半导体封测代工厂(Outsourced SemiconductorAssembly and Testing，简称OSAT)只能采用高阶前端晶圆厂供料的方式制作TSV。

对于OSAT而言，若欲自行开发相关封装技术，当制作良率不高而无法符合量产需求时，将因不良品比例过高，而导致无法获利，致使相关封装技术无法突破瓶颈。

因此，如何克服上述现有技术的问题，实已成为目前业界亟待克服的课题。

发明内容

有鉴于现有技术的问题，本发明提供一种封装结构及其制法，可利于提升产品良率。

本发明的封装结构，包括：第一中介板，其具有相对的第一表面与第二表面及多个连通该第一表面与该第二表面的第一导电柱，其中，该第一中介板定义有置晶区及堆叠区，以令该多个第一导电柱对应布设于该堆叠区内，且该第一导电柱于该堆叠区上形成有对应的多个电性接触垫；以及电子元件，其设于该第一中介板的该第一表面的该置晶区上。

本发明还提供一种封装结构的制法，包括：提供一半导体基材，其具有相对的第一侧与第二侧，以于该半导体基材中形成多个连通该第一侧与该第二侧的穿孔；于该多个穿孔中形成多个第一导电柱，以令该半导体基材及该多个第一导电柱作为第一中介板，其中，该第一中介板具有相对的第一表面与第二表面，且定义有一置晶区及一环绕该置晶区的堆叠区，以令该多个第一导电柱对应布设于该堆叠区内并连通该第一表面与该第二表面，且该第一导电柱于该堆叠区上更形成有对应的多个电性接触垫；以及将电子元件设于该第一中介板的该第一表面的该置晶区上。

前述的封装结构及其制法中，更包括提供一第二中介板，并将该第二中介板堆叠于该第一中介板的该第一表面的该堆叠区上，以令该电子组件位于该第一中介板与该第二中介板之间的空间中。，该第二中介板嵌埋有多个第二导电柱，以令该多个第二导电柱经由导电元件对接该多个第一导电柱。例如，该堆叠区位于该置晶区的至少两侧，且该置晶区布设有多个焊垫，以令该电子元件经由多个导电凸块接合于该多个焊垫上。

前述的封装结构及其制法中，该制法更包括于相对于该第一中介板的该第二表面的一侧提供一承载基板，该承载基板配置有另一电子元件，且该另一电子元件位于该第一中介板与该承载基板之间的空间中。

由上可知，本发明的封装结构及其制法，主要经由低成本的TSV制程制作该第一中介板与第二中介板，且以技术成熟性高的覆晶方式进行该些中介板与电子元件的堆叠封装，以利于提升良率，因而能大幅降低该封装结构的制作成本，故对于OSAT而言，无需自行开发复杂的TSV封装技术，即可达到良率标准，以符合量产需求。

再者，本发明的TSV制程于该半导体基材上制作，故可压缩制作时间并控制良率，以大幅提升生产效率。

附图说明

图1为本发明的封装结构的剖面示意图。

图2为图1的应用的剖面示意图。

图3A至图3F为本发明的封装结构的制法的剖面示意图。

附图标记说明

1,2,3:封装结构

2a,2b,2c,3a,3b,3c:封装模块

10,90:电子元件

10a:作用面

10b:非作用面

100:电极凸块

11,21:第一中介板

11a,21a:第一表面

11b,21b:第二表面

110,210:第一导电柱

111,211:第一电性接触垫

113,213:焊垫

12,22:第二中介板

120:第二导电柱

121:第二电性接触垫

13,23:第三中介板

130:第三导电柱

131:第三电性接触垫

15:导电凸块

19:导电元件

20a:第一线路结构

20b:第二线路结构

200:绝缘层

201:线路重布层

25:焊锡材料

7:绝缘保护膜

8:半导体基材

8a:第一侧

8b:第二侧

80:穿孔

81,82:钝化层

9:承载基板

A:置晶区

B:堆叠区

L:距离

t:厚度

h:高度

S:空间。

具体实施方式

以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“第三”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

图1为本发明的封装结构1的剖面示意图。所述的封装结构1包括：一第一中介板11、以及至少一电子元件10。

所述的第一中介板11具有相对的第一表面11a与第二表面11b及多个连通该第一表面11a与该第二表面11b的第一导电柱110，其中，该第一导电柱110的相对两端、该第一表面11a与该第二表面11b上配置有第一电性接触垫111，并于该第一中介板11的该第一表面11a上形成多个焊垫113。

于本实施例中，该第一中介板11以半导体材(如硅或玻璃)为主体进行相关布线作业，以令该些第一电性接触垫111经由线路(图略)电性连接该焊垫113。

再者，该第一中介板11定义有一置晶区A及一堆叠区B，该堆叠区B设置于该置晶区A的至少两侧或者围绕该置晶区A。其中，该些焊垫113布设于第一表面11a的置晶区A，且该些第一电性接触垫111布设于第一表面11a及第二表面11b的堆叠区B，以令该第一导电柱110位于该堆叠区B所对应的区域范围内。

所述的电子元件10设于该第一中介板11的第一表面11a的置晶区A上并电性连接该些焊垫113。

于本实施例中，该电子元件10为主动元件、被动元件或其二者组合，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。例如，该电子元件10为动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)形式半导体芯片，其具有相对的作用面10a与非作用面10b，该作用面10a具有多个电极凸块100，且该些电极凸块100经由多个如焊锡材料的导电凸块15以覆晶方式接合于该些焊垫113上，其中，该电极凸块100及导电凸块15采用微凸块(micro bump，俗称u-Bump)规格。

再者，由于采用覆晶方式设置该电子元件10，故可依需求形成底胶(图略)于该第一中介板10的第一表面10a的置晶区A与该电子元件10之间以包覆该些电极凸块100、导电凸块15及焊垫113。

图2为图1的封装结构1的应用的剖面示意图。该第一中介板11与该电子元件10作为封装模块2a，且于该封装模块2a上堆叠一第二中介板12。

所述的第二中介板12经由多个导电元件19堆叠于该第一中介板11的第一表面11a的堆叠区B上，以令该电子元件10位于该第一中介板11与第二中介板12之间。其中，该导电元件19为球栅阵列封装(Ball Grid Array，简称BGA)规格，其包含焊锡材料。

于本实施例中，该第一中介板11与第二中介板12之间的距离L为至少根据该电子元件10的高度决定，以容置该电子元件10。较佳地，该距离L最小为使该电子元件10的非作用面10b可接触该第二中介板12的距离。

再者，该第二中介板12的构造可相同于该第一中介板11的构造，其具有多个第二导电柱120及多个第二电性接触垫121，以令该第二中介板12以其第二导电柱120通过该电性接触垫121经由该导电元件19对接该第一导电柱110的该第一电性接触垫111，使该第二导电柱120电性连接该第一导电柱110。

另外，该第二中介板12于其上表面(即相对接置该第一中介板11的另一侧)可依需求配置另一电子元件10，以形成另一封装模块2b。应可理解地，于该第二中介板12上可依需求堆叠至少一封装模块2c(即包含构造可相同于该第一中介板11的第三中介板13及至少一设于该第三中介板13上的电子元件10，且该第三中介板13具有多个第三导电柱130及多个第三电性接触垫131)，如图2所示的三个封装模块2a,2b,2c，以增加该封装结构2的功能。

另外，该封装结构2可依需求采用覆晶方式经由多个导电元件19于一承载基板9上，该承载基板9为例如具有核心层的封装基板(substrate)或无核心层(coreless)式封装基板，其具有一绝缘基体与结合该绝缘基体的线路层。进一步，该承载基板9上可依需求配置(如采用覆晶方式)其它电子元件90，使该电子元件90位于该承载基板9与该第一中介板11的第二表面11b之间，其中，该电子元件90接触该第一中介板11的第二表面11b。

应可理解地，可于该承载基板9上形成一如模压材料(molding compound)包覆层(图略)，以包覆该封装结构2，且若于覆晶制程中未形成底胶，则该包覆层将包覆该些电极凸块100、导电凸块15及焊垫113。

因此，本发明的封装结构1,2可采用低成本的TSV中介板(interposer)制程将至少一颗以上的芯片堆叠成三维封装结构，使其不同于现有3D堆叠结构。

图3A至3F为本发明的封装结构3的制法的剖视示意图。

如图3A所示，提供一半导体基材8，其具有相对的第一侧8a与第二侧8b，以于该半导体基材8上形成多个连通该第一侧8a与第二侧8b的穿孔80。

于本实施例中，该半导体基材8为如硅中介板体、玻璃或其它含有硅材的板体。

如图3B所示，于该半导体基材8的第一侧8a与第二侧8b上依序形成两层钝化层81,82于该半导体基材8的表面上及该些穿孔80的孔壁上，再将导电材(如铜材)填满(如电镀金属、沉积金属或其它方式)该穿孔80中的剩余空间，以令该导电材于该穿孔80中形成第一导电柱210。

于本实施例中，该第一导电柱210为金属柱，如铜柱，其经由硅穿孔(Through-silicon via，简称TSV)制程制作，且经由整平制程，使该第一导电柱210的端面齐平该钝化层82的表面。

如图3C所示，先将该半导体基材8于其第二侧8b上设置一支撑板(图略)上，再于该半导体基材8的第一侧8a上形成第一线路结构20a，以令该第一线路结构20a电性连接多个该第一导电柱210。

于本实施例中，该线第一路结构20a包括至少一绝缘层200及设于该绝缘层200上的线路重布层(redistribution layer，简称RDL)201，以令最外层的线路重布层201形成有多个第一电性接触垫211与多个焊垫213，使该些第一电性接触垫211经由线路重布层201的线路电性连接该焊垫213，且该些第一电性接触垫211与焊垫213外露于该绝缘层200。因此，经由RDL制程制作该些第一电性接触垫211与焊垫213，其线宽/线距可为2/2微米以下。

再者，于该焊垫213上可形成焊锡材料25，其中，该焊垫213采用微凸块(microbump，俗称u-Bump)规格。

另外，形成该线路重布层201的材料为铜，且形成该绝缘层200的材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材、或如绿漆、油墨等的防焊材。

如图3D所示，于该半导体基材8的第一侧8a上形成覆盖该第一线路结构20a的绝缘保护膜7，再移除该支撑板，以露出该半导体基材8的第二侧8b。之后，于该半导体基材8的第二侧8b上形成第二线路结构20b，以令该第二线路结构20b电性连接该第一导电柱210，进而制得第一中介板21，其具有相对的第一表面21a(对应该第一侧8a的第一线路结构20a的外表面)与第二表面21b(对应该第二侧8b的第二线路结构20b的外表面)。

于本实施例中，该第二线路结构20b包括至少一绝缘层200及设于该绝缘层200上的线路重布层(RDL)201，且令该第二线路结构20b的最外层的线路重布层201亦形成有多个第一电性接触垫211，以于后续制程中，经由多个含有焊锡材料的导电元件19结合至一承载基板(图略)或另一中介板(图略)。

如图3E所示，先移除该绝缘保护膜7，以露出该第一中介板21的第一表面21a，再将电子元件10以覆晶方式结合于该第一中介板21的第一表面21a的焊垫213的焊锡材料25上，以形成封装模块3a。

于本实施例中，该电子元件10的电极凸块100上的焊锡材料与该焊垫213的焊锡材料25回焊形成该导电凸块15，且可依需求利用晶背研磨制程，以薄化该电子元件10的厚度t。

如第3F图所示，可依需求于该封装模块3a上堆叠其它封装模块3b(如包含有第二中介板22及电子元件10)，以令其它封装模块3b经由多个含有焊锡材料的导电元件19堆叠于该第一中介板21的第一表面21a上。应可理解地，该封装模块3a亦可以其第二表面21b堆叠于另一封装模块3c(如包含有第三中介板23及电子元件10)上，故可依需求于该封装模块3a的上方或下方堆叠至少一个其它封装模块3b,3c。

于本实施例中，该电子元件10经由薄化后的厚度t已降低至可配合该导电元件19的高度h，使该电子元件10能置放于相堆叠的两中介板(如该第一中介板21与该第二中介板22)之间的空间S中，即该电子元件10的非作用面10b靠合其上方的中介板(如该第二中介板22)。

再者，该封装结构3可依需求配置于一如图2所示的承载基板9上。例如，最下方的封装模块3c经由该些导电元件19以覆晶方式设于该承载基板9上。

因此，本发明的制法于多个半导体基材8上进行RDL制程及形成多个金属接点(如该第一电性接触垫211、焊垫213与第二电性接触垫212)，以制成中介板，再将至少一个芯片利用覆晶封装的方式置放在具多个导电柱的中介板上，且利用该导电柱连接相堆叠的两中介板，并依需求重复上述覆晶与堆叠动作后，即可完成多芯片堆叠封装的结构。

综上所述，本发明的封装结构及其制法，主要经由低成本的TSV制程制作中介板，且以技术成熟性高的覆晶方式进行该些中介板与电子元件的堆叠封装，以利于提升良率，因而能大幅降低该封装结构的制作成本，故对于OSAT而言，无需自行开发复杂TSV封装技术，即可达到良率标准，以符合量产需求。

再者，本发明的TSV制程主要于该半导体基材上制作，故可压缩制作时间并控制良率，以大幅提升生产效率。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。