存储器装置及其管理方法

技术领域

本公开关于一种存储器装置及其管理方法，尤其涉及一种可减低控制器负载的存储器装置及其管理方法。

背景技术

在现今的技术领中，固态硬盘已被广泛的应用在多种不同的应用领域中。为了提升固态硬盘的表现度以及存储器容量，现今技术领域中，常在一个存储器通道中设置多个存储器芯片。如论如何，要识别存储器通道中的每个存储器芯片的闲置或忙碌状态，不是一件简单的事情。

在现有技术中，控制器可通过经常性的发送状态读取命令来对每个存储器芯片进行其闲置或忙碌状态的读取动作。然而，针对每个存储器芯片频繁的进行闲置或忙碌状态的读取动作，常造成控制器的过载，并降低控制器的表现度，影响存储器装置整体的工作效能。

发明内容

本公开提供多种存储器装置及其管理方法，可有效减轻控制器的过载状态。

本公开提供的一种存储器装置，包括：控制器以及至少一个存储器通道。存储器通道包括至少一个存储器芯片。存储器芯片共同通过中断信号线以耦接至控制器，其中存储器芯片产生至少一个区域中断信号，并使区域中断信号执行逻辑运算以产生共同中断信号。中断信号线用于传输共同中断信号至控制器。

本公开提供的另一存储器装置，包括：控制器以及至少一个存储器通道。控制器具有至少一个命令队列，其中至少一个命令队列记录多个操作命令以及分别对应操作命令的多个操作完成时间。至少一个存储器通道耦接至至少一个命令队列，至少一个存储器通道包括至少一个存储器芯片。其中，控制器，基于被执行各操作命令，根据对应的各操作完成时间以在时间点传送状态读取命令至对应的选中存储器芯片。

本公开提供的存储器装置的管理方法，包括：使至少一个存储器芯片共同通过中断信号线以耦接至控制器；使存储器芯片产生至少一个区域中断信号；使区域中断信号执行逻辑运算以产生共同中断信号；以及，通过中断信号线以传送共同中断信号至控制器。

本公开提供的另一存储器装置的管理方法，包括：设置至少一个命令队列以对应至少一个存储器通道，其中至少一个存储器通道包括至少一个存储器芯片；使至少一个命令队列记录多个操作命令以及多个操作完成时间；以及，设置定时器，使定时器根据各操作完成时间进行计时，并通过产生传送状态读取命令至对应的选中存储器芯片的时间点。

基于上述，本公开的各个存储器芯片通过共同中断信号来传送其闲置或忙碌的状态。在当共同中断信号显示有至少一个存储器芯片为闲置时，控制器再针对各个存储器芯片的闲置或忙碌状态进行询问。如此一来，可有效降低控制器需针对多个存储器芯片的闲置或忙碌的状态一再进行询问而产生的过载现象，提升存储器装置的工作效率。

附图说明

图1A绘示了本公开一实施例的存储器装置的示意图；

图1B绘示了本公开另一实施例的存储器装置的示意图；

图2A至图2C绘示了本公开实施例的存储器装置的动作波形图；

图3绘示了本公开实施例的存储器装置的存储器芯片的闲置或忙碌状态的记录动作的流程图；

图4绘示了本公开实施例的存储器装置的中断事件的触发动作的流程图；图5绘示了本公开图4实施例的中断事件的动作流程图；

图6绘示了本公开另一实施例的存储器装置的方块图；

图7绘示了存储器装置的存储器芯片的管理方法的波形图；

图8绘示了本公开另一实施例的存储器装置的方块图；

图9绘示了本公开图8实施例的存储器装置的动作流程图；

图10以及图11分别绘示了本公开不同实施例的存储器装置的管理方法的流程图；

附图说明：

0～18：时间点；

100、600、800：存储器装置；

110、610、810：控制器；

121～12N、6211～621N、6221～622M、8211～821N、8221～822M：存储器芯片；

611、811：处理器；

612、613、812、813：接口电路；

614、814：定时器；

615、815：快闪转换层；

616、816：静态存储器；

817、818：命令队列；

CMDIN：操作命令传输循环；

CSI～CSN：芯片选择信号；

CT：时间循环；

DBUS、DBUS1、DBUS2：数据总线；

DOUT：数据输出循环；

IR：共同中断信号；

IRW：中断信号线；

LIR1、LIR2：区域中断信号；

MC、MC1、MC2：存储器通道；

RDCMD、CMD0、CMD1：操作命令；

RDY：就绪信号；

RSTA、RSTA0、RSTA1：状态读取命令；

S310～S350、S410～S430、S510～S560、S910～S990、S1010～S1040、S1110～S1130：步骤；

TD：预设时间。

具体实施方式

请参照图1A，图1A绘示了本公开一实施例的存储器装置的示意图。存储器装置100包括控制器110以及由多个存储器芯片121～12N所形成的一存储器通道MC。存储器芯片121～12N共同耦接至中断信号线IRW，并通过中断信号线IRW耦接至控制器110。存储器芯片121～12N并共享数据总线DBUS以与控制器110进行通信。控制器110另通过多条芯片选择信号线以分别传送芯片选择信号CS1～CSN至存储器芯片121～12N。

在本实施例中，存储器芯片121～12N的内部可分别产生多个区域中断信号。存储器芯片121～12N可分别使区域中断信号被传送至中断信号线IRW上，并通过针对上述的区域中断信号执行一逻辑运算来产生共同中断信号IR。其中，存储器芯片121～12N可通过线与(wired AND)的方式来耦接至中断信号线IRW，因此，存储器芯片121～12N可通过针对区域中断信号执行及运算来产生共同中断信号IR，并将共同中断信号IR传送至控制器110。

在本实施例中，共同中断信号IR可用来显示存储器芯片121～12N的忙碌以及闲置状态。在细节上，各存储器芯片121～12N所产生的各区域中断信号用于表示对应的各存储器芯片121～12N的操作命令的完成状态。其中，以存储器芯片121为示例，当存储器芯片121接收到操作命令时(例如数据存取命令)，存储器芯片121可进行忙碌状态以执行数据存取动作。此时，存储器芯片121可使所产生的区域中断信号为逻辑1。并且，在当存储器芯片121为已完成操作命令的闲置状态时，存储器芯片121可拉低所产生的区域中断信号为逻辑0。而基于共同中断信号IR是所有的区域中断信号的及逻辑运算的结果，共同中断信号IR可对应被拉低为逻辑0。相对的，若存储器芯片121为未完成操作命令的忙碌状态时，存储器芯片121可维持所产生的区域中断信号为逻辑1。

也就是说，在本实施例中，当共同中断信号IR被拉低为逻辑0的事件发生时，控制器110可以得知存储器芯片121～12N中的至少一个已完成所要执行的操作命令，并处于闲置状态。

在另一方面，当控制器110侦测出共同中断信号IR被拉低为逻辑0时，控制器110可针对存储器芯片121～12N进行状态查询动作。其中，通过使芯片选择信号CS1～CSN的其中一个被致能，控制器110可选择存储器芯片121～12N的其中一个以作为选中存储器芯片(例如为存储器芯片121)，并通过数据总线DBUS传送状态读取命令至存储器芯片121，来读取存储器芯片121的闲置或忙碌状态。

在当存储器芯片121接收到状态读取命令时，若存储器芯片121为已完成操作命令的闲置状态时，则可通过数据总线DBUS传送闲置信息至控制器110；相反的，若存储器芯片121为未完成操作命令的忙碌状态时，则可通过数据总线DBUS传送忙碌信息至控制器110。另外，若存储器芯片121为L完成操作命令的闲置状态时，可根据所接收到状态读取命令，来清除其所产生的区域中断信号，并使其所产生的区域中断信号为逻辑1。

在本实施例中，控制器110可依序设定各个存储器芯片121～12N为选中存储器芯片，并依序地针对存储器芯片121～12N发送状态读取命令，并通过询问所有的存储器芯片121～12N的闲置或忙碌状态。

此外，关于状态读取命令的发送时间点，控制器110可预估选中存储器芯片完成操作命令所需的时间，基于操作命令发送至选中存储器芯片的时间，来发送状态读取命令至选中存储器芯片。如此一来，控制器110可以降低询问存储器芯片121～12N的闲置或忙碌状态的次数，节省功率消耗。

在当所有的存储器芯片121～12N所产生的区域中断信号都被清除为逻辑1时，共同中断信号IR可恢复为逻辑1。

在本实施例中，存储器通道MC的数量可以为一个或多个，没有固定的限制。存储器通道MC中所包括的存储器芯片121～12N则可以为单层单元(SLC)或多层单元(MLC)的与非门快闪(NAND Flash)存储器芯片、或非门闪存、随机存取存储器等本领域所熟知的任意形式的存储器芯片。

请参照图1B，图1B绘示了本公开另一实施例的存储器装置的示意图。与图1A的存储器装置100不相同的，图1B中的存储器装置100中的存储器通道MC可由单一个存储器芯片121来形成。存储器通道MC通过中断信号线IRW、数据总线DBUS以及芯片选择信号线以耦接至控制器110。存储器芯片121接收芯片选择信号CS1。存储器芯片121耦接中断信号线IRW，传输区域中断信号至中断信号线IRW并通过使区域中断信号与逻辑1执行逻辑运算来产生共同中断信号IR。

以下请参照图2A至图2C，图2A至图2C绘示了本公开实施例的存储器装置的动作波形图。请同步参照图1，在图2A中，控制器110，通过数据总线DBUS，以提供为读取命令的操作命令RDCMD至选中存储器芯片。选中存储器芯片在接收到操作命令RDCMD后，使其内部的就绪信号RDY被拉低为逻辑0，并在一个时间延迟tR后，在完成操作命令RDCMD后，使内部的就绪信号RDY被拉高为逻辑1。基于操作命令RDCMD已被完成，选中存储器芯片可拉低其所产生的区域中断信号，并进一步使共同中断信号IR被拉低为逻辑0。

在图2B中，在共同中断信号IR为逻辑0的条件下，在时间循环CT为操作命令传输循环CMDIN时，控制器110通过数据总线DBUS传送状态读取命令RSTA至选中存储器芯片。若此时选中存储器芯片为L完成操作命令的闲置状态，选中存储器芯片可在时间循环CT为数据输出循环DOUT时，通过数据总线DBUS传送为闲置状态的闲置信息STA至控制器110。并且，选中存储器芯片可对应状态读取命令RSTA以清除所产生的区域中断信号为逻辑1，并进一步使共同中断信号转态为逻辑1。

在图2C中，在共同中断信号IR为逻辑1的条件下，在时间循环CT为操作命令传输循环CMDIN时，控制器110通过数据总线DBUS传送状态读取命令RSTA至选中存储器芯片。若此时选中存储器芯片为未完成操作命令的忙碌状态，选中存储器芯片可在时间循环CT为数据输出循环DOUT时，通过数据总线DBUS传送为忙碌状态的忙碌信息STB至控制器110。此时，共同中断信号可维持为逻辑1。

以下请参照图3，图3绘示了本公开实施例的存储器装置的存储器芯片的闲置或忙碌状态的记录动作的流程图。请搭配参照图1，在步骤S310中，控制器110判断是否有新的操作命令要被执行，若控制器110判断出无新的操作命令要被执行，可结束此流程。若控制器110判断出有新的操作命令要被执行，可执行步骤S320。在步骤S320中，控制器110针对对应操作命令的逻辑地址进行转换，以获得执行操作命令的存储器芯片的实体地址。接着，在步骤S330中，控制器110可判断对应操作命令的存储器芯片是否为闲置状态，若存储器芯片非为闲置状态，可结束此流程。相对的，若存储器芯片为闲置状态，可执行步骤S340。

在步骤S340中，控制器110发送操作命令至对应的存储器芯片。并且在步骤S350中，控制器110可记录此存储器芯片为忙碌状态，并可结束此流程。

以下则请参照图4，图4绘示了本公开实施例的存储器装置的中断事件的触发动作的流程图。同样请参照图1，在步骤S410中，控制器110可判断中断信号IR是否在下降缘，若判断结果为是，可执行步骤S430以触发中断事件。其中，当中断信号IR第一次出现下降缘(由逻辑1转态至逻辑0)，控制器110可直接执行步骤S430以触发中断事件。

在中断事件被触发后，控制器110可发出状态读取命令至存储器芯片121～12N。

另外，若步骤S410中的判断结果为否，控制器110并可在存储器芯片121～12N接收状态读取命令一预定时间后，判断中断信号IR是否保持在逻辑0。若中断信号IR仍保持在逻辑0，控制器110可直接执行步骤S430以触发中断事件。若中断信号IR并非保持在逻辑0，则可结束此流程。

请继续参照图5，图5绘示了本公开图4实施例的中断事件的动作流程图。在当步骤S430被执行以触发中断事件后，可进入图5的步骤流程。其中，控制器110在步骤S510中判断中断事件是否被触发，若是则进入步骤S520，若否则结束此流程。接着，控制器110可选择存储器芯片121～12N的其中一个以作为选中存储器芯片，并判断选中存储器芯片是否在忙碌中(步骤S520)。若判断结果为是，控制器110可传送状态读取命令至选中存储器芯片(步骤S530)，并在步骤S540中，进行存储器芯片的闲置或忙碌状态的更新动作。其中，通过传送状态读取命令至选中存储器芯片，可清除选中存储器芯片所传送的区域中断信号，控制器110并可将选中存储器芯片已为闲置的状态，记录至一查找信息中。

若在步骤S520中，控制器110判断的结果为否，则可执行步骤S560。

在本实施例中，查找信息可以利用控制器110中的缓存器来记录，或应用内建或外挂的存储器来记录，没有一定的限制。

在步骤S550中，控制器110可根据最新的状态信息来执行存储器芯片121～12N的操作策略。

在步骤S560中，控制器110可判断选中存储器芯片是否为最后一个存储器芯片，若是则可执行步骤S570。若判断结果为否，控制器110可选中下一个存储器芯片，并重新执行步骤S520。

在步骤S570中，可设定一预设时间，并设定通过定时器以在预设时间后的时间点检查共同中断信号是否仍为逻辑0。

以下请参照图6，图6绘示了本公开另一实施例的存储器装置的方块图。存储器装置600可以为一固态硬盘，并耦接至主机端601。存储器装置600包括控制器610以及存储器通道MC1以及MC2。存储器通道MC1具有存储器芯片6211～621N，存储器芯片6211～621N通过一共同中断信号线以产生一共同中断信号IR1。控制器610通过数据总线DBUS1以与存储器芯片6211～621N进行数据传输动作，控制器610并通过芯片选择信号CS11～CS1N以选择存储器芯片6211～621N的其中一个来进行操作。存储器通道MC2具有存储器芯片6221～622M，存储器芯片6221～622M通过另一共同中断信号线以产生共同中断信号IR2。控制器610通过数据总线DBUS2以与存储器芯片6221～622M进行数据传输动作，控制器610并通过芯片选择信号CS21～CS2M以选择存储器芯片6221～622M的其中一个来进行操作。其中存储器通道MC1中的存储器芯片6211～621N的数量，与存储器通道MC2中的存储器芯片6221～622M的数量可以相同或不相同。

在本实施例中，控制器610包括多个处理器611、接口电路612、613、定时器614、快闪转换层(Flash Translation Layer，FTL)615以及静态存储器616。处理器611耦接至接口电路612，并通过接口电路612耦接至主机端601。处理器611并耦接至接口电路613，并通过接口电路613耦接至存储器通道MC1以及MC2。处理器611用于根据主机端601的需求，发送多个操作命令至存储器通道MC1以及MC2，并对存储器通道MC1以及MC2中的存储器芯片6211～622M执行数据存取动作。

控制器610可用于执行如前述多个实施例的动作流程，并通过记录存储器通道MC1以及MC2中的存储器芯片6211～622M的闲置或忙碌状态。

此外，定时器614耦接至处理器611。定时器614可根据一预设时间进行计时，并在预设时间后的时间点，检查共中断信号是否仍为逻辑0。

附带一提的，控制器610中的处理器611可另耦接外挂的易失存储器630，并应用易失存储器630来进行暂存数据的存取动作。

关于存储器装置的动作方式，可参照图7绘示的存储器装置的存储器芯片的管理方法的波形图。其中，请同步参照图6，并以存储器通道MC1中的存储器芯片6211、6212为示例。其中存储器芯片6211、6212分别产生区域中断信号LIR1、LIR2。共同中断信号IR1则为区域中断信号LIR1、LIR2的及逻辑运算的结果。

在图7中，在时间点0以及1，控制器610通过数据总线DBUS1依序发送操作命令CMD0至存储器芯片6211以及CMD1至存储器芯片6212。在时间点3，存储器芯片6211已完成操作命令CMD0并使所产生的区域中断信号LIR1被拉低为逻辑0。在此时，共同中断信号IR1对应被拉低为逻辑0并产生下降缘。

接着，在时间点4，存储器芯片6212L完成操作命令CMD1并使所产生的区域中断信号LIR2被拉低为逻辑0。在此同时，控制器610通过数据总线DBUS1来针对存储器芯片6211发送状态读取命令RSTA0。

由于在时间点4时，存储器芯片6211L完成操作命令CMD0并为闲置状态，存储器芯片6211对应状态读取命令RSTA0来在时间点5清除所产生的区域中断信号LIR1为逻辑1。在另一方面，在时间点5，基于存储器芯片6211为闲置状态，控制器610可再通过数据总线DBUS1以发送操作命令CMD0至存储器芯片6211。

在时间点6，控制器610通过数据总线DBUS1以发送状态读取命令RSTA1至存储器芯片6212。在时间点7，存储器芯片6212对应状态读取命令RSTA1以清除所产生的区域中断信号LIR2为逻辑1。共同中断信号IR1也在时间点7转态为逻辑1。值得一提的，控制器610可基于时间点6所发送的状态读取命令RSTA1，以在一个预设时间TD(例如等于2)后的时间点9以检查共同中断信号IR1是否为逻辑1。

在时间点7，控制器610发送操作命令CMD1至存储器芯片6212。经过时间点8～10后，在时间点11，基于存储器芯片6211已完成操作命令CMD1，区域中断信号LIR2以及共同中断信号IR1在时间点11同步变更为逻辑0。

接着，在时间点12以及13，控制器610依序发送状态读取命令RSTA0、RSTA1至存储器芯片6211、6212。而在时间点14，基于存储器芯片6211已完成在时间点5所接收的操作命令CMD0，因此存储器芯片6211拉低所产生的区域中断信号LIR1。

在此，控制器610可基于时间点13所发送的状态读取命令RSTA1，以在一个预设时间TD后的时间点16以检查共同中断信号IR1是否为逻辑1。由于此时共同中断信号IR1并非为逻辑1，控制器610可在时间点16后的时间点17，发送状态读取命令RSTA0至存储器芯片6211，并在时间点18清除存储器芯片6211所产生的区域中断信号LIR1为逻辑1，并对应使共同中断信号IR1为逻辑1。

以下请参照图8，图8绘示了本公开另一实施例的存储器装置的方块图。存储器装置800可以为一固态硬盘，并耦接至主机端801。存储器装置800包括控制器810以及存储器通道MC1以及MC2。存储器通道MC1具有存储器芯片8211～821N。存储器通道MC2具有存储器芯片8221～822M。其中存储器通道MC1中的存储器芯片8211～821N的数量，与存储器通道MC2中的存储器芯片8221～822M的数量可以相同或不相同。

在本实施例中，控制器810包括多个处理器811、接口电路812、813、定时器814、快闪转换层(Flash Translation Layer，FTL)815、静态存储器816以及命令队列817、818。与图6实施例不相同的，本实施例的存储器装置800中设置命令队列817、818。命令队列817、818可通过先进先出(First In First Out，FIFO)电路来实施。命令队列817、818耦接在处理器811以及接口电路812间，并分别对应存储器通道MC1以及MC2。

在本实施例中，处理器811将每一个操作命令以及操作命令的操作完成时间写入至命令队列817或818。每一个操作命令可以为读出、写入或是擦除操作命令。命令队列817或818可通过接口电路812将操作命令以及操作完成时间发送至存储器芯片8211～821N或存储器芯片8221～822N。此外，接口电路812并将操作命令的操作完成时间写入至定时器814。定时器814在完成操作完成时间的计时动作后通知接口电路812，并使接口电路812发送状态读取命令以读取存储器芯片8211～821N或存储器芯片8221～822N的操作状态。并在当操作命令已被完成后，处理器811可触发中断事件。

以下请参照图9，图9绘示了本公开图8实施例的存储器装置的动作流程图。其中，在步骤S910中，控制器可判断命令队列中是否有任务存在(有无储存操作命令)，若命令队列中没有任务存在，可结束此流程。若命令队列中有任务存在，控制器可执行步骤S920以判断命令队列中的操作命令所对应的存储器芯片是否为闲置，若对应的存储器芯片为闲置，可执行步骤S930；若对应的存储器芯片为忙碌，可执行步骤S950。

在步骤S930中，控制器可将命令队列中对应操作命令的操作完成时间读出，并将其设定至定时器中。在步骤S940中，控制器可传送操作命令至对应的存储器芯片。

在步骤S950中，控制器判断定时器是否完成计数动作，并在定时器完成计数动作后，判断数据总线是否为空闲。在当数据总线为空闲时，传送状态读取命令至对应的存储器芯片。

在步骤S980中，控制器通过状态读取命令以检查对应的存储器芯片是否完成操作命令的状态结果。在当操作命令未被完成时，重新执行步骤S970，并在当操作命令已被完成后，执行步骤S990。控制器可在步骤S990中触发中断事件。

在中断事件被触发后，控制器可判断命令队列所接收的操作命令是否皆操作完成，并可根据存储器芯片的状态信息来执行相关的存取策略。

请参照图10，图10绘示了本公开实施例的存储器装置的管理方法的流程图。其中，在步骤S1010中，使至少一个存储器芯片共同通过中断信号线以耦接至控制器。在步骤S1020中则使存储器芯片产生至少一个区域中断信号。在步骤S1030中，存储器芯片可通过线与(wired AND)的方式使区域中断信号执行逻辑运算以产生共同中断信号。在步骤S1040中，则通过中断信号线以传送共同中断信号至控制器。

关于上述步骤的实施细节，在前述的实施例中已有详细的说明，在此不再赘述。

请参照图11，图11绘示了本公开实施例的存储器装置的管理方法的流程图。其中，在步骤S1110中，设置至少一个命令队列以对应至少一个存储器通道，其中存储器通道包括一个或多个存储器芯片。在步骤S1120中则使至少一个命令队列记录多个操作命令以及多个操作完成时间。在步骤S1130中则设置定时器，使定时器根据各操作完成时间进行计时，并通过产生传送状态读取命令至对应的选中存储器芯片的时间点。

关于上述步骤的实施细节，在前述的实施例中已有详细的说明，在此不再赘述。

综上所述，在本公开实施例中，各存储器芯片可通过拉低所产生的区域中断信号以拉低中断信号。控制器可对应中断信号的拉低现象来执行询问各存储器芯片的闲置或忙碌状态。如此一来，存储器装置可在合适的时间点询问各存储器芯片的闲置或忙碌状态，可有效节省功率消耗，提升存储器装置的工作效能。