鳍式晶体管及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种鳍式晶体管。本发明还涉及一种鳍式晶体管的制造方法。

背景技术

相对于平面式晶体管，鳍式晶体管(FinFET)具有立体式沟道结构，故具有更好的导通电流和关断电流特性；也能改善短沟道效应(SCE)，如漏感应势垒降低效应(DIBL)和亚阈值斜率(SS)都能得到改善。如图1所示，是现有鳍式晶体管的立体结构图；所述鳍式晶体管包括鳍体102，所述鳍体102由形成于硅衬底101上的硅材料形成的纳米条或纳米片组成。同一硅衬底101上的各所述鳍体102平行排列且各所述鳍体102之间隔离有介质层103。

栅极结构覆盖在部分长度的所述鳍体102的顶部表面和侧面，被所述栅极结构覆盖的所述鳍体102的表面用于形成沟道。从图1可以看出，在所述鳍体102的顶部表面和两个侧面都具有如箭头108所示的沟道。如图2所示，是所述鳍体102的剖面结构图，可以看出，所述鳍体102的材料为硅，故器件导通时沟道直接由硅材料的反型层组成。

图1中，所述栅极结构包括叠加而成的栅介质层104和栅导电材料层105。所述栅介质层104的材料为栅氧化层；或者，所述栅介质层104的材料包括高介电常数材料(HK)。所述栅导电材料层105为金属栅(MG)；或者，所述栅导电材料层105为多晶硅栅。

源区106和漏区107形成在所述栅极结构两侧的所述鳍体102中。

为了改善器件的性能，通常还会引入嵌入式外延层，所述嵌入式外延层形成在所述栅极结构两侧的所述鳍体102中即所述源区106和所述漏区107的形成区域中，所述源区106和所述漏区107则会形成在所述嵌入式外延层中，由于所述嵌入式外延层的晶格结构和所述鳍体102的晶格结构不同，故会对所述源区106和所述漏区107之间的沟道区引入有利于提升载流子迁移率的应力，N型器件通常需要在沟道区引入拉应力而P型器件则需要在沟道区中引入压应力。N型器件的嵌入式外延层的材料通常采用SiP，P型器件的嵌入式外延层通常采用SiGe。

发明内容

本发明所要解决的技术问题是提供一种鳍式晶体管，既能够满足小技术节点时改善沟道区的短沟道效应的要求，又能够避免对短沟道效应改善时影响到源漏区的嵌入式外延层的工艺结构以及源漏区的引出电阻。为此，本发明还提供一种鳍式晶体管的制造方法。

为解决上述技术问题，本发明提供的鳍式晶体管包括：形成于鳍体上的栅极结构、源区和漏区。

栅极结构覆盖在所述源区和所述漏区之间的所述鳍体的顶部表面和侧面，且被所述栅极结构所覆盖的所述鳍体形成沟道区。

所述源区和所述漏区的形成区域的所述鳍体中形成有嵌入式外延层。

所述栅极结构的形成区域由伪栅极结构定义，所述嵌入式外延层自对准形成在所述伪栅极结构两侧的所述鳍体中，所述源区和所述漏区形成在所述嵌入式外延层中。

所述源区和所述漏区的形成区域中的所述鳍体具有第一关键尺寸。

所述沟道区的形成区域中的所述鳍体在所述伪栅极结构去除前具有第一关键尺寸以及在所述伪栅极结构去除后被刻蚀而具有缩小的第二关键尺寸。

所述第一关键尺寸用于改善所述嵌入式外延层的工艺结构以及降低所述源区和所述漏区的寄生电阻。

所述第二关键尺寸用于改善短沟道效应。

进一步的改进是，所述鳍体形成于半导体衬底上且是通过对所述半导体衬底进行图形化刻蚀形成的，所述鳍体的顶部表面凸出在刻蚀后的所述半导体衬底表面之上。

进一步的改进是，所述半导体衬底包括硅衬底。

进一步的改进是，所述伪栅极结构包括伪栅介质层和伪非晶硅栅。

进一步的改进是，所述栅极结构采用高介电常数金属栅，包括栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层，所述金属栅包括功函数层和金属导电材料层。

进一步的改进是，鳍式晶体管包括N型鳍式晶体管和P型鳍式晶体管。

所述N型鳍式晶体管的所述嵌入式外延层包括嵌入式SiP外延层。

所述P型鳍式晶体管的所述嵌入式外延层包括嵌入式SiGe外延层。

所述高介电常数层的材料包括氧化铪，所述界面层的材料包括二氧化硅，所述金属导电材料层的材料包括Al。

所述N型鳍式晶体管的功函数层采用N型功函数层，所述N型功函数层的材料包括TiAl。

所述P型鳍式晶体管的功函数层采用P型功函数层，所述P型功函数层的材料包括TiN。

进一步的改进是，在所述栅极结构两侧还形成有侧墙，所述侧墙自对准形成在所述伪栅极结构的两侧。

进一步的改进是，所述嵌入式外延层形成于凹槽中，所述凹槽的形状为U型或者Σ型。

为解决上述技术问题，本发明提供的鳍式晶体管的制造方法包括如下步骤：

步骤一、提供具有第一关键尺寸的鳍体，在所述鳍体的栅极结构的形成区域上形成伪栅极结构，所述伪栅极结构覆盖在所述鳍体的顶部表面和侧面。

步骤二、在所述伪栅极结构两侧的所述鳍体上形成嵌入式外延层。

步骤三、进行源漏注入在所述伪栅极结构两侧的所述嵌入式外延层中形成源区和漏区。

步骤四、形成第零层层间膜并进行平坦化使所述第零层层间膜和所述伪栅极结构的表面相平并将所述伪栅极结构的表面暴露出来。

步骤五、之后去除所述伪栅极结构，所述伪栅极结构去除后所述栅极结构的形成区域中的所述鳍体表面暴露出来。

步骤六、对暴露出来的所述鳍体进行自对准刻蚀使所述栅极结构的形成区域的所述鳍体的关键尺寸缩小为第二关键尺寸。

步骤七、在所述栅极结构的形成区域的所述鳍体表面形成栅极结构；所述栅极结构覆盖在所述源区和所述漏区之间的所述鳍体的顶部表面和侧面，且被所述栅极结构所覆盖的所述鳍体形成沟道区。

所述第一关键尺寸用于改善所述嵌入式外延层的工艺结构以及降低所述源区和所述漏区的寄生电阻。

所述第二关键尺寸用于改善短沟道效应。

进一步的改进是，所述鳍体形成于半导体衬底上且是通过对所述半导体衬底进行图形化刻蚀形成的，所述鳍体的顶部表面凸出在刻蚀后的所述半导体衬底表面之上。

进一步的改进是，所述半导体衬底包括硅衬底。

进一步的改进是，所述伪栅极结构包括伪栅介质层和伪非晶硅栅。

进一步的改进是，所述栅极结构采用高介电常数金属栅，包括栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层，所述金属栅包括功函数层和金属导电材料层。

进一步的改进是，鳍式晶体管包括N型鳍式晶体管和P型鳍式晶体管。

所述N型鳍式晶体管的所述嵌入式外延层包括嵌入式SiP外延层。

所述P型鳍式晶体管的所述嵌入式外延层包括嵌入式SiGe外延层。

所述高介电常数层的材料包括氧化铪，所述界面层的材料包括二氧化硅，所述金属导电材料层的材料包括Al。

所述N型鳍式晶体管的功函数层采用N型功函数层，所述N型功函数层的材料包括TiAl。

所述P型鳍式晶体管的功函数层采用P型功函数层，所述P型功函数层的材料包括TiN。

进一步的改进是，步骤一中，在所述伪栅极结构形成后还包括在所述伪栅极结构两侧形成侧墙的步骤；步骤七形成所述栅极结构后所述侧墙保留在所述栅极结构的侧面。

进一步的改进是，所述嵌入式外延层形成于凹槽中，所述凹槽的形状为U型或者Σ型。

现有技术中，鳍体的关键尺寸即宽度在沟道区和源漏区是相同的，随着工艺节点的缩小，鳍体的关键尺寸能够缩小并从而能改善沟道区的短沟道效应，但是鳍体的源漏区的嵌入式外延层在鳍体的关键尺寸缩小时的外延生长工艺却不容易控制，而且源漏区的尺寸缩小后源漏区的引出电阻即外部电阻会增加，所以，沟道区对较小的鳍体关键尺寸的要求以及源漏区对较大的鳍体关键尺寸的要求之间存在矛盾；本发明则针对上述沟道区和源漏区之间对鳍体的关键尺寸的要求存在矛盾之处，对鳍体的形貌做了特别的设置，将沟道区中的鳍体的关键尺寸即第二关键尺寸设置为小于源漏区的鳍体的关键尺寸即第一关键尺寸，这样，通过第一关键尺寸的设置能满足改善嵌入式外延层的工艺结构以及降低源区和漏区的引出电阻的要求，而通过第二关键尺寸的设置能满足改善短沟道效应的要求，所以，本发明能在小技术节点同时改善沟道区的短沟道效应以及提高源漏区的嵌入式外延层的工艺结构质量以及降低源漏区的引出电阻，最后能很好的改善器件性能。

同时，本发明方法中，沟道区的鳍体的第二关键尺寸仅需在伪栅极结构去除后以及形成栅极结构之前对暴露的鳍体进行自对准刻蚀即可实现，工艺方法简单且不需要采用额外的光罩进行定义，故本发明的工艺成本也比较低，能够通过采用较低的工艺成本取得较好的技术效果。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有鳍式晶体管的立体结构图；

图2是本发明实施例鳍式晶体管的一条鳍体的俯视图；

图2A是沿图2中的BB线和CC线处的鳍体的剖面结构图；

图2B是沿图2中的AA线的鳍式晶体管的剖面结构图；

图3是本发明实施例鳍式晶体管的制造方法步骤一提供的鳍体的俯视图；

图4A-图4D是本发明实施例鳍式晶体管的制造方法各步骤中的器件剖面结构图。

具体实施方式

如图2所示，是本发明实施例鳍式晶体管的一条鳍体201的俯视图；如图2A所示，是沿图2中的BB线和CC线处的鳍体201的剖面结构图；如图2B所示，是沿图2中的AA线的鳍式晶体管的剖面结构图；本发明实施例鳍式晶体管包括：形成于鳍体201上的栅极结构、源区和漏区。

栅极结构覆盖在所述源区和所述漏区之间的所述鳍体201的顶部表面和侧面，且被所述栅极结构所覆盖的所述鳍体201形成沟道区。图2中，所述栅极结构的形成区域也即所述沟道区对应的形成区域用虚线框301标出。

所述源区和所述漏区的形成区域的所述鳍体201中形成有嵌入式外延层203。

所述栅极结构的形成区域由伪栅极结构305定义，所述嵌入式外延层203自对准形成在所述伪栅极结构305两侧的所述鳍体201中，所述源区和所述漏区形成在所述嵌入式外延层203中。

所述源区和所述漏区的形成区域中的所述鳍体201具有第一关键尺寸CD1。图2中，所述源区和所述漏区的形成区域中的所述鳍体也单独采用标记201a表示。

所述沟道区的形成区域中的所述鳍体201在所述伪栅极结构305去除前具有第一关键尺寸CD1以及在所述伪栅极结构305去除后被刻蚀而具有缩小的第二关键尺寸CD2。图2中，所述沟道区的形成区域中的所述鳍体也单独采用标记201b表示。

所述第一关键尺寸CD1用于改善所述嵌入式外延层203的工艺结构以及降低所述源区和所述漏区的寄生电阻。

所述第二关键尺寸CD2用于改善短沟道效应。

如图2A所示，所述鳍体201形成于半导体衬底202上且是通过对所述半导体衬底202进行图形化刻蚀形成的，所述鳍体201的顶部表面凸出在刻蚀后的所述半导体衬底202表面之上。所述半导体衬底202包括硅衬底。

图2A中为了对所述鳍体201a和201b进行比较，将所述源区和所述漏区的形成区域中的所述鳍体201a和所述沟道区的形成区域中的所述鳍体201b放在了同一个剖面图中，可以看出，所述鳍体201b的所述第二关键尺寸CD2小于所述鳍体201a的所述第一关键尺寸CD1。

请也参考图4A所示，所述伪栅极结构305包括伪栅介质层303和伪非晶硅栅304。

如图2B所示，所述栅极结构采用高介电常数金属栅，包括栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层204，所述金属栅包括功函数层205和金属导电材料层206。

鳍式晶体管包括N型鳍式晶体管和P型鳍式晶体管。

所述N型鳍式晶体管的所述嵌入式外延层203包括嵌入式SiP外延层。

所述P型鳍式晶体管的所述嵌入式外延层203包括嵌入式SiGe外延层。

所述高介电常数层204的材料包括氧化铪，所述界面层的材料包括二氧化硅，所述金属导电材料层206的材料包括Al。

所述N型鳍式晶体管的功函数层205采用N型功函数层205，所述N型功函数层205的材料包括TiAl。

所述P型鳍式晶体管的功函数层205采用P型功函数层205，所述P型功函数层205的材料包括TiN。通常，所述P型鳍式晶体管和所述N型鳍式晶体管集成在一起时，为了节约成本，通过是先形成所述P型功函层，之后去除所述N型鳍式晶体管形成区域的所述P型功函数层205，之后再形成所述N型功函数层205；故在所述P型鳍式晶体管的所述P型功函数层的表面上还叠加有N型功函数层。

在所述栅极结构两侧还形成有侧墙207，所述侧墙207自对准形成在所述伪栅极结构305的两侧。

所述嵌入式外延层203形成于凹槽中，所述凹槽的形状为U型或者Σ型。

所述栅极结构的是形成在所述伪栅极结构305去除后由第零层层间膜208和侧墙207所围成的栅极沟槽306中，所述栅极沟槽306请参考图4C所示。

现有技术中，鳍体201的关键尺寸即宽度在沟道区和源漏区是相同的，随着工艺节点的缩小，鳍体201的关键尺寸能够缩小并从而能改善沟道区的短沟道效应，但是鳍体201的源漏区的嵌入式外延层203在鳍体201的关键尺寸缩小时的外延生长工艺却不容易控制，而且源漏区的尺寸缩小后源漏区的引出电阻即外部电阻会增加，所以，沟道区对较小的鳍体201关键尺寸的要求以及源漏区对较大的鳍体201关键尺寸的要求之间存在矛盾；本发明实施例则针对上述沟道区和源漏区之间对鳍体201的关键尺寸的要求存在矛盾之处，对鳍体201的形貌做了特别的设置，将沟道区中的鳍体201的关键尺寸即第二关键尺寸CD2设置为小于源漏区的鳍体201的关键尺寸即第一关键尺寸CD1，这样，通过第一关键尺寸CD1的设置能满足改善嵌入式外延层203的工艺结构以及降低源区和漏区的引出电阻的要求，而通过第二关键尺寸CD2的设置能满足改善短沟道效应的要求，所以，本发明实施例能在小技术节点同时改善沟道区的短沟道效应以及提高源漏区的嵌入式外延层203的工艺结构质量以及降低源漏区的引出电阻，最后能很好的改善器件性能。

同时，本发明实施例器件对应的形成方法中，沟道区的鳍体201的第二关键尺寸CD2仅需在伪栅极结构305去除后以及形成栅极结构之前对暴露的鳍体201进行自对准刻蚀即可实现，工艺方法简单且不需要采用额外的光罩进行定义，故本发明实施例的工艺成本也比较低，能够通过采用较低的工艺成本取得较好的技术效果。

如图3所示，是本发明实施例鳍式晶体管的制造方法步骤一提供的鳍体的俯视图；如图4A至图4D所示，是本发明实施例鳍式晶体管的制造方法各步骤中的器件剖面结构图；本发明实施例鳍式晶体管的制造方法包括如下步骤：

步骤一、提供具有第一关键尺寸CD1的鳍体201。如图3所示，伪栅极结构305的形成区域即对应于后续的沟道区的形成区域，用虚线框301标出，可以看出，所述鳍体201的各位置处的关键尺寸是一致的。

所述鳍体201形成于半导体衬底202上且是通过对所述半导体衬底202进行图形化刻蚀形成的，所述鳍体201的顶部表面凸出在刻蚀后的所述半导体衬底202表面之上。

所述半导体衬底202包括硅衬底。

如图4A所示，在所述鳍体201的栅极结构的形成区域上形成伪栅极结构305，所述伪栅极结构305覆盖在所述鳍体201的顶部表面和侧面。

所述伪栅极结构305包括伪栅介质层303和伪非晶硅栅304。

在所述伪栅极结构305形成后还包括在所述伪栅极结构305两侧形成侧墙207的步骤；

步骤二、如图4A所示，在所述伪栅极结构305两侧的所述鳍体201上形成嵌入式外延层203。

所述嵌入式外延层203形成于凹槽中，所述凹槽的形状为U型或者Σ型。

步骤三、如图4A所示，进行源漏注入在所述伪栅极结构305两侧的所述嵌入式外延层203中形成源区和漏区。

步骤四、如图4B所示，形成第零层层间膜208并进行平坦化使所述第零层层间膜208和所述伪栅极结构305的表面相平并将所述伪栅极结构305的表面暴露出来。

步骤五、如图4C所示，之后去除所述伪栅极结构305，所述伪栅极结构305去除后所述栅极结构的形成区域中的所述鳍体201表面暴露出来。

步骤六、如图4D所示，对暴露出来的所述鳍体201进行自对准刻蚀使所述栅极结构的形成区域的所述鳍体201的关键尺寸缩小为第二关键尺寸CD2。本发明实施例方法中，自对准刻蚀采用如标记307所示的干法刻蚀。自对准刻蚀后，所述鳍体201的俯视面结构将切换为图2所示的结构。

步骤七、如图2B所示，在所述栅极结构的形成区域的所述鳍体201表面形成栅极结构；所述栅极结构覆盖在所述源区和所述漏区之间的所述鳍体201的顶部表面和侧面，且被所述栅极结构所覆盖的所述鳍体201形成沟道区。

所述第一关键尺寸CD1用于改善所述嵌入式外延层203的工艺结构以及降低所述源区和所述漏区的寄生电阻。

所述第二关键尺寸CD2用于改善短沟道效应。

所述栅极结构采用高介电常数金属栅，包括栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层204，所述金属栅包括功函数层205和金属导电材料层206。

鳍式晶体管包括N型鳍式晶体管和P型鳍式晶体管。

所述N型鳍式晶体管的所述嵌入式外延层203包括嵌入式SiP外延层。

所述P型鳍式晶体管的所述嵌入式外延层203包括嵌入式SiGe外延层。

所述高介电常数层204的材料包括氧化铪，所述界面层的材料包括二氧化硅，所述金属导电材料层206的材料包括Al。

所述N型鳍式晶体管的功函数层205采用N型功函数层205，所述N型功函数层205的材料包括TiAl。

所述P型鳍式晶体管的功函数层205采用P型功函数层205，所述P型功函数层205的材料包括TiN。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。