半导体器件及其制造方法

本申请要求2020年3月2日提交的申请号为10-2020-0025900的韩国专利申请的优先权，其全部内容通过引用合并于本文中。

技术领域

本发明的各种实施例涉及一种半导体器件，更具体而言，涉及一种包括电容器的半导体器件及其制造方法。

背景技术

形成在存储器单元区中的电容器的上电极和形成在外围电路区中的接触插塞可能需要彼此断开电连接。然而，随着半导体器件小型化，上电极与外围电路区的接触插塞之间的距离减小，这可能导致上电极与外围电路区的接触插塞之间电短路。

发明内容

本发明的实施例涉及一种能够防止接触插塞与上电极之间电短路的半导体器件及其制造方法。

根据本发明的一个实施例，一种用于制造半导体器件的方法包括：形成下部阵列，所述下部阵列包括：在半导体衬底之上的多个下电极、支撑所述下电极的支撑件、以及形成在所述下电极和所述支撑件之上的电介质层；形成覆盖所述下部阵列的侧部和所述下部阵列的上部的间隙填充层；在所述间隙填充层之上形成覆盖所述下部阵列的上部的覆盖部；执行所述间隙填充层的回缩工艺，以形成与所述覆盖部对齐的间隙填充电极；以及在所述间隙填充电极之上形成低电阻率电极。

根据本发明的另一个实施例，一种半导体器件包括：外围电路区，其包括下层互连；以及接触插塞，其连接至所述下层互连；以及存储器单元区，其包括：与所述接触插塞横向间隔开的多层支撑件、由所述多层支撑件支撑的下电极、以及填充所述下电极之间的空间的上电极，其中，所述上电极包括：内衬电极，保形地覆盖所述下电极和所述支撑件；以及间隙填充电极，其包括间隙填充电极上部和支撑件侧侧部，所述间隙填充电极上部位于比所述下电极更高的水平，以覆盖所述内衬电极之上的所述多层支撑件和所述下电极，所述支撑件侧侧部比所述间隙填充电极上部更薄，并且靠近所述多层支撑件的边缘部。

根据以下附图和详细描述，本发明的这些和其它特征和优点对于本发明所属领域的普通技术人员将变得显而易见。

附图说明

图1A是示出根据本发明的一个实施例的半导体器件的截面图。

图1B是图1A中所示的部分100A的放大图。

图2A至图2P是示出根据本发明的一个实施例的制造半导体器件的方法的截面图。

图3是示出根据本发明的另一个实施例的半导体器件的截面图。

图4A至图4D是示出根据本发明的另一个实施例的制造半导体器件的方法的截面图。

图5是示出根据本发明的另一个实施例的半导体器件的截面图。

图6A是示出根据本发明的另一个实施例的半导体器件的截面图。

图6B是图6A中所示的部分400A的放大图。

具体实施方式

下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以采用不同的形式来实施，并且不应被解释为限于本文中阐述的实施例。确切地说，提供这些实施例以使得本公开将是详尽和完整的，并且将向本领域技术人员充分地传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。

附图不一定按比例绘制，并且在某些情况下，可能放大了比例，以便清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，不仅指第一层直接地形成在第二层或衬底上的情况，还指在第一层与第二层或衬底之间存在第三层。此外，在一个实施例中描述的特征可以与在另一个实施例中描述的一个或多个特征结合使用，只要该结合不脱离所描述和要求保护的本发明的范围和精神。

图1A是示出根据本发明的一个实施例的半导体器件100的截面图。图1B是图1A中所示的部分100A的放大图。

参见图1A和图1B，半导体器件100可以包括存储器单元区R1和外围电路区R2。多个电容器可以形成在存储器单元区R1中。每个电容器可以包括下电极105、电介质层106和上电极107。

多个下电极105可以布置在存储器单元区R1中。尽管图1A作为示例示出了四个下电极105，但是本公开不限于此。每个下电极105可以经由相应的单元接触插塞103电连接至衬底101。单元接触插塞103可以穿通衬底101之上的下层层间电介质层102以耦接至衬底101。刻蚀停止层104可以形成在下层层间电介质层102之上，并且下电极105的底部可以穿通刻蚀停止层104以耦接至它们各自的单元接触插塞103。

衬底101可以是适合于半导体处理的任何半导体衬底。例如，衬底101可以包括：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂的硅、其组合或多层。在一个实施例中，衬底101可以由包含硅的半导体材料形成。在另一个实施例中，衬底101可以包括另一种半导体材料，例如锗。在又一个实施例中，衬底101可以由包含硅的半导体材料形成，并且还可以包括诸如锗的另一种半导体材料。在又一个实施例中，衬底101可以包括III/V族半导体衬底，例如化合物半导体衬底(例如，GaAs)。在一个实施例中，衬底101可以包括绝缘体上硅(Silicon-On-Insulator，SOI)衬底。

下层层间电介质层102可以包括例如氧化硅。下层层间电介质层102可以是或包括：高密度等离子体氧化物(HDP氧化物)、TEOS(TetraEthylOrthoSilicate，四乙氧基硅烷)、PE-TEOS(等离子增强四乙氧基硅烷)、O

单元接触插塞103可以包括半导体材料、金属材料或其组合。例如，单元接触插塞103可以包括例如多晶硅、钨、氮化钛、硅化钛或其组合。根据本发明的一个实施例，单元接触插塞103可以通过以所述顺序层叠多晶硅、硅化钛、氮化钛和钨来形成。尽管未示出，但是位线可以布置在相邻的单元接触插塞103之间，并且掩埋字线可以布置在衬底101中。单元接触插塞103也可以被称为存储节点接触插塞。

刻蚀停止层104相对于下层层间电介质层102可以具有刻蚀选择性。刻蚀停止层104可以包括例如氮化硅。

多个下电极105可以由一个或多个支撑件111和112支撑。支撑件111和112可以是多层支撑件，并且该实施例示出了包括下层支撑件111和上层支撑件112的两层支撑件。根据本发明的另一个实施例，支撑件111和112可以是具有三个或更多级(或层)的多级层。上层支撑件112可以位于比下层支撑件111更高的水平处。上层支撑件112可以支撑下电极105的上外壁，并且相比于下电极105的上外壁，下层支撑件111可以主要支撑下外壁。上层支撑件112和下层支撑件111的位置可以不同方式修改。下层支撑件111和上层支撑件112可以包括电介质材料。下层支撑件111和上层支撑件112可以包括例如氮化硅、氮化硅碳或它们的组合。下层支撑件111和上层支撑件112可以是相同材料或不同材料。下层支撑件111可以比上层支撑件112更薄。

电介质层106可以形成为覆盖下电极105、下层支撑件111和上层支撑件112的表面，并且上电极107可以形成在电介质层106之上。下电极105、下层支撑件111、上层支撑件112和电介质层106可以总称为“下部阵列”。下部阵列可以具有包括上部和在上部的两侧上的侧部的结构。下部阵列还可以包括在下电极105之间的空白空间以及在下层支撑件111与上层支撑件112之间的空白空间。下部阵列的空白空间可以填充有上电极107的部分。下部阵列可以形成在存储器单元区R1中，并且可以不形成在外围电路区R2中。上电极107可以位于存储器单元区R1中，并且至少覆盖下部阵列的上部和侧部。下部阵列也可以称为被上电极107覆盖的“覆盖目标结构”。

上电极107可以包括：内衬电极108、间隙填充电极109和低电阻率电极110。内衬电极108可以保形地形成在电介质层106之上，并且间隙填充电极109可以间隙填充内衬电极108之上的相邻下电极105之间的空间，并且低电阻率电极110可以形成在间隙填充电极109之上。间隙填充电极109可以嵌入在内衬电极108与低电阻率电极110之间。

下电极105可以包括导电材料。下电极105可以包括例如，多晶硅、金属、金属氮化物、导电金属氧化物、金属硅化物、贵金属或其组合。下电极105可以包括如下中的至少一种：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钛铝(TiAlN)、钨(W)或氮化钨(WN)、钌(Ru)、氧化钌(RuO

电介质层106可以包括例如，氧化硅或氮化硅。电介质层106可以包括具有比氧化硅更高的介电常数的高k材料。高k材料可以包括：氧化铪(HfO

内衬电极108可以包括含金属的材料。内衬电极108可以包括金属、金属氮化物或其组合。根据本发明的实施例，内衬电极108可以由诸如氮化钛的金属氮化物形成。

间隙填充电极109可以包括半导体材料。间隙填充电极109可以具有良好的台阶覆盖性，其间隙填充相邻的下电极105之间的空间而没有空隙。间隙填充电极109可以包括硅、硅锗、碳化硅、碳化硅锗或其组合。根据本发明的实施例，间隙填充电极109可以由例如硅锗形成。

低电阻率电极110可以包括含金属的材料。低电阻率电极110可以包括：金属、金属氮化物、金属硅化物或其组合。低阻电极110可以包括：钨、氮化钨、硅化钨或其组合。根据本发明的实施例，低电阻率电极110可以由氮化钨形成。

作为上电极107的示例，内衬电极108/间隙填充电极109/低电阻率电极110的层叠可以包括氮化钛/硅锗/氮化钨的层叠。

外围电路区R2可以包括下层互连PM。下层互连PM可以位于外围电路区R2的下层层间电介质层102之上。下层互连PM可以包括金属材料。尽管未示出，但是下层互连PM可以耦接至外围电路区R2的外围电路晶体管。外围电路晶体管可以包括至少一个用于控制存储器单元的控制电路。

上层层间电介质层113可以形成在上电极107和下层互连PM之上。上层层间电介质层113可以去除存储器单元区R1与外围电路区R2之间的台阶。第一接触插塞114可以形成为穿通存储器单元区R1的上层层间电介质层113，并且第一接触插塞114可以耦接至上电极107的低电阻率电极110。第二接触插塞115可以形成为穿通外围电路区R2的上层层间电介质层113，并且第二接触插塞115可以耦接至下层互连PM。第一接触插塞114和第二接触插塞115可以分别耦接至上层互连116。

上电极107可以包括上电极边缘部107E，并且上电极边缘部107E可以位于存储器单元区R1的边缘部R1E中。上电极边缘部107E可以由低电阻率电极侧部110S提供。低电阻率电极侧部110S可以不位于外围电路区R2中。低电阻率电极侧部110S可以位于存储器单元区R1的边缘部R1E中。上电极边缘部107E可以包括上电极边缘底部107LE。

间隙填充电极109可以填充内衬电极108之上的下电极105之间的空间。间隙填充电极109可以包括间隙填充电极上部109T和间隙填充电极侧部109S。间隙填充电极侧部109S可以从间隙填充电极上部109T垂直地延伸。间隙填充电极上部109T可以位于比下电极105更高的水平处，并且间隙填充电极侧部109S可以具有通过回缩工艺而退缩的形状，以与第二接触插塞115横向地隔开。间隙填充电极侧部109S可以覆盖下部阵列的侧部。间隙填充电极上部109T可以覆盖下部阵列的上部。

间隙填充电极侧部109S可以位于存储器单元区R1的两侧上的边缘部R1E中。参见图1B，间隙填充电极侧部109S可以包括多个间隙填充电极侧部S1、S2、S3和S4。间隙填充电极侧部S1、S2、S3和S4可以包括：第一间隙填充电极侧部S1、第二间隙填充电极侧部S2、第三间隙填充电极侧部S3和第四间隙填充电极侧部S4。第一间隙填充电极侧部S1可以覆盖上层支撑件112的边缘部，并且第三间隙填充电极侧部S3可以覆盖下层支撑件112的边缘部。第二间隙填充电极侧部S2可以位于第一间隙填充电极侧部S1与第三间隙填充电极侧部S3之间，并且可以靠近存储器单元区R1的最外下电极105的侧面。第四间隙填充电极侧部S4可以位于第三间隙填充电极侧部S3与刻蚀停止层104之间，并且可以靠近存储器单元区R1的最外下电极105的侧面。第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以分别从第一间隙填充电极侧部S1和第三间隙填充电极侧部S3延伸。第四间隙填充电极侧部S4可以位于比下层支撑件111更低的水平处。第一间隙填充电极侧部S1和第三间隙填充电极侧部S3可以被称为支撑件侧边缘部，第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以被称为下电极侧边缘部。

第一间隙填充电极侧部S1和第二间隙填充电极侧部S3的厚度D2可以比间隙填充电极上部109T的厚度D1更薄。第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以比第一间隙填充电极侧部S1和第三间隙填充电极侧部S3更厚。第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以比间隙填充电极上部109T更薄。根据本发明的另一个实施例，第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以与间隙填充电极上部109T的厚度相同或比其更厚。间隙填充电极侧部109S可以具有垂直轮廓。

间隙填充电极109可以进一步包括从间隙填充电极侧部109S延伸以覆盖下部阵列的底边缘的横向边缘部109E。横向边缘部109E可以从第四间隙填充电极侧部S4横向延伸。横向边缘部109E与第二接触插塞115之间的距离L1可以短于第一间隙填充电极侧部至第四间隙填充电极侧部S1、S2、S3、S4与第二接触插塞115之间的距离L2。上电极边缘底部107LE可以由间隙填充电极109的横向边缘部109E提供。上电极边缘部107E与第二接触插塞115之间的距离可以与间隙填充电极109的横向边缘部109E与第二接触插塞115之间的距离L1相同。上电极边缘底部107LE与第二接触插塞115之间的距离可以与间隙填充电极109的横向边缘部109E与第二接触插塞115之间的距离L1相同。电介质层106的边缘部可以位于上电极边缘部107LE之下。

低电阻率电极110可以包括覆盖间隙填充电极上部109T的低电阻率电极上部110T和覆盖间隙填充电极侧部109S的低电阻率电极侧部110S。

间隙填充电极109的横向边缘部109E和低电阻率电极侧部110S可以是自对齐的。换句话说，低电阻率电极侧部110S的底部可以不覆盖间隙填充电极109的横向边缘部109E的侧面。

低电阻率电极110可以完全地覆盖间隙填充电极上部109T和间隙填充电极侧部109S，并且间隙填充电极109的横向边缘部109E的端部可以不被低电阻率电极侧部110S覆盖。低电阻率电极110的厚度在间隙填充电极上部109T和间隙填充电极侧部109S上可以是均匀的。低电阻率电极110可以不填充下电极105之间的空间。例如，内衬电极108和间隙填充电极109可以位于相邻的下电极105之间的电介质层106之上。

如上所述，间隙填充电极109可以覆盖存储器单元区R1的侧部和上部，并且填充下电极105之间的空间，低电阻率电极110可以覆盖存储器单元区R1的侧部和上部，而不填充下电极105之间的空间。上电极边缘部107LE(即，间隙填充电极109的横向边缘部109E)、内衬电极108的边缘部、以及电介质层106的边缘部可以位于低电阻率电极侧部110S的下部与刻蚀停止层104之间。

图2A至图2P是示出根据本发明的实施例的用于制造半导体器件的方法的示例的截面图。

参见图2A，可以在限定了存储器单元区R1和外围电路区R2的半导体衬底11之上形成下层层间电介质层12。可以形成穿通下层层间电介质层12的多个单元接触插塞13。单元接触插塞13可以穿通层间电介质层12以耦接至半导体衬底11。单元接触插塞13可以包括：硅插塞、金属插塞或它们的组合。尽管未示出，但是掩埋字线可以形成在半导体衬底11中。在形成单元接触插塞13之前，可以在半导体衬底11之上进一步形成多个位线(未示出)。单元接触插塞13可以分别耦接至形成在半导体衬底11中的多个杂质区(未示出)中的各个杂质区。尽管在图2A中未示出，但是存储器单元区R1可以进一步包括边缘部(参见图1A中的“R1E”)。

半导体衬底11可以是适合于半导体处理的任何材料。半导体衬底11可以由含硅材料形成。半导体衬底11可以包括：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合或多层。半导体衬底11可以包括诸如锗的另一种半导体材料。半导体衬底11可以包括III/V族半导体衬底，例如，诸如GaAs的化合物半导体衬底。半导体衬底11可以包括绝缘体上硅(SOI)衬底。

下层层间电介质层12可以包括例如氧化硅。下层层间电介质层12可以包括：高密度等离子体氧化物(HDP氧化物)、TEOS(四乙氧基硅烷)、PE-TEOS(等离子增强四乙氧基硅烷)、O

单元接触插塞13可以形成在存储器单元区R1中。下层互连PM可以形成在外围电路区R2中。下层互连PM可以包括金属材料。下层互连PM可以晚于单元接触插塞13形成。根据本发明的另一个实施例，可以在单元接触插塞13之上进一步形成接触焊盘(未示出)，并且可以同时形成接触焊盘和下层互连PM。

可以在单元接触插塞13、下层互连PM和下层层间电介质层12之上形成模制结构。模制结构可以包括：刻蚀停止层14、第一模制层15、第一支撑件层16、第二模制层17和第二支撑件层18的层叠。模制结构可以形成在存储器单元区R1和外围电路区R2之上。

刻蚀停止层14可以由相对于下层层间电介质层12和第一模制层15具有刻蚀选择性的材料形成。刻蚀停止层14可以包括例如氮化硅或氮氧化硅。

第一模制层15可以包括电介质材料。第一模制层15可以是氧化硅(SiO

第一支撑件层16可以由相对于第一模制层15和第二模制层17具有刻蚀选择性的材料形成。第一支撑件层16可以包括例如氮化硅或氮化硅碳(SiCN)。

第二模制层17可以包括电介质材料。例如，第二模制层17可以是氧化硅(SiO

根据本发明的另一个实施例，第一模制层15和第二模制层17可以是硅材料，例如非晶硅或多晶硅。

第二支撑件层18可以由相对于第二模制层17具有刻蚀选择性的材料形成。第二支撑件层18可以包括例如氮化硅或碳氮化硅(SiCN)。

第一支撑件层16和第二支撑件层18可以由相同的材料或不同的材料制成。第一支撑件层16和第二支撑件层18可以由例如氮化硅形成。根据本发明的另一个实施例，第一支撑件层16可以例如由氮化硅形成，并且第二支撑件层18可以例如由氮化硅碳形成。第二支撑件层18可以比第一支撑件层16更厚。在一个实施例中，第二支撑件层18和第一支撑件层16可以分别比第二模制层17更薄。

根据本发明的另一个实施方案，可以进一步形成另一个支撑件层。例如，支撑件结构可以是多层支撑件层结构。

参见图2B，可以形成多个开口19。在一个实施例中，可以通过利用掩膜层(未示出)并刻蚀模制结构来形成每个开口19。为了形成开口19，可以通过利用掩膜层作为刻蚀阻挡层顺序地刻蚀第二支撑件层18、第二模制层17、第一支撑件层16和第一模制层15。用于形成开口19的刻蚀工艺可以在刻蚀停止层14处停止。开口19可以通过干法刻蚀工艺、湿法刻蚀工艺或其组合来形成。开口19可以被称为其中将形成各个下电极(或存储节点)的孔。每个开口19可以具有高的高宽比。例如，每个开口19可具有至少1:1或更高的高宽比。例如，开口19可以具有10:1或更高的高宽比。如本文所使用的高宽比可以指高度H与宽度W之比。

随后，可以刻蚀刻蚀停止层14以暴露出开口19之下的单元接触插塞13的上表面。

用于形成开口19的掩膜层可以包括硬掩膜材料、光刻胶或其组合。硬掩膜材料可以包括非晶硅、氧化物、非晶碳、氮氧化硅或其组合。在一个实施例中，光刻胶可以包括氟化氩(ArF)光刻胶或极紫外(EUV)光刻胶。

可以通过双重图案化工艺形成开口19。例如，用于形成开口19的掩膜层可以具有网状，该网状是通过将执行两次的间隔件图案化工艺的结果进行组合而形成的。

在一个实施例中，可以通过上述一系列刻蚀工艺来形成包括多个开口19的模制结构图案。模制结构图案可以是刻蚀停止层14、第一模制层15、第一支撑件层16、第二模制层17和第二支撑件层18的层叠。

可以在存储器单元区R1中形成开口19，并且可以以高密度布置开口19。例如，每个开口19的直径可以为大约20至150nm，并且连续的开口19之间的间隙可以为大约20至50nm。

参见图2C，下电极20可以形成在每个开口19中。下电极20可以填充开口19的内部。下电极20可以具有柱状。为了形成柱状的下电极20，可以沉积导电材料以间隙填充开口19，然后可以执行平坦化工艺。下电极20可以包括例如多晶硅、金属、金属氮化物、导电金属氧化物、金属硅化物、贵金属或其组合。下电极20可以包括如下中的至少一种：钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钛铝(TiAlN)、钨(W)、或氮化钨(WN)、钌(Ru)、氧化钌(RuO

根据本发明的另一个实施例，下电极20可以包括氮化钛和钨的层叠结构。

参见图2D，可以形成支撑件掩膜层21。支撑件掩膜层21可以包括例如光刻胶或非晶碳。支撑件掩膜层21可以被图案化以位于存储器单元区R1中。支撑件掩膜层21可以不位于外围电路区R2中。

随后，可以通过利用支撑件掩膜层21来刻蚀第二支撑件层18的一部分。可以通过刻蚀第二支撑件层18来形成上层支撑件开口21S和上层支撑件18S。

上层支撑件18S可以具有平面形状。上层支撑件18S可以接触下电极20的上侧壁。第二模制层17的一些表面可以被上层支撑件18S暴露。上层支撑件18S可以被成形为部分地围绕下电极20的上侧壁。如上所述，上层支撑件18S可以防止在去除第二模制层17的后续过程中下电极20塌陷。

在另一个实施例中，从俯视的角度，上层支撑件开口21S可以被成形为部分地暴露三个相邻的下电极20的上侧壁。根据本发明的又一个实施例，上层支撑开口21S可以被成形为部分地暴露至少四个下电极20的上侧壁。上层支撑件开口21S的截面可以具有三角形、正方形、平行四边形、五边形、六边形或蜂窝形状。

在又一个实施例中，所有下电极20的上侧壁可以被上层支撑开口21S部分地暴露。这可以称为全开口下电极阵列。

根据本发明的又一实施例，至少一个下电极20的上侧壁可以不被上层支撑开口21S暴露。例如，在下电极20之中，可以存在不被上层支撑件开口21S暴露但被上层支撑件18S完全覆盖的至少一个下电极20。这可以被称为1跨度下电极阵列。

参见图2E，可以选择性地去除上层支撑开口21S之下的第二模制层17。结果，可以暴露出第一支撑件层16的表面。可以执行第一湿法浸出工艺22以去除第二模制层17。可以利用能够选择性地去除第二模制层17的刻蚀溶液来执行第一湿法浸出工艺22。例如，当第二模制层17包括氧化硅时，可以通过利用氢氟酸(HF)通过湿法刻蚀工艺来去除第二模制层17。

参见图2F，可以通过利用支撑件掩膜层21来刻蚀第一支撑件层16的一部分。例如，可以利用支撑件掩膜层21和上层支撑件18S通过自对齐刻蚀工艺来刻蚀第一支撑件层16。可以通过刻蚀第一支撑件层16来形成下层支撑件开口23和下层支撑件16S。

下层支撑件16S可以接触下电极20的部分侧壁。第一模制层15的一些表面可以被下层支撑件16S暴露。下层支撑件16S可以具有在比上层支撑件16S的水平更低的水平处部分地围绕下电极20的侧壁的形状。以此方式，下层支撑件16S可以防止在去除第一模制层15的后续过程中下电极20塌陷。

参见图2G，可以选择性地去除下层支撑件开口23之下的第一模制层15。可以执行第二湿法浸出22’以去除第一模制层15。可以通过利用能够选择性地去除第一模制层15的刻蚀溶液来执行第二湿法浸出22’。例如，当第一模制层15包括氧化硅时，可以通过利用氢氟酸(HF)的湿法刻蚀工艺来去除第一模制层15。在去除第一模制层15之后，可以剥离支撑件掩膜层21。

通过上述一系列处理，可以形成支撑下电极20的壁的下层支撑件16S和上层支撑件18S。下层支撑件16S和上层支撑件18S可以形成在存储器单元区R1中。下层支撑件16S和上层支撑件18S通过从存储器单元区R1的边缘沿水平方向比下电极20延伸得更多而可以突出。除了接触下层支撑件16S和上层支撑件18S的部分之外，可以暴露下电极20的外壁表面。

参见图2H，可以在下电极20之上形成电介质层24。电介质层24可以包括具有比氧化硅更高的介电常数的高k材料。高k材料可以包括：氧化铪(HfO

通过上述一系列处理形成的下电极20、下层支撑件16S、上层支撑件18S和电介质层24可以被总称为“下部阵列”。下部阵列可以具有包括上部和在上部的两侧上的侧部的结构。下部阵列还可以包括在下电极20之间的空白空间以及在下层支撑件16S与上层支撑件18S之间的空白空间。下部阵列中的空白空间可以被后续的上电极TE的部分填充。下部阵列可以形成在存储器单元区R1中，并且可以不形成在外围电路区R2中。下部阵列也可以称为被后续的上电极TE覆盖的“覆盖目标结构”。

在下文中，将参照图2I至图2P描述来形成用于覆盖下部阵列的上电极TE的方法。

参见图2I，可以在电介质层24之上形成成为上电极的一部分的内衬层25。内衬层25可以包括金属基材料。内衬层25可以包括金属氮化物。内衬层25可以包括氮化钛。内衬层25可以被称为氮化钛内衬。

可以在内衬层25之上形成间隙填充层26A，该间隙填充层26A成为上电极的一部分。间隙填充层26A可以填充内衬层25之上的下电极20之间的空间。间隙填充层26A和内衬层25可以是不同的材料。间隙填充层26A可以包括含碳导电材料。间隙填充层26A可以包括含碳和硅的材料。间隙填充层26A可以是碳化硅。根据本发明的另一个实施例，间隙填充层26A可以包括位于下电极20之间的接缝(未示出)。

间隙填充层26A可以包括上部26AT和侧部26AS。间隙填充层26A的上部26AT可以指的是从下电极20的上表面垂直定位的部分，间隙填充层26A的侧部26AS可以指的是从最外的下电极20横向定位的部分。间隙填充层26A可以覆盖内衬层25之上的电介质层24和下电极20。间隙填充层26A的侧部26AS可以位于存储器单元区R1的边缘部，并且可以包括侧突出部26P。侧突出部26P可以根据下层支撑件16S和上层支撑件18S的形状而具有不同的形状。间隙填充层26A的侧部26AS可以从存储器单元区R1的边缘部延伸，以覆盖外围电路区R2的边缘。间隙填充层26A可以进一步包括边缘部26AL，并且间隙填充层26A的边缘部26AL可以延伸以覆盖外围电路区R2以及存储器单元区R1的边缘部。

参见图2J，可以在间隙填充层26A之上形成覆盖层27A。覆盖层27A可以包括相对于间隙填充层26具有刻蚀选择性的材料。覆盖层27A可以包括例如氧化物、氮化物、非晶碳或它们的组合。可以根据间隙填充层26的形状保形地形成覆盖层27A。覆盖层27A可以覆盖存储器单元区R1和外围电路区R2两者。覆盖层27A可以覆盖间隙填充层26A的侧突出部26P。

参见图2K，可以在覆盖层27A之上形成掩膜层27M。掩膜层27M可以被成形为仅覆盖存储器单元区R1的上部。掩膜层27M可以包括光刻胶图案、非晶碳、氧化物或氮化物。掩膜层27M可以是相对于覆盖层27A和间隙填充层26A具有刻蚀选择性的材料。

覆盖层27A的部分可以通过掩膜层27M暴露在存储器单元区R1的边缘部处。例如，覆盖层27A的侧部可以被掩膜层27M暴露。

可以不在外围电路区R2中形成掩膜层27M。掩膜层27M的边缘部可以位于存储器单元区R1中，并且可以不延伸到外围电路区R2中。掩膜层27M的边缘部可以被限定为使得覆盖层27A在随后的刻蚀工艺之后保留在存储器单元区R1中。掩膜层27M的边缘部可以具有暴露存储器单元区R1的边缘部的尺寸。

随后，可以执行覆盖层27A的回缩工艺。例如，可以通过利用掩膜层27M来刻蚀覆盖层27A的侧部。结果，可以形成覆盖部27。覆盖部27的边缘部的位置可以朝向存储器单元区R1退缩，以比覆盖层27A的边缘部的位置更靠近存储器单元区R1。

覆盖部27可以被成形为仅覆盖存储器单元区Rl的上部。覆盖部27的边缘部可以位于存储器单元区R1的内部，并且可以不延伸到外围电路区R2中。覆盖部27的边缘部可以被限定为使得在随后的刻蚀工艺之后，间隙填充层26A保留在存储器单元区R1中。

间隙填充层26A的部分可以通过覆盖部分27暴露在存储器单元区R1的边缘部处。例如，间隙填充层26A的侧突出部26P和侧部26AS可以被覆盖部27暴露。

参见图2L，可以去除掩膜层27M。

随后，可以执行间隙填充层26A的回缩工艺。可以通过干法刻蚀工艺来执行间隙填充层26A的回缩工艺。根据本发明的另一个实施例，间隙填充层26A的回缩工艺可以通过湿法刻蚀工艺(例如，浸出工艺)来执行。间隙填充层26A的侧部26AS和侧突出部26P可以通过利用覆盖部27作为刻蚀阻挡层而被干法刻蚀。可以通过刻蚀间隙填充层26A的侧部来切割间隙填充层26A的侧突出部26P。结果，可以形成间隙填充电极26。间隙填充电极26的侧部26S的位置可以朝向存储器单元区R1横向退缩，以比间隙填充层26A的侧部26AS的位置更靠近存储器单元区R1。根据本发明的另一个实施例，可以执行间隙填充层26A的回缩工艺，并且保留掩膜层27M，并且在这种情况下，可以在间隙填充层26A的回缩工艺之后去除掩膜层27M。

间隙填充电极26可以包括间隙填充电极上部26T和间隙填充电极侧部26S。间隙填充电极上部26T可以保持与间隙填充层26A的上部26AT相同的厚度。间隙填充电极侧部26S可以具有比间隙填充层26A的侧部26AS更薄的厚度。间隙填充电极26可以进一步包括间隙填充电极边缘底部26L，并且间隙填充电极边缘底部26L可以具有比间隙填充层26A的边缘部26AL更薄的厚度。

参见图2M，可以去除覆盖部27。在去除覆盖部27之后，可以暴露出间隙填充电极上部26T。间隙填充电极侧部26S可以包括第一侧部S1和第二侧部S2。间隙填充电极侧部26S可以进一步包括第三侧部S3和第四侧部S4。间隙填充电极侧部26S的第一侧部S1可以横向定位在上层支撑件18S中，第三侧部S3可以横向定位在下层支撑件16S中。间隙填充电极侧部26S的第二侧部S2可以是填充在内衬电极25之上的上层支撑件18S与下层支撑件16S之间的空间的部分。间隙填充电极侧部26S的第四侧部S4可以是填充在内衬电极24之上的下层支撑件16S与刻蚀停止层14之间的空间的部分。

间隙填充电极侧部26S可以具有垂直轮廓26V。间隙填充电极侧部26S可以位于存储器单元区R1的边缘部处，而可以不位于外围电路区R2的边缘部处。

间隙填充电极26可以具有不保形的形状。例如，间隙填充电极上部26T可以具有第一厚度D1。间隙填充电极侧部26S的第一侧部S1可以具有第二厚度D2。第一厚度D1可以比第二厚度D2更厚。间隙填充电极边缘底部26L可以具有第三厚度D3，并且第三厚度D3可以比第一厚度D1更薄。间隙填充电极上部26T可以具有防止单元特性劣化所需的较大厚度。因此，根据本发明的该实施例，可以选择性地减小间隙填充电极侧部26S的厚度，而不会损失间隙填充电极上部26T的第一厚度D1。作为比较例，当间隙填充电极侧部26S的厚度较厚时，存储器单元区R1的尺寸可能增加，这导致净裸片的减小。

根据本发明的实施例，由于间隙填充层26A通过回缩工艺而后退以形成间隙填充电极26，所以可以减小上电极的边缘部。可以通过减小间隙填充电极侧部26S的厚度来减小存储器单元区R1的尺寸。这可能增大净裸片，从而提高生产率。

参见图2N，可以在间隙填充电极26之上形成低电阻率电极28。低电阻率电极28可以包括金属、金属氮化物、导电金属氮化物或其组合。低电阻率电极28可以包括：钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌、铱、氧化钌、氧化铱或其组合。根据本发明的实施例，低电阻率电极28可以由氮化钨(WN)形成。

如上所述，内衬电极25、间隙填充电极26和低电阻率电极28可以是电容器的上电极。

低电阻率电极28可以覆盖存储器单元区R1和外围电路区R2。低电阻率电极28可以不填充相邻的下电极20之间的空间。

参见图2O，可以执行上电极图案化工艺。在上电极图案化工艺中，可以通过利用上电极掩膜层29顺序地刻蚀低电阻率电极28、间隙填充电极26和内衬电极25。上电极掩膜层29可以包括光刻胶图案。上电极掩膜层29可以是用于基于存储器单元区R1中的存储器区块来隔离上电极的掩膜。

可以通过上电极图案化工艺来限定上电极TE。上电极TE可以包括内衬电极25、间隙填充电极26和低电阻率电极28的叠层。上电极TE可以包括上电极边缘底部26LE，并且上电极边缘底部26LE可以不位于外围电路区R2中。上电极边缘底部26LE可以包括内衬电极边缘底部25E、间隙填充电极边缘底部26E和低电阻率电极边缘底部28E。间隙填充电极边缘底部26E和内衬电极边缘底部25E可以垂直于低电阻率电极边缘底部28E自对齐。

在上电极图案化工艺之后，可以从外围电路区R2去除电介质层24。这可以称为电介质层切割。

参见图2P，可以在上电极TE之上形成上层层间电介质层30。例如，上层层间电介质层30可以包括例如氧化硅。上层层间电介质层30可以去除形成在存储器单元区R1与外围电路区R2之间的台阶。为了去除该台阶，可以平坦化上层层间电介质层30的上表面。

随后，可以形成穿通上层层间电介质层30的第一接触插塞31和第二接触插塞32。第一接触插塞31可以耦接至上电极TE的低电阻率电极28，并且第二接触插塞32可以耦接至下层互连PM。

上层互连33可以形成在第一接触插塞和第二接触插塞的相应上表面上，以分别耦接至第一接触插塞31和第二接触插塞32。

参见图2A至图2P，一种用于制造半导体器件的方法可以包括：形成下部阵列，所述下部阵列包括：多个下电极20、下层支撑件16S/上层支撑件18S、以及电介质层24，所述下层支撑件16S和上层支撑件18S支撑下电极20，所述电介质层24形成在限定了存储器单元区R1和外围电路区R2的半导体衬底11的存储器单元区R1之上的下电极20以及下层支撑件16S/上层支撑件18S之上；形成覆盖下部阵列的侧部和上部的内衬层25和间隙填充层26A；在间隙填充层26A上形成覆盖下部阵列的上部的覆盖部27；执行间隙填充层26A的回缩工艺，以形成与覆盖部27对齐的间隙填充电极26；在间隙填充电极26之上形成低电阻率电极28；以及在与下部阵列间隔开的外围电路区R2之上形成与上电极TE物理上间隔开的第二接触插塞32。间隙填充电极26还可以包括靠近下层支撑件16S/上层支撑件18S的边缘部的薄支撑件侧侧部S1和S3，以及从支撑侧侧部S1和S3延伸的下电极侧侧部S2和S4。下电极侧侧部S2和S4可以比支撑件侧侧部S1和S3更厚。

根据本发明的上述实施例，由于通过回缩工艺来形成间隙填充电极26，因此上电极TE的侧部(或边缘部)与外围电路区R2的第二接触插塞32之间的距离L可以被足够地间隔开。

结果，根据本发明的实施例，由于第二接触插塞32和上电极TE充分地绝缘，因此可以防止第二接触插塞32和上电极TE之间的电短路。此外，可以通过减小存储器单元区R1的尺寸来改善半导体器件的小型化。

图3是示出根据本发明另一个实施例的半导体器件200的截面图。图3的半导体器件200可以类似于图1A的半导体器件100。在下文中，将省略对重叠的组成元件的详细描述。

参见图3，半导体器件200可以包括存储器单元区R1和外围电路区R2。多个存储器单元可以形成为在存储器单元区R1中以预定间隔而间隔开。

可以在存储器单元区R1中布置多个下电极105。每个下电极105可以经由多个单元接触插塞103中的相应一个电连接至衬底101。单元接触插塞103可以穿通形成在衬底101之上的下层层间电介质层102，以耦接至衬底101。刻蚀停止层104可以形成在下层层间电介质层102之上，并且下电极105的底部可以穿通刻蚀停止层104以耦接至它们各自的单元接触插塞103。

下电极105可以由至少一个支撑件(例如，支撑件111或112)支撑。支撑件111和112可以形成多层结构，其中支撑件111是下层支撑件，支撑件112是上层支撑件112。上层支撑件112可以位于比下层支撑件111更高的水平处。上层支撑件112可以支撑下电极105的上外壁，下层支撑件111可以在比上层支撑件112更低的水平处支撑下电极105的外壁。上层支撑件112和下层支撑件111的精确位置可以不同方式修改。

电介质层106可以形成为覆盖下电极105、下层支撑件111和上层支撑件112的暴露表面，并且可以在电介质层106之上形成上电极107。上电极107可以包括：内衬电极108、间隙填充电极109和低电阻率电极110。内衬电极108可以保形地形成在电介质层106之上，并且间隙填充电极109可以间隙填充内衬电极108之上的相邻下电极105之间的空间，并且低电阻率电极110可以覆盖间隙填充电极109。间隙填充电极109可以被嵌入在内衬电极108与低电阻率电极110之间。间隙填充电极109可以不形成在相邻的下电极105之间。

参见图3，上电极107可以包括上电极边缘部107E，并且上电极边缘部107E可以位于存储器单元区R1的边缘部。上电极边缘部107E可以由低电阻率电极侧部110S提供。低电阻率电极侧部110S可以不位于外围电路区R2中。上电极边缘部107E可以包括上电极边缘底部107LE’。

间隙填充电极109可以填充内衬电极108之上的下电极105之间的空间。间隙填充电极109可以包括间隙填充电极上部109T和间隙填充电极侧部109S。间隙填充电极侧部109S可以从间隙填充电极上部109T延伸。间隙填充电极上部109T可以位于比下电极105更高的水平处，并且间隙填充电极侧部109S可以是通过回缩工艺而退缩的形状，以与第二接触插塞115横向地间隔开。

返回到图1B，间隙填充电极侧部109S可以分别位于存储器单元区R1的两侧上的边缘部中。间隙填充电极侧部109S可以包括多个间隙填充电极侧部S1、S2、S3和S4。间隙填充电极侧部S1、S2、S3和S4可以包括：第一间隙填充电极侧部S1、第二间隙填充电极侧部S2、第三间隙填充电极侧部S3和第四间隙填充电极侧部S4。第一间隙填充电极侧部S1可以覆盖上层支撑件112的边缘部，第三间隙填充电极侧部S3可以覆盖下层支撑件112的边缘部。第二间隙填充电极侧部S2可以位于第一间隙填充电极侧部S1与第三间隙填充电极侧部S3之间，以靠近存储器单元区R1的最外下电极105的侧面。第四间隙填充电极侧部S4可以位于第三间隙填充电极侧部S3与刻蚀停止层104之间，以靠近存储器单元区R1的最外下电极105的侧面。第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以分别从第一间隙填充电极侧部S1和第三间隙填充电极侧部S3延伸。第四间隙填充电极侧部S4可以位于比下层支撑件111更低的水平处。第一间隙填充电极侧部S1和第三间隙填充电极侧部S3可以被称为支撑件侧边缘部，第二间隙填充电极侧部S2和第四间隙填充电极侧部可以被称为下电极侧边缘部。

第一间隙填充电极侧部S1和第二间隙填充电极侧部S3的厚度D2可以比间隙填充电极上部109T的厚度D1更薄。第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以比第一间隙填充电极侧部S1和第三间隙填充电极侧部S3更厚。第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以比间隙填充电极上部109T更薄。根据本发明的另一个实施例，第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以与间隙填充电极上部109T一样厚或比其更厚。间隙填充电极侧部109S可以具有垂直轮廓。

图3中所示的间隙填充电极109与图1A中所示的间隙填充电极109不同，可以不包括横向边缘部109E。上电极边缘底部107LE’可以不包括横向边缘部109E。

低电阻率电极110可以包括覆盖间隙填充电极上部109T的低电阻率电极上部110T和覆盖间隙填充电极侧部109S的低电阻率电极侧部110S。低电阻率电极侧部110S可以完全地覆盖间隙填充电极侧部109S。结果，可以通过低电阻率电极110和内衬电极108将间隙填充电极侧部109S密封到外部。低电阻率电极侧部110S和内衬电极108的边缘部可以垂直地自对齐。上电极边缘底部107LE’可以不包括横向边缘部109E。上电极边缘底部107LE’可以由低电阻率电极侧部110S和内衬电极109的边缘底部提供。

图4A至图4D是示出根据本发明的另一个实施例的用于制造半导体器件的方法的示例的截面图。

首先，可以通过图2A至图2K所示的一系列工艺来形成覆盖部27。

随后，如图4A所示，可以执行间隙填充层26A的回缩工艺。例如，可以通过利用覆盖部27作为刻蚀阻挡层来刻蚀间隙填充层26A的侧部26AS。可以通过刻蚀间隙填充层26A的侧部26AS来切割间隙填充层26A的侧突出部26P。结果，可以形成间隙填充电极26’。间隙填充电极26’的边缘部的位置可以朝向存储器单元区R1回缩，以比间隙填充层26A的边缘部的位置更靠近存储器单元区R1。

间隙填充电极26’可以包括上部26T和侧部26S’。间隙填充电极26’的上部26T可以保持与间隙填充层26A的上部26AT的厚度相同的厚度。间隙填充电极26’的侧部26S’的厚度可以比间隙填充层26A的侧部26AS的厚度更薄。不同于图2L中所示的间隙填充电极26，图4A中所示的间隙填充电极26’可以不包括边缘部。例如，可以进一步执行间隙填充层26A的回缩工艺，使得间隙填充电极26’仅包括侧部26S。图4A的侧部26S’可以比图2L的侧部26S更薄。

参见图4B，可以去除覆盖部27。由于覆盖部27被去除，可以暴露出间隙填充电极26的上部26T。

间隙填充电极26’的侧部26S’可以位于存储器单元区R1的边缘处，并且可以不位于外围电路区R2的边缘处。

随后，可以在间隙填充电极26’之上形成低电阻率电极28。低电阻率电极28可以包括金属、金属氮化物、导电金属氮化物或其组合。低电阻率电极28可以包括：钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌、铱、氧化钌、氧化铱或其组合。根据本发明的实施例，低电阻率电极28可以由氮化钨(WN)形成。

如上所述，内衬电极25、间隙填充电极26’和低电阻率电极28可以是电容器的上电极。

低电阻率电极28可以覆盖存储器单元区R1和外围电路区R2。

参见图4C，可以执行上电极图案化工艺。在上电极图案化工艺中，可以通过利用上电极掩膜层29顺序地刻蚀低电阻率电极28、间隙填充电极26’和内衬电极25。上电极掩膜层29可以包括光刻胶图案。上电极掩膜层29可以是用于基于存储器单元区R1中的存储器区块将上电极分开的掩膜。

可以通过上电极图案化工艺来限定上电极TE。上电极TE可以包括内衬电极25、间隙填充电极26和低电阻率电极28的叠层。上电极TE可以包括上电极边缘底部26LE’，并且上电极边缘底部26LE’可以不位于外围电路区R2中。上电极边缘底部26LE’可以包括内衬电极边缘底部25E和低电阻率电极边缘底部28E。内衬电极边缘底部25E可以垂直于低电阻率电极边缘底部28E自对齐。

在上电极图案化工艺之后，可以从外围电路区R2去除电介质层24。这可以称为电介质层切割。

参见图4D，可以在上电极TE之上形成上层层间电介质层30。上层层间电介质层30可以包括例如氧化硅。上层层间电介质层30可以去除形成在存储器单元区R1和外围电路区R2之间形成的台阶。为了去除该台阶，可以平坦化上层层间电介质层30的上表面。

随后，第一接触插塞31和第二接触插塞32可以形成为穿通上层层间电介质层30。第一接触插塞31可以耦接至上电极TE的低电阻率电极28，并且第二接触插塞32可以耦接至下层互连PM。

上层互连33可以形成为分别耦接至第一接触插塞31和第二接触插塞32。

根据本发明的上述实施例，由于通过回缩工艺形成间隙填充电极26’，所以上电极TE的侧部(或边缘部)与外围电路区R2的第二接触插塞32之间的距离L’可以彼此足够地间隔开。

结果，由于第二接触插塞32和上电极TE彼此充分地绝缘，因此可以防止第二接触插塞32与上电极TE之间的电短路。此外，这可以减小存储器单元区R1的尺寸，从而改善半导体器件的小型化。

图5是示出根据本发明另一个实施例的半导体器件300的截面图。图5的半导体器件300可以类似于图1A中所示的半导体器件100。在下文中，将省略对重叠的组成元件的详细描述。

参见图5，半导体器件300可以包括存储器单元区R1和外围电路区R2。多个存储器单元(未示出)可以形成为在存储器单元区R1中以预定间隔而间隔开。

可以在存储器单元区R1中布置多个下电极105。每个下电极105可以经由多个单元接触插塞103中的相应一个电连接至衬底101。单元接触插塞103可以穿通在衬底101之上的下层层间电介质层102，以耦接至衬底101。刻蚀停止层104可以形成在下层层间电介质层102之上，并且下电极105的底部可以穿通刻蚀停止层104，以耦接至它们各自的单元接触插塞103。

下电极105可以由至少一个支撑件(例如，支撑件111或112)支撑。支撑件111和112可以形成多层结构，其中支撑件111是下层支撑件，支撑件112是上层支撑件。上层支撑件112可以位于在比下层支撑件111更高的水平处。上层支撑件112可以支撑下电极105的上外壁，下层支撑件111可以在比上层支撑件112低的水平处支撑下电极105的外壁。上支撑件112和下支撑件111的位置可以不同方式修改。

电介质层106可以形成为覆盖下电极105、下层支撑件111和上层支撑件112的表面，并且可以在电介质层106之上形成上电极107。上电极107可以包括内衬电极108、间隙填充电极109’和低电阻率电极110。内衬电极108可以保形地形成在电介质层106之上，并且间隙填充电极109’可以间隙填充内衬电极108之上的相邻下电极105之间的空间，并且低电阻率电极110可以覆盖间隙填充电极109’。间隙填充电极109’可以嵌入在内衬电极108与低电阻率电极110之间。

参见图5，上电极107可以包括上电极边缘部107E，并且上电极边缘部107E可以位于存储器单元区R1的边缘部R1E中。上电极边缘部107E可以由低电阻率电极侧部110S提供。低电阻率电极侧部110S可以不位于外围电路区R2中。上电极边缘部107E可以包括上电极边缘底部107LE。

间隙填充电极109’可以填充内衬电极108之上的下电极105之间的空间。间隙填充电极109’可以包括间隙填充电极上部109T和间隙填充电极侧部109S’。间隙填充电极侧部109S’可以与间隙填充电极上部109T不连续。间隙填充电极上部109T可以位于比下电极105更高的水平处，并且间隙填充电极侧部109S’可以具有通过回缩工艺而退缩以与第二接触插塞115横向间隔开的形状。

间隙填充电极侧部109S’可以位于上层支撑件112与下层支撑件111之间。间隙填充电极侧部109S’可以位于比下层支撑件111更低的水平处。

间隙填充电极侧部109S’可以不位于上层支撑件112和下层支撑件111的侧面上。例如，内衬电极108可以位于低电阻率电极侧部110S与上层支撑件112之间，但是间隙填充电极侧部109S’可以不位于它们之间。此外，内衬电极108可以位于低电阻率电极侧部110S与下层支撑件111之间，但是间隙填充电极侧部109S’可以不位于它们之间。

如上所述，图5的间隙填充电极109’与图1A和图3的间隙填充电极109相比，可以更朝向存储器单元区R1退缩。结果，可以进一步减小上电极107的边缘部的尺寸。毕竟，随着间隙填充电极109’进一步退缩，上电极107的边缘部(即，侧部)与外围电路区R2的第二接触插塞115之间的距离L1’可以进一步增大。距离L1’可以大于图1A和图3中所示的距离L1。

图6A是示出根据本发明的另一个实施例的半导体器件400的截面图。图6A的半导体器件400可以类似于图1A的半导体器件100。在下文中，将省略对重叠的组成元件的详细描述。图6B是图6A的部分600A的放大图。

参见图6A和图6B，半导体器件400可以包括存储器单元区R1和外围电路区R2。多个存储器单元(未示出)可以形成为在存储器单元区R1中以预定间隔而间隔开。

可以在存储器单元区R1中布置多个下电极105。每个下电极105可以经由多个单元接触插塞103中的相应一个电连接至衬底101。单元接触插塞103可以穿通衬底101之上的下层层间电介质层102，以耦接至衬底101。刻蚀停止层104可以形成在下层层间电介质层102之上，并且下电极105的底部可以穿通刻蚀停止层104，以耦接至它们各自的单元接触插塞103。

下电极105可以由至少一个支撑件(例如，支撑件111或112)支撑。支撑件111和112可以形成多层结构，其中支撑件111是下层支撑件，支撑件112是上层支撑件。上层支撑件112可以位于在比下层支撑件111更高的水平处。上层支撑件112可以支撑下电极105的上外壁，下层支撑件111可以将下电极105的外壁支撑在比上层支撑件111更低的水平处。上支撑件112和下支撑件111的位置可以不同方式修改。

可以形成电介质层106以覆盖下电极105、下层支撑件111和上层支撑件112的表面，并且可以在电介质层106之上形成上电极107。上电极107可以包括内衬电极108、间隙填充电极109”和低电阻率电极110。内衬电极108可以保形地形成在电介质层106之上。间隙填充电极109”可以间隙填充内衬电极108之上的相邻的下电极105之间的空间，并且低电阻率电极110可以覆盖间隙填充电极109”。间隙填充电极109”可以嵌入在内衬电极108与低电阻率电极110之间。

参见图6A和图6B，上电极107可以包括上电极边缘部107E，并且上电极边缘部107E可以位于存储器单元区R1的边缘部R1E处。上电极边缘部107E可以由低电阻率电极侧部110S提供。低电阻率电极侧部110S可以不位于外围电路区R2中。

间隙填充电极109”可以填充内衬电极108之上的下电极105之间的空间。间隙填充电极109”可以包括间隙填充电极上部109T和间隙填充电极侧部109S。间隙填充电极侧部109S”可以与间隙填充电极上部109T连续。间隙填充电极上部109T可以位于比下电极105更高的水平处，并且间隙填充电极侧部109S”可以具有通过回缩工艺而退缩以与第二接触插塞115横向地间隔开的形状。

间隙填充电极侧部109S”可以位于存储器单元区R1的两个边缘部。如图6B中所示，每个间隙填充电极侧部109S”可以包括多个间隙填充电极侧部S11、S12、S13和S14。间隙填充电极侧部S11、S12、S13和S14可以包括：第一间隙填充电极侧部S11、第二间隙填充电极侧部S12、第三间隙填充电极侧部S13和第四间隙填充电极侧部S14。第一间隙填充电极侧部S11可以覆盖上层支撑件112的边缘部，并且第三间隙填充电极侧部S13可以覆盖下层支撑件112的边缘部。第二间隙填充电极侧部S12可以位于第一间隙填充电极侧部S11与第三间隙填充电极侧部S13之间，以靠近存储器单元区R1的最外下电极105的侧壁。第四间隙填充电极侧部S14可以位于第三间隙填充电极侧部S13与刻蚀停止层104之间，以靠近存储器单元区R1的最外下电极105的侧面。第二间隙填充电极侧部S12和第四间隙填充电极侧部S14可以分别从第一间隙填充电极侧部S11和第三间隙填充电极侧部S13延伸。第四间隙填充电极侧部S14可以位于比下层支撑件111更低的水平处。第一间隙填充电极侧部S11和第三间隙填充电极侧部S13可以被称为支撑件侧边缘部，第二间隙填充电极侧部S2和第四间隙填充电极侧部S4可以被称为下电极侧边缘部。

第一间隙填充电极侧部S11和第二间隙填充电极侧部S13的厚度D12可以比间隙填充电极上部109T的厚度D1更薄。第二间隙填充电极侧部S12和第四间隙填充电极侧部S14可以比第一间隙填充电极侧部S11和第三间隙填充电极侧部S13更厚。第二间隙填充电极侧部S12和第四间隙填充电极侧部S14可以比间隙填充电极上部109T更薄。根据本发明的另一个实施例，第二间隙填充电极侧部S12和第四间隙填充电极侧部S14的厚度可以等于间隙填充电极上部109T的厚度或比其更厚。

第一间隙填充电极侧部S11和第二间隙填充电极侧部S13的横向长度可以比第一间隙填充电极侧部S12和第四间隙填充电极侧部S14的横向长度更长。例如，第一间隙填充电极侧部S11和第二间隙填充电极侧部S13的端部可以被成形为从第一间隙填充电极侧部S12和第四间隙填充电极侧部S14的端部突出。第一间隙填充电极侧部S11和第二间隙填充电极侧部S13可以被称为突出的支撑件侧边缘部。

第一间隙填充电极侧部S11和第二间隙填充电极侧部S13的横向长度可以比图1B所示的第一间隙填充电极侧部S1和第三间隙填充电极侧部S3的横向长度更长。

第一间隙填充电极侧部S11和第二间隙填充电极侧部S13可以通过图2K中所示的间隙填充层26A的侧突出部26P的回蚀工艺而形成。

由第一间隙填充电极侧部S11和第二间隙填充电极侧部S13构成的间隙填充电极侧部109S”可以具有不保形的表面。

根据本发明的实施例，可以经由回缩工艺通过使作为上电极的一部分的间隙填充层退缩来减小上电极的边缘部。这可以减小存储器单元区的尺寸，从而改善净裸片。

由于作为上电极的一部分的间隙填充层通过回缩工艺而退缩，因此可以使外围电路区的接触插塞与存储器单元区的上电极彼此绝缘。

尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。