充放电数字时间转换器
文献发布时间：2023-06-19 19:30:30
技术领域
本发明属于集成电路技术领域，具体涉及一种充放电数字时间转换器。
背景技术
通讯系统中或者是锁相环的设计中精确的相位控制可以帮助系统实现更高更丰富的性能，比如波束成形，量化噪声抑制。相位控制元件也能丰富系统架构，给设计带来更多的自由度。
DTC(Digital-to-TimeConverter，数字时间转换器)是一种通过输入数字控制字来定量调节输入信号的相位偏移。这种数字时间转换器直接在时间域对信号信息进行处理，作为一种新型的模拟电路模块，近十年得到了大量的研究和发展。不同于广义上的DAC(数字模拟转换器)在电压域处理信息，时间域的信号处理更加适合先进工艺的发展，实现更高精度和更低的功耗。
如图1所示，是DTC模块的传递函数示意图。通过输入数字控制字来调整输入模拟信号的相位偏移。理想情况下相位偏移和控制字呈现线性关系，偏移量和控制字的大小一一对应。部分应用场景要求DTC的输出维持输入信号的频率谱，即输入信号的幅值不会失真。而更多应用场景下处理的是方波信号，主要关注相位信息的调整。比如锁相环的应用场景中，通过DTC实现相位动态补偿，从而鉴相器的输出是接近于零的相位差数值。信号通过DTC后，相位偏移一般包含固定偏移和可调偏移。固定偏移是信号通过该模块最少要经历的偏移量，也是信号传输的固有延迟。而可调偏移是模块的动态范围。
传统的DTC是依赖于variableslope(变斜率)的方式来进行相位调节。由于RC充放电的指数响应特性，这种方式引入很强的非线性，导致DTC的线性度(INL)差。
另一方面，传统DTC的瞬时功耗和控制字相关，引入了很强的code dependency(代码依赖性)和memoryeffect(存储效应)。这种现象也不满足DTC在动态使用过程中的线性度要求。
发明内容
本发明针对现有的DTC在使用过程中存在线性度差的技术问题，目的在于提供一种充放电数字时间转换器。
一种充放电数字时间转换器，包括一输入信号、一数字控制字和一输出信号，还包括：
一单转双信号电路，与所述输入信号连接，将所述输入信号转换成两路互补信号；
一放电型恒定斜率DTC，输入端连接一路所述互补信号；
一充电型恒定斜率DTC，输入端连接另一路所述互补信号；
一双转单信号电路，分别与所述放电型恒定斜率DTC和充电型恒定斜率DTC的输出端连接，将输入的两路信号转换为一路信号作为所述输出信号；
所述数字控制字分别连接所述放电型恒定斜率DTC和所述充电型恒定斜率DTC的控制端。
作为优选方案，所述放电型恒定斜率DTC包括：
一第一PMOS管，栅极连接一路所述互补信号，源极作为所述放电型恒定斜率DTC的控制端由所述数字控制字控制；
一第二PMOS管，栅极连接所述第一PMOS管的漏极，源极连接电源输入端，漏极作为所述放电型恒定斜率DTC的输出端连接所述双转单信号电路；
一第一NMOS管，栅极连接一路所述互补信号，漏极连接所述第一PMOS管的漏极，源极接地；
一第一反相器，输入端连接一路所述互补信号；
一第二NMOS管，栅极连接所述第一反相器的输出端，漏极连接所述第二PMOS管的漏极，源极接地；
一放电电容组，具有至少一个放电电容，所述放电电容的一端连接所述第一PMOS管的漏极、所述第二PMOS管的栅极与所述第一NMOS管的漏极之间的公共端，所述放电电容的另一端接地。
作为优选方案，所述放电型恒定斜率DTC还包括：
一第一缓冲器，由所述第一缓冲器连接一路所述互补信号和所述第一PMOS管的栅极、所述第一NMOS管的栅极、所述第一反相器的输入端。
作为优选方案，所述放电电容组包括有两个所述放电电容。
作为优选方案，所述放电型恒定斜率DTC还包括：
一第二反相器，输入端连接所述放电型恒定斜率DTC的输出端；
一重置用NMOS管，栅极连接所述第二反相器的输出端，漏极连接所述第一NMOS管的源极，源极接地，致使所述第一NMOS管的源极由所述重置用NMOS管接地。
作为优选方案，还包括一第一电容模拟数字转换器，所述第一电容模拟数字转换器包括：
一阵列用PMOS管，栅极连接第一工作使能电压端，漏极连接所述电源输入端；
一第一电容阵列，具有若干第一电容，单个所述第一电容的一端分别连接对应的单个所述数字控制字，单个所述第一电容的另一端相连并连接所述阵列用PMOS管的源极，且作为输出端连接所述放电型恒定斜率DTC的控制端，致使所述数字控制字通过所述第一电容阵列连接所述放电型恒定斜率DTC的控制端；
一阵列用第三电容，一端连接所述阵列用PMOS管的源极，另一端接地。
作为优选方案，所述充电型恒定斜率DTC为所述放电型恒定斜率DTC互补架构的电路。
作为优选方案，所述充电型恒定斜率DTC包括：
一第三NMOS管，栅极连接另一路所述互补信号，源极作为所述充电型恒定斜率DTC的控制端由所述数字控制字控制；
一第四NMOS管，栅极连接所述第三NMOS管的漏极，漏极作为所述充电型恒定斜率DTC的输出端连接所述双转单信号电路，源极接地；
一第三PMOS管，栅极连接另一路所述互补信号，漏极连接所述第三NMOS管的漏极，源极连接电源输入端；
一第三反相器，输入端连接另一路所述互补信号；
一第四PMOS管，栅极连接所述第三反相器的输出端，漏极连接所述第四NMOS管的漏极，源极电源输入端；
一充电电容组，具有至少一个充电电容，所述充电电容的一端连接所述第三NMOS管的漏极、所述第四NMOS管的栅极与所述第三PMOS管的漏极之间的公共端，所述充电电容的另一端接地；
作为优选方案，所述充电型恒定斜率DTC还包括：
一第二缓冲器，由所述第二缓冲器连接另一路所述互补信号和所述第三NMOS管的栅极、所述第三PMOS管的栅极、所述第三反相器的输入端。
作为优选方案，所述充电电容组包括有两个所述充电电容。
作为优选方案，所述充电型恒定斜率DTC还包括：
一第四反相器，输入端连接所述充电型恒定斜率DTC的输出端；
一重置用PMOS管，栅极连接所述第四反相器的输出端，漏极连接所述第三PMOS管的源极，源极连接电源输入端，致使所述第三PMOS管的源极通过所述重置用PMOS管连接电源输入端。
作为优选方案，还包括一第二电容模拟数字转换器，所述第二电容模拟数字转换器包括：
一阵列用NMOS管，栅极连接第二工作使能电压端，漏极接地；
一第二电容阵列，具有若干第二电容，单个所述第二电容的一端分别连接对应的单个所述数字控制字，单个所述第二电容的另一端相连并连接所述阵列用NMOS管的源极，且作为输出端连接所述充电型恒定斜率DTC的控制端，致使所述数字控制字通过所述第二电容阵列连接所述充电型恒定斜率DTC的控制端；
一阵列用第四电容，一端连接所述阵列用NMOS管的源极，另一端接地。
作为优选方案，所述双转单信号电路包括：
一第五反相器，输入端作为所述双转单信号电路的一路输入端；
一第六反相器，输入端作为所述双转单信号电路的另一路输入端；
一第七反相器，输入端连接所述第五反相器的输出端，输出端作为所述双转单信号电路的输出端；
一第八反相器，输入端连接所述第六反相器的输出端，输出端连接所述第五反相器的输出端；
一第九反相器，输入端连接所述第五反相器的输出端，输出端连接所述第六反相器的输出端；
一传输门，一端连接所述第六反相器的输出端，另一端连接所述第七反相器的输出端。
作为优选方案，所述单转双信号电路是所述双转单信号电路的反向推衍电路。
本发明的积极进步效果在于：本发明采用充放电数字时间转换器，具有如下优点：
1、放电型恒定斜率DTC和充电型恒定斜率DTC均采用恒定斜率的方式来控制核心充放电过程，通过线性的充放电斜率实现DTC更好的线性度。
2、通过放电型恒定斜率DTC和充电型恒定斜率DTC的互补性架构，不仅消除了瞬时功耗的codedependency，也将噪底降低达到3个dB，同时实现功耗不随控制字变化，实现了总功耗和控制字无关的效果。
3、本发明的充放电时序，每一个周期内都会重置充放电节点的电位，实现了memoryeffect的消除。
附图说明
图1为现有技术中的数字时间转换器的传递函数示意图；
图2为本发明数字时间转换器的一种整体结构示意图；
图3为本发明放电型恒定斜率DTC和充电型恒定斜率DTC的一种具体电路连接示意图；
图4为图3中放电型恒定斜率DTC的各节点的时序图；
图5为图3中各个节点的时序图；
图6为图3中CDAC1模块的一种具体电路连接示意图；
图7为图3中放电型恒定斜率DTC的一种简化图；
图8为本发明双转单信号电路的一种具体电路连接示意图；
图9为实施例1中DTC的一种应用图；
图10为实施例1中本发明和现有技术的噪声对比图。
具体实施方式
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示进一步阐述本发明。
参照图2和图3，本发明提供一种充放电数字时间转换器，包括输入信号VIN、数字控制字DCW、放电型恒定斜率DTC、充电型恒定斜率DTC、单转双信号电路S2D、双转单信号电路D2S和输出信号VOUT。
单转双信号电路S2D与输入信号VIN连接，单转双信号电路S2D将输入信号VIN转换成两路互补信号，两路互补信号分别为VINr和VINf。
放电型恒定斜率DTC的输入端连接一路互补信号VINr，充电型恒定斜率DTC的输入端连接另一路互补信号VINf。
双转单信号电路D2S分别与放电型恒定斜率DTC和充电型恒定斜率DTC的输出端连接，双转单信号电路D2S将输入的两路信号转换为一路信号作为输出信号VOUT。
数字控制字DCW分别连接放电型恒定斜率DTC和充电型恒定斜率DTC的控制端。
本发明中的两种DTC均采用了恒定斜率的方式来控制核心充放电过程，通过线性的充放电斜率实现DTC更好的线性度。本发明通过放电型恒定斜率DTC和充电型恒定斜率DTC的互补性架构，因此局部功耗和控制字呈现弱相关。放电型恒定斜率DTC和充电型恒定斜率DTC的功耗随着数字控制字DCW呈现相反的趋势，充放电数字时间转换器的总功耗几乎维持恒定。同时信号进过两路处理之后再合并得到的输出信号VOUT对于噪声的抑制也有提高。
在一些实施例中，参照图3，放电型恒定斜率DTC包括第一PMOS管Mp1、第二PMOS管Mp2、第一NMOS管Mn1、第二NMOS管Mn2、第一反相器N1和放电电容组，放电电容组具有至少一个放电电容。
第一PMOS管Mp1的栅极连接一路互补信号VINr，第一PMOS管Mp1的源极作为放电型恒定斜率DTC的控制端由数字控制字DCW控制，第一PMOS管Mp1的漏极分别连接第一NMOS管Mn1的漏极、第二PMOS管Mp2的栅极、放电电容的一端。
第二PMOS管Mp2的栅极连接第一PMOS管Mp1的漏极，第二PMOS管Mp2的源极连接电源输入端VDD，第二PMOS管Mp2的漏极作为放电型恒定斜率DTC的输出端连接双转单信号电路D2S，第二PMOS管Mp2的漏极还连接第二NMOS管Mn2的漏极。
第一NMOS管Mn1的栅极连接一路互补信号VINr，第一NMOS管Mn1的漏极连接第一PMOS管Mp1的漏极，第一NMOS管Mn1的源极接地。
第一反相器N1的输入端连接一路互补信号VINr。
第二NMOS管Mn2的栅极连接第一反相器N1的输出端，第二NMOS管Mn2的漏极连接第二PMOS管Mp2的漏极，第二NMOS管Mn2的源极接地。
放电电容的一端连接第一PMOS管Mp1的漏极、第二PMOS管Mp2的栅极与第一NMOS管Mn1的漏极之间的公共端，放电电容的另一端接地。
在一些实施例中，参照图3，放电型恒定斜率DTC还包括第一缓冲器U1，一路互补信号VINr通过第一缓冲器U1连接第一PMOS管Mp1的栅极、第一NMOS管Mn1的栅极、第一反相器N1的输入端。第一缓冲器U1实现了一个固定时延目的。
在一些实施例中，参照图3，放电电容组包括有两个放电电容，分别为放电电容Crv1和放电电容Crc1。该放电电容Crv1可由NMOS管实现，即如图3中所示，将NMOS管的栅极连接第一PMOS管Mp1的漏极、第二PMOS管Mp2的栅极与第一NMOS管Mn1的漏极之间的公共端，将NMOS管的源极和漏极连接并一起接地。
在一些实施例中，参照图3，放电型恒定斜率DTC还包括第二反相器N2和重置用NMOS管Mnsw，第二反相器N2的输入端连接放电型恒定斜率DTC的输出端。重置用NMOS管Mnsw的栅极连接第二反相器N2的输出端，重置用NMOS管Mnsw的漏极连接第一NMOS管Mn1的源极，重置用NMOS管Mnsw的源极接地，致使第一NMOS管Mn1的源极不是直接接地，而是通过重置用NMOS管Mnsw接地。
本发明的输入信号VIN可以是正弦波或者方波，以比较典型的方波为例。参照图3至图5，关键信息存储在方波每一个上升或下降沿的时刻里，本发明对方波的占空比没有特殊要求。输入信号VIN经过单转双信号电路S2D得到互补信号VINr和互补信号VINf。设输入信号VIN的上升沿包含关键信息，在通过单转双信号电路S2D后，互补信号VINr的上升沿和互补信号VINf的下降沿经过固定offset(补偿)得到，因关键信息也在这两个沿上体现。理想的状态是这两个沿更少地受电路本身噪声和环境噪声的干扰，从而让携带有关键信息的上升沿或下降沿有更少的jitter(抖动)。
互补信号VINr的上升沿到来后，通过第一缓冲器U1实现一个固定延时，第一PMOS管Mp1关闭，此时Vramp1节点的初始电压等于VDAC1节点的电压，该电压由CDAC1决定，该初始电压是预设的电压，如图4中所示的Preset DAC Voltage即为初始电压。第一NMOS管Mn1打开，重置用NMOS管Mnsw也打开，整个放电通路形成。Vramp1节点挂载了放电电容Crv1和放电电容Crc1，Vramp1节点开始放电到地，如图4中所示。当放电电压降低到能够打开第二PMOS管Mp2时，Vout1节点从ground(地端)开始充电到电源输入端VDD提供的电压，从而实现关键上升沿从互补信号VINr传递到Vout1节点的目的。
Vout1节点电压拉高后，Vnsw节点变低，关闭重置用NMOS管Mnsw，关闭放电回路，从而保存Vramp1上的残余电荷，防止它们全部放电到地，从而实现节省功耗的目的。
当互补信号VINr低电平到来时，VGn2节点电压拉高，让Vout1节点电压拉低，从而Vnsw节点电压拉高，实现重置用NMOS管Mnsw打开的目的，为下一个周期做准备。
本发明的放电时序，每一个周期内都会重置放电节点的电位，实现了memoryeffect的消除。
在一些实施例中，充电型恒定斜率DTC为放电型恒定斜率DTC互补架构的电路。
对于单个DTC，不管是放电型恒定斜率DTC，还是充电型恒定斜率DTC，功耗随着控制字变化而线性变化。对应不同的充放电时序策略，可能是线性增加，也可能是线性降低。本发明通过放电型恒定斜率DTC和充电型恒定斜率DTC的互补性架构，使得两个电容阵列消耗的电流随着控制字变化呈现相反的趋势，通过两个电容阵列的版图匹配，两种趋势互相抵消，实现了总功耗和控制字无关的效果。
在一些实施例中，参照图3，根据放电型恒定斜率DTC提供的各实施例电路连接结构，本发明的充电型恒定斜率DTC作为放电型恒定斜率DTC互补架构，其包括第三NMOS管Mn3、第四NMOS管Mn4、第三PMOS管Mp3、第四PMOS管Mp4、第三反相器N3和充电电容组，充电电容组具有至少一个充电电容。
第三NMOS管Mn3的栅极连接另一路互补信号VINf，第三NMOS管Mn3的源极作为充电型恒定斜率DTC的控制端由数字控制字DCW控制，第三NMOS管Mn3的漏极分别连接第三PMOS管Mp3的漏极、第四NMOS管Mn4的栅极和充电电容的一端。
第四NMOS管Mn4的栅极连接第三NMOS管Mn3的漏极，第四NMOS管Mn4的漏极作为充电型恒定斜率DTC的输出端连接双转单信号电路D2S，第四NMOS管Mn4的源极接地。
第三PMOS管Mp3的栅极连接另一路互补信号VINf，第三PMOS管Mp3的漏极连接第三NMOS管Mn3的漏极，第三PMOS管Mp3的源极连接电源输入端VDD。
第三反相器N3的输入端连接另一路互补信号VINf。
第四PMOS管Mp4的栅极连接第三反相器N3的输出端，第四PMOS管Mp4的漏极连接第四NMOS管Mn4的漏极，第四PMOS管Mp4的源极电源输入端VDD。
充电电容的一端连接第三NMOS管Mn3的漏极、第四NMOS管Mn4的栅极与第三PMOS管Mp3的漏极之间的公共端，充电电容的另一端接地。
在一些实施例中，参照图3，充电型恒定斜率DTC还包括第二缓冲器U2，另一路互补信号VINf通过第二缓冲器U2连接第三NMOS管Mn3的栅极、第三PMOS管Mp3的栅极、第三反相器N3的输入端。
在一些实施例中，参照图3，充电电容组包括有两个充电电容，分别为充电电容Crv2和充电电容Crc2。该充电电容Crv2可由NMOS管实现，即如图3中所示，将NMOS管的栅极连接第三NMOS管Mn3的漏极、第四NMOS管Mn4的栅极与第三PMOS管Mp3的漏极之间的公共端，将NMOS管的源极和漏极连接并一起接地。
在一些实施例中，参照图3，充电型恒定斜率DTC还包括第四反相器N4和重置用PMOS管Mpsw，第四反相器N4的输入端连接充电型恒定斜率DTC的输出端。重置用PMOS管Mpsw的栅极连接第四反相器N4的输出端，重置用PMOS管Mpsw的漏极连接第三PMOS管Mp3的源极，重置用PMOS管Mpsw的源极连接电源输入端VDD，致使第三PMOS管Mp3的源极不是直接连接电源输入端VDD，而是通过重置用PMOS管Mpsw连接电源输入端VDD。
参照图3至图5，另一路互补信号VINf对应关键信息下降沿，由于充电型恒定斜率DTC与放电型恒定斜率DTC是互补性架构，原理类似，因此在此不在赘述。
参照图5，在本发明充放电数字时间转换器的整体时序图中，互补信号VINr和互补信号VINf相对输入信号VIN具有fixed delay(固定延时)，该固定延时由第一缓冲器U1和第二缓冲器U2实现。充放电数字时间转换器的作用是将Vout1节点和Vout2节点的关键沿进行数字化可控。Tunabledelay(可调延时)的大小随着数字控制字线性变化。最终输出信号VOUT由Vout1节点和Vout2节点输出的信号合并而成。
在一些实施例中，参照图3和图6，数字控制字DCW并不是直接与放电型恒定斜率DTC的控制端进行连接，而是通过第一电容模拟数字转换器CDAC1来驱动，第一电容模拟数字转换器CDAC1中的有效电容值由数字控制字DCW控制。第一电容模拟数字转换器CDAC1包括阵列用PMOS管MP5、第一电容阵列和阵列用第三电容C0。其中，第一电容阵列具有若干第一电容Cu。
阵列用PMOS管MP5的栅极连接第一工作使能电压端ENB，阵列用PMOS管MP5的漏极连接电源输入端VDD。单个第一电容Cu的一端分别连接对应的单个数字控制字DCW，单个第一电容Cu的另一端相连并连接阵列用PMOS管MP5的源极，单个第一电容Cu的另一端相连且作为输出端连接放电型恒定斜率DTC的控制端，致使数字控制字DCW通过第一电容Cu阵列连接放电型恒定斜率DTC的控制端。阵列用第三电容C0的一端连接阵列用PMOS管MP5的源极，阵列用第三电容C0的另一端接地。
参照图6，开关P1相当于图3中的第一PMOS管Mp1，Cr相当于图3中的放电电容组，Vcap节点相当于图3中的VDAC1节点。在充电时，第一工作使能电压端ENB＝0，开关打开。电源输入端VDD给和第一电容阵列充电。如图6中所示，比如控制字D
本发明通过采用如图6中所示的电路布局，第一电容阵列和第二PMOS管Mp2共用电源输入端VDD的目的，消除了第二PMOS管Mp2的supplynoise(电源噪声)影响。
在一些实施例中，将图3和图6中的放电型恒定斜率DTC侧电路进行简化后得到如图7中所示的电路图，其中IN相当于图3中的互补信号VINr或互补信号VINr经第一缓冲器U1固定延时后的信号，p1相当于图3中的第一PMOS管Mp1，n1相当于图3中的第一NMOS管Mn1，p2相当于图3中的第二PMOS管Mp2、n2相当于图3中的第二NMOS管Mn2、OUT相当于图3中的Vout1节点、Cr相当于图3中的放电电容组、A节点相当于图3中的Vramp1节点、s1相当于图6中的阵列用PMOS管MP5，可见，s1和p2共用电源输入端VDD，实现了p2不受电源噪声干扰的目的。在具体实施时，可以在OUT处增加一个缓冲器，以实现在时间域中增加一个固定的offset。
在一些实施例中，充电型恒定斜率DTC为放电型恒定斜率DTC互补架构的电路，因此，相似的，第二电容模拟数字转换器CDAC2包括阵列用NMOS管、第二电容阵列和阵列用第四电容，第二电容阵列具有若干第二电容。
阵列用NMOS管的栅极连接第二工作使能电压端，阵列用NMOS管的漏极接地。单个第二电容的一端分别连接对应的单个数字控制字DCW，单个第二电容的另一端相连并连接阵列用NMOS管的源极，单个第二电容的另一端相连且作为输出端连接充电型恒定斜率DTC的控制端，致使数字控制字DCW通过第二电容阵列连接充电型恒定斜率DTC的控制端。阵列用第四电容的一端连接阵列用NMOS管的源极，阵列用第四电容的另一端接地。
本发明通过第二电容阵列和第四NMOS管Mn4共用接地端VSS，进一步消除了关键节点电源噪声的影响。
在一些实施例中，参照图8，双转单信号电路D2S包括第五反相器N5、第六反相器N6、第七反相器N7、第八反相器N8、第九反相器N9和传输门(transmissiongate)U3。
第五反相器N5的输入端作为双转单信号电路D2S的一路输入端in1，第六反相器N6的输入端作为双转单信号电路D2S的另一路输入端in2。第七反相器N7的输入端连接第五反相器N5的输出端，第七反相器N7的输出端和传输门U3的另一端连接并一起作为双转单信号电路D2S的输出端。第八反相器N8的输入端连接第六反相器N6的输出端，第八反相器N8的输出端连接第七反相器N7的输入端。第九反相器N9的输入端连接第五反相器N5的输出端，第九反相器N9的输出端连接传输门U3的一端。传输门U3的一端连接第六反相器N6的输出端，传输门U3的另一端连接第七反相器N7的输出端。
在一些实施例中，单转双信号电路S2D是双转单信号电路D2S的反向推衍电路，在此不再赘述。
在一些实施例中，参照图9，将本发明的充放电数字时间转换器(本发明DTC)和现有技术中传统放电DTC分别接入图9的电路中，分别检测两者的噪声情况，参照图10，可知本发明的噪底降低了3个dB。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。