具有栅极结构的半导体元件及其制备方法

本申请是2023年6月15日提交的、发明名称为“半导体元件及其制备方法”的、中国发明专利申请第2023107123872号的分案申请，第2023107123872号申请案主张2022年9月8日申请的美国正式申请案第17/940,365号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开关于一种具有一栅极线的半导体元件及其制备方法。特别是有关于一栅极线电性耦接到一存取晶体管的一通道。

背景技术

一存储器阵列包括多个存储器单元，每个存储器单元具有一存储电容器以及一存取晶体管。存取晶体管的漏极可以连接到一位元线且存取晶体管的源极可以连接到存储电容器的一节点。存取晶体管的栅极(亦称为一字元线)可以用作一开关以控制源极与漏极之间的存取晶体管的一通道。

举例来说，通道的制作技术可包括使用微影与蚀刻而界定贯穿多层的一孔洞，然后用合适的材料填充该孔洞。随着存储器单元密度的增加以及临界尺寸的减小，此类通道的深宽比继续增加。

上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一第一位元线，沿一第一方向延伸；以及一第一字元线，沿一第二方向延伸，该第二方向大致垂直该第一方向。该半导体元件亦包括一第一通道。该第一位元线与该第一字元线电性耦接到该第一通道。该半导体元件亦包括一第一栅极线，设置在该第一位元线与该第一字元线之间。该第一栅极线电性耦接到该第一通道且经配置以一旦该第一位元线与该第一字元线经由该第一通道而短路连接在一起时即关闭该第一通道。该第一通道穿过该第一栅极线与该第一字元线。该第一通道终止在该第一字元线处。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一第一位元线，沿一第一方向延伸；以及一第一栅极线，沿一第二方向延伸，该第二方向大致垂直该第一方向。该半导体元件亦包括一第二栅极线，沿该第二方向延伸。该半导体元件亦包括一第一通道以及一第二通道。第一通道设置在该第一栅极线与该第二栅极线之间。该第一栅极线设置在该第一通道与该第二通道之间。该第一通道接触该第二栅极线。该第一栅极线电性耦接到该第一通道且经配置以一旦该第一位元线与该第一栅极线经由该第一通道而短路连接在一起时即关闭该第一通道。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括提供一基底；以及形成一第一栅极堆叠在该基底上。该第一栅极堆叠包括一第一字元线以及一第一栅极线，该第一栅极线设置在该第一字元线上。该制备方法亦包括形成一第一通道在该第一栅极堆叠中；形成一位元线在该第一栅极线上；形成一第二栅极堆叠在该基底上；形成一第二通道在该第二栅极堆叠中；以及经由该位元线而电性连接该第一通道与该第二通道。该第二栅极堆叠包括一第二字元线以及一第二栅极线，该第二栅极线设置在该第二字元线上。

借由使用设置在一字元线与一位元线之间的一栅极线，一旦在该位元线与该字元线之间经由通道而发生短路时，则可以向一个或多个存取晶体管提供一控制电压以关闭一个或多个存取晶体管的通道。

因此，借由该位元线而连接的其他通道的功能不会受到影响。更多的通道可以借由单一个位元线而启动。借由允许在单一个操作期间将更多数据写入该半导体元件/从该半导体元件读取更多数据，其可以提高该半导体元件的有效读取/写入的效能。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附之权利要求所界定的本公开的精神和范围。

附图说明

借由参考详细描述以及权利要求而可以获得对本公开更完整的理解。本公开还应理解为与图式的元件编号相关联，而图式的元件编号在整个描述中代表类似的元件。

图1A是顶视示意图，例示本公开一些实施例的半导体元件。

图1B是剖视示意图，例示本公开一些实施例的半导体元件。

图1C是剖视示意图，例示本公开一些实施例的半导体元件。

图1D是电路示意图，例示本公开一些实施例的半导体元件。

图1E是剖视示意图，例示本公开一些实施例的半导体元件。

图1F是剖视示意图，例示本公开一些实施例的半导体元件。

图1G是剖视示意图，例示本公开一些实施例的半导体元件。

图1H是剖视示意图，例示本公开一些实施例的半导体元件。

图2A是顶视示意图，例示本公开一些实施例的半导体元件。

图2B是剖视示意图，例示本公开一些实施例的半导体元件。

图2C是剖视示意图，例示本公开一些实施例的半导体元件。

图3A是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图3B是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图3C是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图3D是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图4是流程示意图，例示本公开一些实施例的半导体元件的制备方法。

图5A是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图5B是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图5C是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图5D是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图5E是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图5F是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

图5G是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的一或多个阶段。

其中，附图标记说明如下：

1：半导体元件

1a：半导体元件

1a’：半导体元件

1a”：半导体元件

1b：半导体元件

1b’：半导体元件

10：通道

10c1：电性接触点

10c2：电性接触点

10i：介电层

10p：着陆垫

10pc：凹角

11：基底

11d：掺杂区

12：栅极堆叠

12d1：隔离层

12d2：隔离层

12d3：隔离层

12h：开口

13：间隙子结构

14：层间介电层

15：层间介电层

16：层间介电层

16h：开口

16h’：开口

2：半导体元件

2a：半导体元件

2a’：半导体元件

20：通道

20c1：电性接触点

20c2：电性接触点

20p：着陆垫

21：基底

21d：掺杂区

22：栅极堆叠

22d1：隔离层

22d2：隔离层

22d3：隔离层

22h：开口

23：间隙子结构

24：层间介电层

25：层间介电层

25h：开口

40：制备方法

100：通道

101：通道

102：通道

103：通道

104：通道

105：通道

106：通道

107：通道

108：通道

200：通道

201：通道

202：通道

BL：位元线

BL

BL

BL

BL

BL

D1：方向

D2：方向

S41：步骤

S42：步骤

S43：步骤

S44：步骤

S45：步骤

V_ctrl：栅极线

V_ctrl

V_ctrl

V_ctrl

V_ctrl

V_ctrl

WL：字元线

WL

WL

WL

WL

WL

具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

图1A是顶视示意图，例示本公开一些实施例的半导体元件。

在一些实施例中，半导体元件1可以包括一易失性存储器元件或一非易失性存储器元件，例如一动态随机存取存储器(DRAM)、电可抹除可编程只读存储器(EEPROM)、一NAND快闪存储器以及一氧化物半导体RAM(OSRAM)等。

如图1A所示，在一些实施例中，半导体元件1可以包括通道100、101、102、103、104、105、106、107、108(统称为通道10)、位元线BL

位元线BL可以各自包括一部分(例如一纵向部分)，其具有在一方向(或一方位)D1上或沿着方向(或方位)D1而延伸的一带状形状。位元线BL可各自电性耦接到一个或多个通道10。举例来说，BL

字元线WL均可以包括一部分(例如一纵向部分)，其具有在一方向(或方位)D2上或沿方向(或方位)D2延伸的一带状形状，而方向D2大致垂直于方向Dl。字元线WL可各自电性耦接到一个或多个通道10。举例来说，WL

栅极线V_ctrl可各自包括一部分(例如一纵向部分)，其在方向D2上或沿方向D2延伸的一条状形状。栅极线V_ctrl可以各自电性耦接到一个或多个通道10。举例来说，栅极线V_ctrl

字元线WL与栅极线V_ctrl可以重叠。从一顶视图来看，字元线WL可以被栅极线V_ctrl所覆盖或阻挡。

通道10可以排列成一阵列。通道10可沿方向D2对齐。举例来说，通道10可沿方向D2而呈一直线排列。

通道10可以不沿着方向Dl对齐。举例来说，通道10可沿方向D1而交替偏移。举例来说，通道10可以不与位元线BL完全重叠。举例来说，通道10可以偏离位元线BL的中心线。举例来说，每一个通道10可以一交替的方式偏移，使得每一个通道10都可以与其紧邻的两个通道偏移。

举例来说，通道100可以更靠近位元线BL

在一些实施例中，为了使通道临界尺寸微型化，通道的制作技术可以包括双重图案化制程。交替偏移配置可以帮助增加存储器单元密度并增加半导体元件1的速度。在一些实施例中，半导体元件1可以包括一存储器阵列，其具有多个存储器单元。存储器单元可以包括多个数据单元以及多个虚拟单元。

数据单元可以经配置以或用于正常的(或标准的)存储操作。举例来说，数据单元可以存储逻辑低值(例如0)或逻辑高值(例如1)。

虚拟单元可以与数据单元相邻地设置或者设置在存储器阵列的一边界上。在一些实施例中，虚拟单元可以不经配置以或用于正常(或标准的)存储操作。

当从对应的虚拟单元所读取的逻辑值是准确的时，从数据单元读取的逻辑值可以是有效的。另一方面，当从对应的虚拟单元所读取的逻辑值不准确时，从数据单元读取的逻辑值可能无效。因此，虚拟单元可以保护数据单元并增加半导体元件1的可靠度。

在一些实施例中，一数据单元或一虚拟单元可以包括一存储电容器以及一存取晶体管(例如氧化物半导体FET)。存取晶体管可具有一漏极接触点、一源极接触点、一栅极以及一通道。存取晶体管的漏极接触点可以连接到一位元线，并且存取晶体管的源极接触点可以连接到存储电容器的一节点。存取晶体管的栅极(亦称为字元线)可以用作控制存取晶体管的通道的一开关。在一些实施例中，位元线BL与字元线WL可以经配置以对存取晶体管进行定址。

在一些实施例中，位元线BL可以包括虚拟位元线，其经配置以提供多个测试信号给存取晶体管的漏极接触点。

举例来说，位元线BL

在一些实施例中，字元线WL可以包括虚拟字元线，其经配置以借由开启存取晶体管或打开通道来启动测试。

举例来说，字元线WL

图1B是剖视示意图，例示本公开一些实施例的半导体元件1a。在一些实施例中，图1B的半导体元件1a可以是图1A中沿剖线AA’的剖视示意图。

半导体元件1a可以包括通道100、102与104、位元线BL

应当理解，为了简明与清楚起见，半导体元件1a的一些元件并没有显示在图1B中。更详细的结构显示在图1G中并且将参考图1G进行描述。

通道100可以是柱状的、管状的或圆柱状的。在一些实施例中，通道100可以大致垂直于一基底的一主表面(例如图1G中的一基底11)。在一些实施例中，通道100的一端可以电性连接到位元线BL

在一些实施例中，通道100可以包括一实心通道，其填充有一材料以连接位元线BL

在一些实施例中，电性接触点10c1可以设置在通道100下方。在一些实施例中，电性接触点10c1可以包括氧化铟锡(ITO)、掺杂铟的氧化锌(IZO)、掺杂铟的氧化镉(ICdO或CdO：In)、掺杂铝的氧化锌(AZO)、掺杂镓的氧化锌(GZO)、钨/氮化钛(W/TiN)或其他。

在一些实施例中，电性接触点10c1可以包括一源极接触点。在一些实施例中，电性接触点10c1可以经配置以电性耦接到一参考电位接地(GND)。在一些实施例中，电性接触点10c1可以经配置以电性耦接到存储电容器的一节点(图未示)。

在一些实施例中，介电层10i可以围绕或覆盖通道100。在一些实施例中，介电层10i可以包括一介电材料，例如氧化硅(SiO

在一些实施例中，电性接触点10c2可以设置在通道100上或上方。在一些实施例中，电性接触点10c2可包括此处针对电性接触点10c1所列的一材料。

在一些实施例中，电性接触点10c2可以包括一漏极接触点。在一些实施例中，电性接触点10c2可以经配置以经过着陆垫10p而电性耦接到位元线BL

在一些实施例中，着陆垫10p可以设置在电性接触点10c2上或上方。在一些实施例中，着陆垫10p可以包括钨(W)、多晶硅(poly-Si)或其组合。在一些实施例中，着陆垫10p可以经配置以电性耦接到位元线BL

通道102与104可以经配置成类似于通道100。因此，一些详细的描述可以参考上面的相对应段落，为了简洁起见，下文不再重复。

在一些实施例中，位元线BL

在一些实施例中，从图1B的剖面来看，位元线BL

举例来说，如图1A所示，位元线BL

在一些实施例中，每个字元线WL可以包括一纵向部分，其大致平行于一基底(例如图1G中的基底11)的一主表面而延伸。

在一些实施例中，字元线WL可各自包括一单层金属、金属复合物或多个导电材料层。在一些实施例中，字元线WL可各自包括钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钽(Ta)、氮化钽(TaN)、氮化钽硅(TaSiN)、钨(W)、氮化钨(WN)、硅化钨(WSi)、氮化钨硅(WSiN)、多晶硅(poly-Si)、铜(Cu)、铝(Al)、钴(Co)、硅化钴(CoSi)、其合金或其组合。

在一些实施例中，栅极线V_ctrl各自均可以包括一纵向部分，其大致平行于一基底(例如图1G中的基底11)的一主表面而延伸。在一些实施例中，栅极线V_ctrl可各自包括一单层金属、金属复合物或多层导电材料层。在一些实施例中，栅极线V_ctrl可各自包括如针对字元线WL所列的一材料。

在一些实施例中，栅极线V_ctrl与字元线WL可以大致垂直于一基底(例如图1G中的基底11)的一主表面而至少部分地重叠。举例来说，通道100、102和104可以各自穿过或贯穿其中一个栅极线V_ctrl以及其中一个字元线WL。

在一些实施例中，栅极线V_ctrl

在一些实施例中，栅极线V_ctrl与字元线WL可以设置在相对于一基底(例如图1G中的基底11)的一主表面的不同高度处。举例来说，栅极线V_ctrl可以比字元线WL更靠近位元线BL

在一些实施例中，举例来说，存取晶体管的通道(例如通道100、102、104)的制作技术可以包括借由微影与刻蚀而经多层以界定一孔洞或一开口，然后用合适的材料填充孔洞。

为了用一单条字元线启动更多的存取晶体管，存储器单元密度增加并且临界尺寸缩减。因此，此类通道的深宽比不断增加。举例来说，存取晶体管的每一个通道(例如通道100、102与104)的深宽比可以超过13，例如14、15、16、17或更多。

在图1B中，通道100穿过或贯穿一栅极堆叠(包括栅极线V_ctrl

然而，在一些其他实施例中，并非所有通道都穿过或贯穿其中一个栅极线V_ctrl以及其中一个字元线WL以接触基底或存储电容器的一节点。如图1C所示，一些通道可以在高于基底或存储电容器的一节点的一高度处停止或终止。

图1C是剖视示意图，例示本公开一些实施例的半导体元件1a’。在一些实施例中，图1C的半导体元件1a’可为图1A中沿剖线AA’的剖视示意图。

图1C的半导体元件1a’类似于图1B的半导体元件1a，除了如下差异之外。

通道100可以在字元线WL

通道100可以比通道102与104更浅。通道102与104的深宽比可以各自超过13，例如14、15、16、17或更多。通道100的深宽比可小于13，例如12、11、10、9或甚至更小。

在一些实施例中，一旦位元线BL

举例来说，栅极线V_ctrl

在一些实施例中，字元线WL

在没有栅极线V_ctr

根据本公开的一些实施例，借由使用设置在字元线WL与位元线BL之间的栅极线V_ctrl，一旦位元线与字元线之间发生短路，则一控制电压可提供给一个或多个存取晶体管提供以关闭其通道。

因此，被位元线所连接的其他通道的功能不会受到影响。更多的通道可以由一单个位元线所启动。借由允许在一单个操作期间将更多数据写入半导体元件/从半导体元件读取更多数据，可以提高半导体元件的有效读/写效能。

请往回参考图1A，在虚拟单元的一测试过程中，一旦位元线BL

图1D是电路示意图，例示本公开一些实施例的半导体元件。在一些实施例中，半导体元件1a可具有图1D的电路示意图。

两个存取晶体管可以连接在基底(或存储电容器的一节点)与位元线BL

应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，则可以直接连接或耦接到另一个元件，或者可以存在中间元件。反之，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，则不存在中间元件。

图1E是剖视示意图，例示本公开一些实施例的半导体元件1b。在一些实施例中，图1E的半导体元件1b可为图1A中沿剖线BB’的剖视示意图。

图1E的半导体元件1b类似于图1B的半导体元件1a，除了如下差异之外。

着陆垫10p可以界定有一凹角10pc。在一些实施例中，凹角10pc可以是大约90°。在一些实施例中，凹角10pc可以大于90°。在一些实施例中，着陆垫10p的一表面与位元线BL

着陆垫10p的一部分可以从着陆垫10p与位元线BL

在一些实施例中，通道100可以不与位元线BL

图1F是剖视示意图，例示本公开一些实施例的半导体元件1b’。在一些实施例中，图1F的半导体元件1b’可为图1A中沿剖线BB’的剖视示意图。

图1F的半导体元1b’类似于图1E的半导体元件1b，除了如下差异之外。

通道100可以在字元线WL

图1G是剖视示意图，例示本公开一些实施例的半导体元件1a”。在一些实施例中，图1G的半导体元件1a”可为图1A中沿剖线AA’的剖视示意图。

图1G的半导体元件1a”类似于图1B的半导体元件1a，除了如下差异之外。

半导体器件1a”可以包括通道100、102与104、位元线BL

基底11可以包括一半导体基底。在一些实施例中，举例来说，基底11可以包括硅(Si)、单晶硅、多晶硅、非晶硅、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、镓(Ga)、砷化镓(GaAs)、铟(In)、砷化铟(InAs)、磷化铟(InP)或其他IV-IV族、III-V族或II-VI族半导体材料。在一些其他实施例中，基底11可以包括一层状半导体，例如硅/硅锗、绝缘体上覆硅或绝缘体上覆硅锗。

在一些实施例中，基底11可以包括一掺杂区11d。掺杂区11d可以接触电性接触点10c1。掺杂区11d可以电性耦接到通道100。

在一些实施例中，掺杂区11d可以掺杂有一N型掺杂物，例如磷(P)、砷(As)、锑(Sb)或其组合。在一些其他实施例中，掺杂区11d可以掺杂有一P型掺杂物，例如硼(B)或铟(In)。在一些实施例中，基底11可以是或包括未植入区。在一些实施例中，掺杂区11d可以具有比基底11更高的一掺杂浓度。

在一些实施例中，掺杂区11d可以包括大致恒定的一掺杂浓度。在一些实施例中，掺杂区11d可以包括一阶梯、梯度或其他掺杂分布。举例来说，掺杂区11d可以包括逐渐变化的一掺杂浓度。

在一些实施例中，掺杂区11d可以被称为源极/漏极区。在一些实施例中，掺杂区11d可以包括一位元线接触区并且可以与位元线BL

栅极堆叠12可以包括隔离层12dl、12d2、12d3、栅极线V_ctrl

隔离层12dl可以设置在掺杂区11d上。隔离层12d1可以设置在掺杂区11d与字元线WL

隔离层12dl可以包括一氧化物层。在一些实施例中，举例来说，隔离层12d1可以包括氧化硅(SiO

隔离层12d2可以设置在字元线WL

隔离层12d2的材料可以相同或不同于隔离层12dl的材料。

隔离层12d3可以设置在栅极线V_ctrl

隔离层12d3可以包括一罩盖层。在一些实施例中，隔离层12d3可以包括氧化硅(SiO

其他栅极堆叠可以类似于栅极堆叠12。因此，一些详细的描述可以参考此处的相对应段落，为简洁起见，在此不再重复。

间隙子结构13可以设置在栅极堆叠12的侧边或侧面。间隙子结构13可以沿着栅极堆叠12延伸。间隙子结构13可以包括氮化硅(Si

层间介电层14可以共形地设置在间隙子结构13与栅极堆叠12上。层间介电层15可以填充该等栅极堆叠之间的间隙。层间介电层16可以设置在层间介电层15上，以界定用于形成通道的开口的位置。层间介电层14、15与16可以各自包括氮化硅(Si

图1H是剖视示意图，例示本公开一些实施例的半导体元件。在一些实施例中，图1H的半导体元件可以是图1A中沿剖线AA’的剖视示意图。

图1H的半导体元件类似于图1G的半导体元件1a”，除了可以省略间隙子结构13与层间介电层14之外。栅极堆叠12可以被层间介电层15或其他隔离材料所围绕。在一些实施例中，由于省略了间隔子结构13与层间介电层14，因此可以进一步缩减图1H的半导体元件的通道的临界尺寸。

图2A是顶视示意图，例示本公开一些实施例的半导体元件2。图2A的半导体元件2类似于图1A的半导体元件1，除了如下差异之外。

半导体元件2可以包括通道，例如通道200、201、202(统称为通道20)。

通道20可以不与字元线WL重叠。通道20可以与字元线WL间隔开。举例来说，通道201可设置在字元线WL

类似地，通道20可以不与栅极线V_ctrl重叠。通道20可以与栅极线V_ctrl间隔开。举例来说，通道201可以设置在栅极线V_ctrl

图2B是剖视示意图，例示本公开一些实施例的半导体元件2a。在一些实施例中，图2B的半导体元件2a可以是图2A中沿剖线AA’的剖视示意图。

图2B的半导体元件2a类似于图1G的半导体元件1a”，除了如下差异之外。

半导体元件2a可以包括通道200、201与202、位元线BL

基底21可以类似于基底11。在一些实施例中，基底21可以包括一掺杂区21d。掺杂区21d可以设置在两个栅极堆叠之间。

栅极堆叠22可以包括隔离层22dl、22d2、22d3、栅极线V_ctrl

间隙子结构23可以类似于间隙子结构13。层间介电层24可类似于层间介电层14。层间介电层25可以类似于层间介电层15。

通道200可以经由电性接触点20c1而电性耦接到掺杂区21d。通道200可以经由电性接触点20c2与着陆垫20p而电性耦接到位元线BL

通道200可以不穿过栅极堆叠22。通道201可以不穿过栅极堆叠22。通道200可以与栅极堆叠22间隔开。类似地，通道201可以与栅极堆叠22间隔开。

字元线WL

通道200、201与202可以各自朝向基底21而逐渐变细。

举例来说，通道201的上部可以比通道201的下部更宽。通道201的下部可以被层间介电层24所围绕或覆盖。通道201的上部可以延伸到层间介电层25、层间介电层24、间隙子结构23以及隔离层22d3中。

通道201的上部可以接触隔离层22d3。通道201的上部可以被隔离层22d3所围绕。

在一些实施例中，为了形成足够深的通道以接触基底或存储电容器的一节点，此通道的深宽比可以超过13，例如14、15、16、17或更多。

间隙子结构23与层间电介电层24可以经配置以将通道与字元线隔离或分离。

然而，在其他一些实施例中，可能会出现临界尺寸的偏差，并导致位元线与字元线之间的短路问题，如图2C所示。

图2C是剖视示意图，例示本公开一些实施例的半导体元件2a’。在一些实施例中，图2C的半导体元件2a’可以是图2A中沿剖线AA’的剖视示意图。

图2C的半导体元件2a’类似于图2B的半导体元件2a，除了如下差异之外。

通道201可以延伸到层间介电层24、间隙子结构23以及栅极线V_ctrl

在一些实施例中，栅极线V_ctrl

在一些实施例中，通道201可以接触栅极线V_ctrl

在一些实施例中，栅极线V_ctrl

图3A、图3B、图3C以及图3D是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的各个阶段。为了更好地理解本公开的各方面，已经简化这些至少一些图式。在一些实施例中，图1H中的半导体元件可以借由这里关于图3A、图3B、图3C以及图3D描述的操作来制造。

请参考图3A，可以提供基底11。可以借由植入或其他掺杂技术来执行一杂质的一掺杂制程。因此，掺杂区11d可以形成在基底11中。

一栅极堆叠12可以形成在基底11。在一些实施例中，隔离层12d1的制作技术可以包括一热氧化操作、一物理气相沉积(PVD)、一化学气相沉积(CVD)制程或一ALD制程。字元线WL

多个开口12h的制作技术可以包括微影与蚀刻。首先，一遮罩可以形成在栅极堆叠上方并进行图案化以形成暴露栅极堆叠的多个开口。遮罩可以包括任何合适的材料，例如一层或多层光阻及/或硬遮罩材料。然后，可以蚀刻栅极堆叠(例如使用反应性离子蚀刻(RIE))以在栅极堆叠中形成该等开口12h。

请参考图3B，层间介电层15可以借由例如ALD、CVD、PVD、RPCVD、PECVD、涂布等而形成在该等开口12h中。此外，可以另外执行例如化学机械研磨(CMP)的一平坦化制程。

层间介电层16可以借由例如ALD、CVD、PVD、RPCVD、PECVD、涂布等而形成在层间介电层15上。可图案化层间介电层16而形成多个开口16h以界定在后续操作中形成的通道的位置。

请参考图3C，可以经过层间介电层16而蚀刻栅极堆叠12以形成对应于该等开口16h的位置的多个开口16h’。

请参考图3D，电性接触点10c1可以设置在该等开口16h中。通道100可以借由使用气相外延生长而从垂直取向通道的底部向上到垂直取向通道的顶部生长单晶硅而形成在该等开口16h中。在一些实施例中，通道100的制作技术可以包括再结晶一最初沉积的非晶半导体材料。

在一些实施例中，在形成通道100之后，位元线BL

图4是流程示意图，例示本公开一些实施例的半导体元件的制备方法40。

在一些实施例中，制备方法40可以包括一步骤S41，提供一基底。举例来说，如图3A所示，可提供基底11。

在一些实施例中，制备方法40可以包括一步骤S42，形成具有一栅极线以及一字元线的一栅极堆叠在该基底上。举例来说，如图3A所示，栅极堆叠12可形成在基底上。

在一些实施例中，制备方法40可以包括一步骤S43，形成一通道在该栅极堆叠中。举例来说，如图3D所示，通道100可形成在栅极堆叠12中。

在一些实施例中，制备方法40可以包括一步骤S44，形成一位元线在该栅极线上。举例来说，如图3D所示，位元线BL可形成在栅极线V_ctrl

在一些实施例中，制备方法40可以包括一步骤S45，一旦该位元线与该字元线经由该通道而短路连接在一起就关闭该通道。举例来说，如图1C所示，通道100可以在字元线WL

图5A、图5B、图5C、图5D、图5E、图5F及图5G是剖视示意图，例示本公开一些实施例的半导体元件的制备方法的各个阶段。为了更好地理解本公开的各方面，已经简化这些至少一些图式。在一些实施例中，图2B中的半导体元件2a可以借由以下关于图5A、图5B、图5C、图5D、图5E、图5F及图5G所描述的操作来制造。

请参考图5A，可以提供基底21。可以借由植入或其他掺杂技术来执行一杂质的一掺杂制程。因此，掺杂区21d可以形成在基底21中。

一栅极堆叠22可以形成在基底21上。多个开口22h的制作技术可以包括微影以及蚀刻。多个栅极堆叠可以借由该等开口22h而分隔开。

请参考图5B，一牺牲间隙子层可以使用例如CVD的一合适制程而形成在基底21上方。可以执行一非等向性蚀刻制程以移除牺牲间隙子层的一部分，以形成间隙子结构23在栅极堆叠的侧壁上。

请参考图5C，层间介电层24可以借由例如ALD、CVD、PVD、RPCVD、PECVD、涂布等形成在图5B的结构的上表面上。

请参考图5D，层间介电层25可以借由例如ALD、CVD、PVD、RPCVD、PECVD、涂布等而形成在开口22h中。

请参考图5E，可以蚀刻层间电介质层25以形成多个开口25h。

请参考图5F，电性接触点20c1可以设置在该等开口25h中。

请参考图5G，通道200可以借由类似于图3D中的操作而形成在该等开口25h中。在一些实施例中，在形成通道200之后，位元线BL

本公开的一实施例提供一种半导体元件。该半导体元件包括一第一位元线，沿一第一方向延伸；以及一第一字元线，沿一第二方向延伸，该第二方向大致垂直该第一方向。该半导体元件亦包括一第一通道。该第一位元线与该第一字元线电性耦接到该第一通道。该半导体元件亦包括一第一栅极线，设置在该第一位元线与该第一字元线之间。该第一栅极线电性耦接到该第一通道且经配置以一旦该第一位元线与该第一字元线经由该第一通道而短路连接在一起时即关闭该第一通道。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一第一位元线，沿一第一方向延伸；以及一第一栅极线，沿一第二方向延伸，该第二方向大致垂直该第一方向。该半导体元件亦包括一第二栅极线，沿该第二方向延伸。该半导体元件亦包括一第一通道以及一第二通道。第一通道设置在该第一栅极线与该第二栅极线之间。该第一栅极线设置在该第一通道与该第二通道之间。该第一通道接触该第二栅极线。该第一栅极线电性耦接到该第一通道且经配置以一旦该第一位元线与该第一栅极线经由该第一通道而短路连接在一起时即关闭该第一通道。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括提供一基底；以及形成一第一栅极堆叠在该基底上。该第一栅极堆叠包括一第一字元线以及一第一栅极线，该第一栅极线设置在该第一字元线上。该制备方法亦包括形成一第一通道在该第一栅极堆叠中；形成一位元线在该第一栅极线上；形成一第二栅极堆叠在该基底上；形成一第二通道在该第二栅极堆叠中；以及经由该位元线而电性连接该第一通道与该第二通道。该第二栅极堆叠包括一第二字元线以及一第二栅极线，该第二栅极线设置在该第二字元线上。

借由使用设置在一字元线与一位元线之间的一栅极线，一旦在该位元线与该字元线之间经由通道而发生短路时，则可以向一个或多个存取晶体管提供一控制电压以关闭一个或多个存取晶体管的通道。

因此，该位元线所连接的其他通道的功能不会受到影响。更多的通道可以由一单个位元线所启动。借由允许在一单个操作期间更多数据写入半导体元件/从半导体元件读取更多数据，可以提高半导体元件的有效读/写效能。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。