半导体器件

技术领域

本公开涉及半导体器件制造领域，更具体地，涉及一种半导体器件。

背景技术

常用的功率半导体器件主要包括：平面栅型垂直双扩散金属氧化物半导体场效应晶体管(vertical double-diffused metal oxide semiconductor field effecttransistor，VDMOS)器件、槽栅型VDMOS器件、分裂栅型VDMOS器件以及超结MOS器件。

平面栅型VDMOS存在结型场效应晶体管(Junction Field-Effect Transistor，JFET)区域，拥有JFET颈区电阻，会使沟道电阻所占比例明显增大。槽栅型VDMOS虽然可以消除平面栅型VDMOS中存在的JFET区域，增大器件的沟道密度，降低器件的比导通电阻，但槽栅型VDMOS具有很大的栅漏交叠电容，影响了器件的电学性能。因此，为了降低槽栅型VDMOS的栅漏电容、改善其电学性能，分裂栅型VDMOS结构被提出。超结MOS器件虽然具有导通速度快和开关损耗低的优点，但超结MOS器件具有较大的栅沟道导通电阻。

因此，希望对MOS器件进行改进，从而能够降低MOS器件的电容与栅沟道导通电阻，还能提高MOS器件的导通速度并降低开关损耗。

发明内容

有鉴于此，本公开提供了一种半导体器件，在保证器件具有低电容和低栅沟道导通电阻的同时，还能提高导通速度并降低开关损耗。

本公开提供的半导体器件包括半导体层，具有相对的第一表面与第二表面，半导体层包括第一掺杂区、第一阱区、第二阱区、第一源区以及第一漏区，第一阱区与第二阱区分别位于第一掺杂区的相对两侧，第一源区位于第一阱区中并暴露于第一表面，第一漏区位于第二阱区中并暴露于第二表面；以及

呈柱状的栅极结构，沿第一表面至第二表面的方向依次贯穿第一阱区、第一掺杂区以及第二阱区，栅极结构分别与第一源区、第一漏区邻接，

其中，第一阱区和第二阱区的掺杂类型为第一掺杂类型，第一掺杂区、第一源区以及第一漏区的掺杂类型为第二掺杂类型，第一掺杂类型与第二掺杂类型相反。

可选地，栅极结构包括栅极导体与栅介质层，栅介质层位于栅极导体与半导体层之间，

其中，沿第一表面至第二表面的方向，栅极导体的截面形状呈I型或者T型。

可选地，第一源区包括：

第一源极轻掺杂区，位于第一阱区中并暴露于第一表面，部分与栅极结构的相邻处被栅极结构覆盖；以及

第一源极重掺杂区，位于第一源极轻掺杂区中并暴露于第一表面，与栅极结构分隔，

其中，第一源极轻掺杂区的掺杂浓度小于第一源极重掺杂区的掺杂浓度。

可选地，第一漏区包括：

第一漏极轻掺杂区，位于第二阱区中并暴露于第二表面，部分与栅极结构的相邻处被栅极结构覆盖；以及

第一漏极重掺杂区，位于第一漏极轻掺杂区中并暴露于第二表面，与栅极结构分隔，

其中，第一漏极轻掺杂区的掺杂浓度小于第一漏极重掺杂区的掺杂浓度。

可选地，半导体层还包括：

第二掺杂区，位于第一阱区中并暴露于第一表面，与第一源区远离栅极结构的一侧相连；以及

第三掺杂区，位于第二阱区中并暴露于第二表面，与第一漏区远离栅极结构的一侧相连，

其中，第二掺杂区与第三掺杂区的掺杂类型为第一掺杂类型。

可选地，半导体层还包括：

第二源区，位于第一阱区中并暴露于第一表面，与栅极结构相邻；以及

第二漏区，位于第二阱区中并暴露于第二表面，与栅极结构相邻，

其中，栅极结构位于第一源区与第二源区之间，

沿第一表面至第二表面的方向，第一源区与第一漏区的位置相对，第二源区与第二漏区的位置相对，

第二源区与第二漏区为第二掺杂类型。

可选地，第二源区包括：

第二源极轻掺杂区，位于第一阱区中并暴露于第一表面，部分与栅极结构的相邻处被栅极结构覆盖；以及

第二源极重掺杂区，位于第二源极轻掺杂区中并暴露于第一表面，与栅极结构分隔，

其中，第二源极轻掺杂区的掺杂浓度小于第二源极重掺杂区的掺杂浓度。

可选地，第二漏区包括：

第二漏极轻掺杂区，位于第二阱区中并暴露于第二表面，部分与栅极结构的相邻处被栅极结构覆盖；以及

第二漏极重掺杂区，位于第二漏极轻掺杂区中并暴露于第二表面，与栅极结构分隔，

其中，第二漏极轻掺杂区的掺杂浓度小于第二漏极重掺杂区的掺杂浓度。

可选地，半导体层还包括：

第四掺杂区，位于第一阱区中并暴露于第一表面，与第二源区远离栅极结构的一侧相连；以及

第五掺杂区，位于第二阱区中并暴露于第二表面，与第二漏区远离栅极结构的一侧相连，

其中，第四掺杂区与第五掺杂区的掺杂类型为第一掺杂类型。

可选地，第一阱区包括相邻的第一子阱区与第二子阱区，第一源区位于第一子阱区中，第二源区位于第二子阱区中，

第二阱区包括相邻的第三子阱区与第四子阱区，第一漏区位于第三子阱区中，第二漏区位于第四子阱区中，

第一子阱区、第二子阱区、第三子阱区以及第四子阱区分别与栅极结构相连。

可选地，沿第一表面至第二表面的方向，第一掺杂区的厚度均大于第一子阱区、第二子阱区、第三子阱区以及第四子阱区的厚度。

根据本公开实施例提供的半导体器件，利用第一掺杂区将第一阱区与第二阱区分隔，从而将第一源区与第一漏区之间的栅沟道分隔，降低了栅沟道的长度，因此降低了器件中的栅漏电容、栅源电容以及栅沟道的导通电阻。

将栅极结构设置成贯穿半导体层的柱体结构，且该柱体结构的截面呈I型，在柱体结构两端设置栅电极时，可以增大栅电极与栅极结构的接触面积，降低接触电阻。与此同时，截面呈I型的柱状栅极结构两端宽、中间窄，在制作时通过一次成型增加了栅极结构与半导体层之间的机械强度。

在源区、漏区中设置与栅极结构相接触的轻掺杂区，可以降低源区、漏区中重掺杂区与栅沟道的浓度梯度，从而降低了比导通电阻，进而提升了导通速度，降低了开关损耗。

通过栅极结构分隔第一源区与第二源区，并将第一漏区对应于第一源区、第二漏区对应与第二源区以形成两个MOS，通过控制第一源、漏电极和第二源、漏电极的电压使得一个栅极结构驱动一个或者两个MOS，增加了器件的结构与导通路径，更进一步的，两个MOS的掺杂浓度不同，使得同一个栅极结构能够对应控制两个不同MOS的导通与关断，或者两个MOS的掺杂浓度相同，使得同一个栅极结构能够对应控制两个相同MOS的导通与关断。

由于第一掺杂区的厚度分别大于第一子阱区、第二子阱区、第三子阱区以及第四子阱区的厚度，在半导体层厚度相同(厚度保持不变)的情况下，第一掺杂区的厚度越大，形成在第一子阱区、第二子阱区、第三子阱区以及第四子阱区中的栅沟道长度越小，进一步降低了栅沟道电阻。

在源、漏区远离栅极结构的一侧均设置了相邻的反型掺杂区，该掺杂区与相应的源、漏区电极相连，可用于电荷的转移。

因此，本公开实施例提供的半导体器件在保证器件具有低电容和低栅沟道导通电阻的同时，还能提高导通速度并降低开关损耗，与此同时，还可以实现选择一栅极结构对应控制一MOS或者两MOS的模式，增加了器件控制的灵活度。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。

图1示出了本公开实施例中半导体器件的立体结构示意图。

图2示出了沿图1中AA线所截的剖面立体结构示意图。

图3示出了沿图1中AA线所截的截面图。

图4至图13示出了本公开实施例制造半导体器件的方法在一些阶段的截面图。

图14与图15示出了本公开实施例制造半导体器件的栅通孔时使用的掩模层示意图。

具体实施方式

以下将参照附图更详细地描述本公开。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

图1示出了本公开实施例中半导体器件的立体结构示意图，图2示出了沿图1中AA线所截的剖面立体结构示意图，图3示出了沿图1中AA线所截的截面图。

如图1至图3所示，本公开实施例中半导体器件包括半导体层105与栅极结构130。其中，半导体层105具有相对的第一表面101a与第二表面101b。半导体层105具体包括第一掺杂区120、第一阱区110a、第二阱区110b、第一源区140以及第一漏区150。第一阱区110a与第二阱区110b分别位于第一掺杂区120的相对两侧。第一源区140位于第一阱区110a中并暴露于第一表面101a。第一漏区150位于第二阱区110b中并暴露于第二表面101b。栅极结构130呈柱状，沿第一表面101a至第二表面101b的方向依次贯穿第一阱区110a、第一掺杂区120以及第二阱区110b，其中，栅极结构130分别与第一源区140、第一漏区150相邻接。

在半导体层105中，第一阱区110a、第二阱区110b的掺杂类型为第一掺杂类型，第一掺杂区120、第一源区140以及第一漏区150的掺杂类型为第二掺杂类型。第一掺杂类型与第二掺杂类型相反，其中，第一掺杂类型选自P型掺杂与N型掺杂中的一种，第二掺杂类型选自P型掺杂与N型掺杂中的另一种。在一些具体的实施例中，由于SiC材料有着优异的电学性能，如较大的禁带宽度、较高的热导率、较高的电子饱和漂移速度以及较高的临界击穿电场，使其在高温、高频、大功率、抗辐射应用场合下成为十分理想的半导体材料，因此半导体层105可选择基于SiC衬底形成。然而，本公开实施例并不限于此，本领域技术人员可以根据需要选择其他衬底材料。

在一些优选的实施例中，第一源区140包括第一源极轻掺杂区141与第一源极重掺杂区142。第一源极轻掺杂区141位于第一阱区110a中并暴露于第一表面101a，第一源极轻掺杂区141中部分与栅极结构130的相邻处被栅极结构130所覆盖。第一源极重掺杂区142位于第一源极轻掺杂区141中并暴露于第一表面101a，第一源极重掺杂区142与栅极结构130分隔。其中，第一源极轻掺杂区141的掺杂浓度小于第一源极重掺杂区142的掺杂浓度。

在一些优选的实施例中，第一漏区150包括第一漏极轻掺杂区151与第一漏极重掺杂区152。第一漏极轻掺杂区151位于第二阱区110b中并暴露于第二表面101b，第一漏极轻掺杂区151中部分与栅极结构130的相邻处被栅极结构130覆盖。第一漏极重掺杂区152位于第一漏极轻掺杂区151中并暴露于第二表面101b，第一漏极重掺杂区152与栅极结构130分隔。其中，第一漏极轻掺杂区151的掺杂浓度小于第一漏极重掺杂区152的掺杂浓度。

在本实施例中，栅极结构130包括栅介质层131与栅极导体132，栅介质层131位于栅极导体132与半导体层105之间。在一些具体的实施例中，沿第一表面101a至第二表面101b的方向，栅极导体132的截面形状呈I型，即栅极导体132由贯穿半导体层105的纵向结构与分别位于第一表面101a和第二表面101b的两个横向结构组成，其中，两个横向结构的形状、大小、尺寸可以相同或者不同，需要根据具体需要设置。本实施例中，通过将栅极导体132设置成截面呈T型结构，即柱状栅极导体132两端宽、中间窄，在制作时可一次成型，增加了栅极结构130与半导体层105之间的机械强度。在其他实施例中，沿第一表面101a至第二表面101b的方向，栅极导体132的截面形状呈T型。栅介质层131与栅极导体132的表面共形。在一些具体的实施例中，栅介质层131的材料为单质或者化合物高K绝缘材料，尤其是采用高K绝缘材料，可以提高器件的开关速度和耐压性能。栅极导体132的材料具体可以为多晶硅。然而，本公开实施例并不限于此，本领域技术人员可以根据需要对栅极结构的材料与形状进行其他设置。

在本实施例中，半导体器件还包括：第一源电极191、第一漏电极192以及栅电极195。第一源电极191位于第一表面101a，并与第一源区140相连。更具体地，第一源电极191覆盖第一源极重掺杂区142，而暴露于第一表面101a的第一源极轻掺杂区141并未被第一源电极191完全覆盖。类似的，第一漏电极192位于第二表面101b，并与第一漏区150相连。更具体地，第一漏电极192覆盖第一漏极重掺杂区152，而暴露于第二表面101b的第一漏极轻掺杂区151并未被第一漏电极192完全覆盖。栅电极195位于栅极结构130的两个端面，并与栅极导体132相连。特别地，若栅极导体132截面呈T型，相较于其它结构来说，栅电极198与栅极结构130之间的接触面积更大，接触电阻更低。

在一些优选的实施例中，半导体层105还包括第二掺杂区182与第三掺杂区183。第二掺杂区182位于第一阱区110a中并暴露于第一表面101a，第二掺杂区182与第一源区140远离栅极结构130的一侧相连。更具体的，第二掺杂区182与第一源极重掺杂区142相连，第一源电极191还延伸覆盖至第二掺杂区182。第三掺杂区183位于第二阱区110b中并暴露于第二表面101b，第三掺杂区183与第一漏区150远离栅极结构130的一侧相连。更具体的，第三掺杂区183与第一漏极重掺杂区152相连，第一漏电极192还延伸覆盖至第三掺杂区183。其中，第二掺杂区182与第三掺杂区183的掺杂类型为第一掺杂类型。

在本实施例中，半导体层105还包括第二源区160与第二漏区170。第二源区160位于第一阱区110a中并暴露于第一表面101a。第二漏区170位于第二阱区110b中并暴露于第二表面101b。其中，第二源区160与第二漏区170为第二掺杂类型。栅极结构130还分别与第二源区160、第二漏区170相邻接，并且栅极结构130位于第一源区140与第二源区150之间；或者说，第一源区140与第二源区160分别位于栅极结构130的两侧；与第一漏区150与第二漏区170分别位于栅极结构130的两侧。沿第一表面101a至第二表面101b的方向，第一源区140与第一漏区150的位置相对，第二源区160与第二漏区170的位置相对。

在一些优选的实施例中，第二源区160包括第二源极轻掺杂区161与第二源极重掺杂区162。第二源极轻掺杂区161位于第一阱区110a中并暴露于第一表面101a，第二源极轻掺杂区161中部分与栅极结构130的相邻处被栅极结构130所覆盖。第二源极重掺杂区162位于第二源极轻掺杂区161中并暴露于第一表面101a，第二源极重掺杂区162与栅极结构130分隔。其中，第二源极轻掺杂区161的掺杂浓度小于第二源极重掺杂区162的掺杂浓度。

在一些优选的实施例中，第二漏区170包括第二漏极轻掺杂区171与第二漏极重掺杂区172。第二漏极轻掺杂区171位于第二阱区110b中并暴露于第二表面101b，第二漏极轻掺杂区171中部分与栅极结构130的相邻处被栅极结构130所覆盖。第二漏极重掺杂区172位于第二漏极轻掺杂区171中并暴露于第二表面101b，第二漏极重掺杂区172与栅极结构130分隔。其中，第二漏极轻掺杂区171的掺杂浓度小于第二漏极重掺杂区172的掺杂浓度。

在本实施例中，半导体器件还包括第二源电极193与第二漏电极194。第二源电极193位于第一表面101a，并与第二源区160相连。更具体地，第二源电极193覆盖第二源极重掺杂区162，而暴露于第一表面101a的第二源极轻掺杂区161并未被第二源电极193完全覆盖。类似的，第二漏电极194位于第二表面101b，并与第二漏区170相连。更具体地，第二漏电极194覆盖第二漏极重掺杂区172，而暴露于第二表面101b的第二漏极轻掺杂区171并未被第二漏电极194完全覆盖。

在一些优选的实施例中，半导体层105还包括第四掺杂区184与第五掺杂区185。第四掺杂区184位于第一阱区110a中并暴露于第一表面101a，第四掺杂区184与第二源区160远离栅极结构130的一侧相连。更具体的，第四掺杂区184与第二源极重掺杂区162相连，第二源电极193还延伸覆盖至第四掺杂区184。第五掺杂区185位于第二阱区110b中并暴露于第二表面101b，第五掺杂区185与第二漏区170远离栅极结构130的一侧相连。更具体的，第五掺杂区185与第二漏极重掺杂区172相连，第二漏电极194还延伸覆盖至第五掺杂区185。其中，第四掺杂区184与第五掺杂区185的掺杂类型为第一掺杂类型。

在一些具体的实施例中，第一阱区110a包括相邻的第一子阱区111与第二子阱区112，第二阱区110b包括相邻的第三子阱区113与第四子阱区114，第一子阱区111、第二子阱区112、第三子阱区113以及第四子阱区114分别与栅极结构130相连。其中，第一子阱区111与第二子阱区112的掺杂浓度不同，第三子阱区113与第四子阱区114的掺杂浓度不同。第一源区140与第二掺杂区182位于第一子阱区111中，第二源区160与第四掺杂区184位于第二子阱区112中，第一漏区150与第三掺杂区183位于第三子阱区113中，第二漏区170与第五掺杂区185位于第四子阱区114中。

在一些具体的实施例中，沿第一表面101a至第二表面101b的方向，第一掺杂区120的厚度大于第一子阱区111、第二子阱区112、第三子113阱区以及第四子阱区114的厚度。

在一些具体的实施例中，沿第一表面101a至第二表面101b的方向，第一阱区110a的厚度与第二阱区110b的厚度相同。

在一些具体的实施例中，第一源区140与第二源区160的掺杂浓度相同或不同，第一漏区150与第二漏区170的掺杂浓度相同或不同。当然，在第一源区140与第二源区160的掺杂浓度相同的情况下，指的是第一源极轻掺杂区141与第二源极轻掺杂区161的掺杂浓度相同，且第一源极重掺杂区142与第二源极重掺杂区162的掺杂浓度相同；在第一源区140与第二源区160的掺杂浓度不相同的情况下，指的是第一源极轻掺杂区141与第二源极轻掺杂区161的掺杂浓度不相同，和/或第一源极重掺杂区142与第二源极重掺杂区162的掺杂浓度不相同。第一漏区150与第二漏区170的掺杂浓度情况与之类似，不赘述。

在一些具体的实施例中，第一源电极191、第一漏电极192、第二源电极193、第二漏电极194以及栅电极195的材料为金属铜或铝。

进一步参考图3，通过两个栅电极195在栅极结构130两端施加预设电压时，第一子阱区111、第二子阱区112、第三子阱区113以及第四子阱区114中靠近栅介质层131的区域均形成反型层200(栅沟道)，反型层200的掺杂类型与第一掺杂区120相同，该反型层200的掺杂浓度根据第一子阱区111、第二子阱区112、第三子阱区113以及第四子阱区114的掺杂浓度以及在栅极结构130两端施加的电压确定。此时，可选择仅在第一源电极191、第一漏电极192施加预设电压，令栅极结构130右侧的MOS导通，还可选择仅在第二源电极193、第二漏电极194施加预设电压，令栅极结构130左侧的MOS导通，当然，也可以选择同时导通栅极结构130左右两侧的MOS。

图4至图13示出了本公开实施例制造半导体器件的方法在一些阶段的截面图，其中，该制造方法以形成一栅极结构控制两个NMOS的垂直器件为例。本领域技术人员可以根据需要对以下例举的制造方法进行调整，从而获得一栅极结构控制两个PMOS的垂直器件，或者获得一栅极结构控制一个MOS的垂直器件。

如图4所示，在衬底101中形成第一子掺杂阱区111与第三子掺杂阱区113。

在该步骤中，例如先选用带有N型掺杂的半导体衬底101，将衬底101进行双面清洗、烘干，在其第一表面101a与第二表面101b表面涂一层光刻胶，采用有第一子掺杂阱区111与第三子掺杂阱区113定义的掩膜版和激光器曝光，显影后形成掩模层10。之后通过离子注入方式，在衬底101中形成第一子掺杂阱区111与第三子掺杂阱区113。最后去除掩模层10。

在本实施例中，会在衬底101中进行多次掺杂形成如图1至图3所示半导体层105，因此衬底101的第一表面101a与第二表面101b也是半导体层105的第一表面101a与第二表面101b。

进一步的，在衬底101中形成第二子掺杂阱区112与第四子掺杂阱区114，如图5所示。

在该步骤中，例如先对衬底101的第一表面101a与第二表面101b涂一层新的光刻胶，采用有第二子掺杂阱区112与第四子掺杂阱区114定义的掩膜版和激光器曝光，显影后形成掩模层11。之后通过离子注入方式，在衬底101中形成第二子掺杂阱区112与第四子掺杂阱区114。最后去除掩模层11。

在本实施例中，第一子掺杂阱区111、第二子掺杂阱区112、第三子掺杂阱区113以及第四子掺杂阱区114均为P型掺杂，第一子掺杂阱区111与第二子掺杂阱区112相连构成第一阱区110a，第三子掺杂阱区113与第四子掺杂阱区114相连构成第二阱区110b，剩余的N型掺杂衬底101将第一阱区110a与第二阱区110b分隔，该部分衬底101在后文中作为第一掺杂区120。

进一步的，形成沿第一表面110a至第二表面110b的方向依次贯穿第一阱区110a、第一掺杂区120以及第二阱区110b的栅通孔102，如图6所示。

在该步骤中，例如先在第一表面101a与第二表面101b涂一层新的光刻胶，采用有栅极结构定义的掩膜版和激光器曝光，显影后形成掩模层12，该掩模层12具有开口12a。之后通过采用刻蚀技术，经开口12a对衬底进行双向刻蚀，形成连通第一表面110a至第二表面110b的栅通孔102。最后去除掩模层12。其中，对于一个半导体器件而言，每个掩模层12的开口12a的数量可以为一个，如图14所示，也可以为阵列排布的多个，如图15所示，需要根据本领域技术人员的需要进行设置。

在本实施例中，形成的栅通孔102分别被第一子掺杂阱区111、第二子掺杂阱区112、第三子掺杂阱区113以及第四子掺杂阱区114邻接。

进一步的，形成栅介质层131。

在该步骤中，例如先对第一表面101a与第二表面101b双面沉积高K绝缘材料103，以填满栅通孔102，如图7所示。然后例如在第一表面101a与第二表面101b涂一层新的光刻胶，采用有栅极导体定义的掩膜版和激光器曝光，显影后形成掩模层13，如图8所示。之后采用刻蚀技术，经掩模层13对衬底进行双向刻蚀，以形成栅通孔102’。剩余的高K绝缘材料作为栅介质层131。最后去除掩模层13。

进一步的，形成栅极导体132。

在该步骤中，例如先对第一表面101a与第二表面101b双面沉积多晶硅材料104，以填满栅通孔102’，如图9所示。然后例如在第一表面101a与第二表面101b涂一层新的光刻胶，采用有栅极导体定义的掩膜版和激光器曝光，显影后形成掩模层14，如图10所示。之后采用刻蚀技术，经掩模层14对衬底进行双向刻蚀，以去除部分多晶硅材料，剩余的多晶硅材料作为栅极导体132，与栅介质层131共同构成栅极结构130。最后去除掩模层14。

进一步的，形成第一源极轻掺杂区141、第二源极轻掺杂区161、第一漏极轻掺杂区151以及第二漏极轻掺杂区171，如图11所示。

在该步骤中，例如在第一表面101a与第二表面101b涂一层新的光刻胶，采用有第一源极轻掺杂区141、第二源极轻掺杂区161、第一漏极轻掺杂区151以及第二漏极轻掺杂区171定义的掩膜版和激光器曝光，显影后形成掩模层15。之后通过离子注入方式，在第一子阱区111中形成第一源极轻掺杂区141、在第二子阱区112中形成第二源极轻掺杂区161、在第三子阱区113中形成第一漏极轻掺杂区151、在第四子阱区114中形成第二漏极轻掺杂区171。最后去除掩模层15。

进一步的，形成第一源极重掺杂区142、第二源极重掺杂区162、第一漏极重掺杂区152以及第二漏极重掺杂区172，如图12所示。

在该步骤中，例如在第一表面101a与第二表面101b涂一层新的光刻胶，采用有第一源极重掺杂区142、第二源极重掺杂区162、第一漏极重掺杂区152以及第二漏极重掺杂区172定义的掩膜版和激光器曝光，显影后形成掩模层16。之后通过离子注入方式，在第一源极轻掺杂区141中形成第一源极重掺杂区142、在第二源极轻掺杂区161中形成第二源极重掺杂区162、在第一漏极轻掺杂区151中形成第一漏极重掺杂区152、在第二漏极轻掺杂区171中形成第二漏极重掺杂区172。最后去除掩模层16。

在本实施例中，第一源极轻掺杂区141与第一源极重掺杂区142构成第一源区140，第二源极轻掺杂区161与第二源极重掺杂区162构成第二源区160、第一漏极轻掺杂区151与第一漏极重掺杂区152构成第一漏区150、第二漏极轻掺杂区171与第二漏极重掺杂区172构成第二漏区170。其中，第一源区140、第二源区160、第一漏区150以及第二漏区170均为N型掺杂。

在本实施例中，第一源极轻掺杂区141、第二源极轻掺杂区161、第一漏极轻掺杂区151以及第二漏极轻掺杂区171为LDD(Lightly Doped Drain)结构，这样设置的好处是为了抑制热载流子注入效应(HCI效应)，提高栅极的可靠性。

进一步的，形成第二掺杂区182、第三掺杂区183、第四掺杂区184以及第五掺杂区185，如图13所示。

在该步骤中，例如在第一表面101a与第二表面101b涂一层新的光刻胶，采用有第二掺杂区182、第三掺杂区183、第四掺杂区184以及第五掺杂区185定义的掩膜版和激光器曝光，显影后形成掩模层17。之后通过离子注入方式，在第一子阱区111中形成第二掺杂区182、在第二子阱区112中形成第四掺杂区184、在第三子阱区113中形成第三掺杂区183、在第四子阱区114中形成第五掺杂区185，其中，第二掺杂区182、第三掺杂区183、第四掺杂区184以及第五掺杂区184均为P型掺杂。最后去除掩模层17。

进一步的，利用光刻、刻蚀工艺形成如图1至图3所示的第一源电极191、第一漏电极192、第二源电极193、第二漏电极194以及栅电极195。

根据本公开实施例提供的半导体器件，利用第一掺杂区将第一阱区与第二阱区分隔，从而将第一源区与第一漏区之间的栅沟道分隔，降低了栅沟道的长度，因此降低了器件中的栅漏电容、栅源电容以及栅沟道的导通电阻。

将栅极结构设置成贯穿半导体层的柱体结构，且该柱体结构的截面呈I型或T型，在柱体结构两端设置栅电极时，可以增大栅电极与栅极结构的接触面积，降低接触电阻。与此同时，截面呈I型的柱状栅极结构两端宽、中间窄，在制作时通过一次成型增加了机械强度。

在源区、漏区中设置与栅极结构相接触的轻掺杂区，可以降低源区、漏区中重掺杂区与栅沟道的浓度梯度，从而降低了比导通电阻，进而提升了导通速度，降低了开关损耗。

通过栅极结构分隔第一源区与第二源区，并将第一漏区对应于第一源区、第二漏区对应与第二源区以形成两个MOS，通过控制第一源、漏电极和第二源、漏电极的电压使得一个栅极结构驱动一个或者两个MOS，增加了器件的结构与导通路径，更进一步的，两个MOS的掺杂浓度不同，使得同一个栅极结构能够对应控制两个不同MOS的导通与关断，或者两个MOS的掺杂浓度相同，使得同一个栅极结构能够对应控制两个相同MOS的导通与关断。

由于第一掺杂区的厚度分别大于第一子阱区、第二子阱区、第三子阱区以及第四子阱区的厚度，在半导体层厚度相同(厚度保持不变)的情况下，第一掺杂区的厚度越大，形成在第一子阱区、第二子阱区、第三子阱区以及第四子阱区中的栅沟道长度越小，进一步降低了栅沟道电阻。

在第一阱区的厚度与第二阱区的厚度相同时，被第一掺杂区分隔的栅沟道长度相同，有利于提高栅沟道电阻、栅源电容、栅漏电容的一致性，降低了制造工艺的难度、简化了栅极结构两端的电压控制难度。当然，第一阱区与第二阱区的厚度也可以不相同，需要根据具体功能性要求进行掺杂和掺杂深度的设置。

在源、漏区远离栅极结构的一侧均设置了相邻的反型掺杂区，该掺杂区与相应的源、漏区电极相连，可用于电荷的转移。

因此，本公开实施例提供的半导体器件在保证器件具有低电容和低栅沟道导通电阻的同时，还能提高导通速度并降低开关损耗，与此同时，还可以实现选择一栅极结构对应控制一MOS或者两MOS的模式，增加了器件控制的灵活度。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。