半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。

背景技术

在半导体器件中如肖特基二极管，又称为肖特基势垒二极管（Schottky BarrierDiode，SBD）。与传统PN结二极管相比，肖特基二极管具有正向导通电压低、开关动作快等优良特性。但是由于肖特基势垒区边缘处的空间电荷区弯曲引起电场集中，使得反向击穿电压通常被限制在100V以下，从而导致器件的漏电流也较大。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，以提高器件的反向击穿电压并降低漏电流。

为实现上述目的，本发明提供一种半导体器件，包括：半导体衬底；P型埋层，所述P型埋层位于所述半导体衬底内；N型漂移区，所述N型漂移区位于所述半导体衬底内并位于所述P型埋层上；P型漂移区，所述P型漂移区位于所述N型漂移区内；第一隔离结构，所述第一隔离结构位于所述P型漂移区与所述N型漂移区之间，所述第一隔离结构的深度小于所述P型漂移区的深度；第一接触结构，所述第一接触结构对准所述第一隔离结构，且所述第一接触结构的底部伸入所述第一隔离结构中。

可选的，在所述的半导体器件中，所述第一接触结构的材质为多晶硅或者金属。

可选的，在所述的半导体器件中，所述半导体器件还包括N型埋层、P型阱区和N型阱区，所述N型埋层位于所述P型埋层底部的所述半导体衬底内，所述P型阱区和所述N型阱区均位于所述N型埋层两端的所述半导体衬底内，且所述P型阱区位于所述N型埋层上。

可选的，在所述的半导体器件中，所述半导体衬底还包括金属层、第二隔离结构和第二接触结构；所述金属层位于部分所述N型漂移区及部分所述P型漂移区上，所述金属层与所述N型漂移区的接触界面构成肖特基结；所述P型阱区与所述N型阱区之间以及所述P型阱区与所述N型漂移区之间具有所述第二隔离结构；所述P型阱区和所述N型阱区上具有所述第二接触结构。

可选的，在所述的半导体器件中，所述半导体器件为肖特基二极管结构。

基于同一发明构思，本发明还提供一种半导体器件的制造方法，包括：提供半导体衬底；形成P型埋层，所述P型埋层位于所述半导体衬底内；形成N型漂移区，所述 N型漂移区位于所述半导体衬底内并位于所述P型埋层上；形成P型漂移区，所述P型漂移区位于所述N型漂移区内；形成第一隔离结构，所述第一隔离结构位于所述P型漂移区与所述N型漂移区之间，所述第一隔离结构的深度小于所述P型漂移区的深度；形成第一接触结构，所述第一接触结构对准所述第一隔离结构，且所述第一接触结构的底部伸入所述第一隔离结构中。

可选的，在所述的半导体器件的制造方法中，所述第一接触结构的材质为多晶硅或者金属。

可选的，在所述的半导体器件的制造方法中，在形成所述P型埋层之前，还包括在所述半导体衬底内形成N型埋层，所述N型埋层位于所述P型埋层底部的所述半导体衬底内；以及，在形成所述N型埋层之后，在形成所述N型漂移区之前，还包括在半导体衬底内依次形成P型阱区和N型阱区，所述P型阱区和所述N型阱区均位于所述N型埋层两端的所述半导体衬底内，且所述P型阱区位于所述N型埋层上。

可选的，在所述的半导体器件的制造方法中，在形成所述第一隔离结构时，还形成第二隔离结构，所述P型阱区与所述N型阱区之间以及所述P型阱区与所述N型漂移区之间具有所述第二隔离结构；以及，在形成所述第一接触结构时，还形成第二接触结构，所述第二接触结构位于所述P型阱区和所述N型阱区上；以及，在形成第一隔离结构和第二隔离结构之后，还形成金属层，所述金属层位于部分所述N型漂移区及部分所述P型漂移区上，所述金属层与所述N型漂移区的接触界面构成肖特基结。

可选的，在所述的半导体器件的制造方法中，所述半导体器件为肖特基二极管结构。

在本发明提供的半导体器件及其制造方法中，通过在P型漂移区与N型漂移区之间设置第一隔离结构，第一隔离结构的深度小于P型漂移区的深度，以及通过设置第一接触结构，由于第一接触结构对准第一隔离结构，且第一接触结构的底部伸入第一隔离结构中，可以对第一隔离结构的底部和边缘处的电场进行调节，由此改善器件边缘的电场集中的现象，从而提高器件的反向击穿电压，有效的提高器件的耐压能力，并降低漏电流。

附图说明

图1是本发明实施例提供的半导体器件的结构示意图。

图2是本发明实施例提供的半导体器件的制造方法的流程示意图。

图3是本发明实施例提供的半导体器件的制造方法中形成N型埋层的步骤中形成的结构剖面示意图。

图4是本发明实施例提供的半导体器件的制造方法中形成N型漂移区的步骤中形成的结构剖面示意图。

图5是本发明实施例提供的半导体器件的制造方法中形成P型漂移区的步骤中形成的结构剖面示意图。

图6是本发明实施例提供的半导体器件的制造方法中形成第一隔离结构的步骤中形成的结构剖面示意图。

图7是本发明实施例提供的半导体器件的制造方法中形成金属层的步骤中形成的结构剖面示意图。

其中，附图标记说明如下：1-半导体衬底；10-P型埋层；11-N型埋层；12-P型阱区；13-N型阱区；14-N型漂移区；15-P型漂移区；16-第一隔离结构；17-第二隔离结构；18-N型掺杂区；19-P型掺杂区；20-金属层；30-第一接触结构；40-第二接触结构。

具体实施方式

以下结合附图和具体实施例对本发明提出的半导体器件及其制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图1是本发明实施例提供的半导体器件的结构示意图。如图1所示，本实施例提供一种半导体器件，包括：半导体衬底1、P型埋层10、N型漂移区14、P型漂移区15、第一隔离结构16和第一接触结构30。

本实施例中，所述半导体衬底1的材料可以为硅或绝缘体上硅(Silicon OnInsulator，SOI)，但是本实施例中对半导体衬底1的材料不做限制，例如，本实施例中的所述半导体衬底1为P型硅衬底。

所述第一隔离结构16位于所述半导体衬底1内，并且自所述半导体衬底1的表面延伸至所述半导体衬底1内，所述第一隔离结构16用于将P型漂移区15和所述N型漂移区14进行分隔，即所述第一隔离结构16从P型漂移区15横向延伸至N型漂移区14中，且所述第一隔离结构16的深度小于所述P型漂移区15的深度。进一步的，所述第一隔离结构16中的材料可以是氧化硅或氮化硅。所述第一隔离结构16可以是浅沟槽隔离结构，但是本发明对第一隔离结构16的类型不做限制。

如图1所示，P型埋层10位于所述半导体衬底1内，P型埋层10的导电类型与半导体衬底1的导电类型相同，P型埋层10的掺杂深度大于P型漂移区15的掺杂深度，且P型埋层10的横向宽度与N型漂移区14的宽度相等。

如图1所示，所述半导体衬底1内还形成有N型埋层11、P型阱区12和N型阱区13，所述N型埋层11位于所述P型埋层10底部的所述半导体衬底1内。所述P型阱区12和所述N型阱区13均位于所述N型埋层11两端的所述半导体衬底1内，且所述P型阱区12位于所述N型埋层11上，设置所述P型阱区12和所述N型阱区13可以降低半导体器件的正向开启电压。

本实施例中，所述N型漂移区14位于所述半导体衬底1内并位于所述P型埋层10上，即N型漂移区14的掺杂深度小于P型埋层10的掺杂深度。

如图1所示，所述P型漂移区15位于所述N型漂移区14中，P型漂移区15的掺杂深度可以小于N型漂移区14的掺杂深度，N型漂移区14中可以形成有两个以上的P型漂移区15，以提升耗尽效果。

本实施例中，如图1所示，相邻的两个P型漂移区15之间的N型漂移区14内还设置有P型掺杂区（P+）19，P型漂移区15中也设置有P型掺杂区19，P型掺杂区19的掺杂深度可以小于P型漂移区15的掺杂深度，通过在P型漂移区15中设置P型掺杂区19能够减弱器件的反向漏电现象。此外，P型阱区12内也设置有P型掺杂区19。

继续参考图1所示，N型漂移区14内还设置有N型掺杂区（N+）18，N型掺杂区18位于第一隔离结构16远离P型漂移区15一侧的N型漂移区14内。通过在N型漂移区14内设置N型掺杂区18能够进一步减小接触电阻，降低正向开启电压。此外，N型阱区13内也设置有N型掺杂区18。

如图1所示，半导体器件还包括金属层20，所述金属层20位于部分所述N型漂移区14及部分所述P型漂移区15上，所述金属层20与所述N型漂移区14的接触界面构成肖特基结。所述金属层20可以为金属硅化物层，用于减小接触电阻，具体地，所述金属硅化物层可以为钨的、镍的、钛的或者钴的硅化物层。

本实施例中，如图1所示，半导体器件还包括第一接触结构30，所述第一接触结构30对准所述第一隔离结构16，且所述第一接触结构30的底部伸入所述第一隔离结构16中，可以对第一隔离结构16底部和边缘处的电场进行调节，特别是对第一隔离结构16的边角（corner）的电场进行调节，由此改善器件边缘的电场集中的现象，从而提高器件的反向击穿电压，有效的提高了器件的耐压能力，并降低漏电流。并且第一接触结构30的底部高于第一隔离结构16的底部，第一接触结构30的顶部高于第一隔离结构16的顶部，有利于对N型漂移区14和P型漂移区15的峰值电场进行调节。其中，所述第一接触结构30的材质为多晶硅，或者第一接触结构30的材质为金属，例如钨、镍、钛和钴中的至少一种。

本实施例中，所述第一接触结构30、所述第一隔离结构16、所述P型埋层10、所述N型漂移区14和所述P型漂移区15构成结型场效应晶体管（JFET，Junction Field-EffectTransistor）区域，在P型埋层10和N型漂移区14反偏时，JFET区域可以有效的辅助第一隔离结构16底部的P型漂移区15和N型漂移区14实现完全耗尽，从而夹断电压，由此达到横向分压的作用，从而降低肖特基结的电压，进而提高器件结构的反向击穿电压。

本实施例中，半导体器件还包括第二接触结构40，所述P型阱区12和所述N型阱区13上具有所述第二接触结构40，可以通过所述第二接触结构40向P型阱区12和所述N型阱区13施加外部电压。第二接触结构40的材质可以为多晶硅或者金属，且所述第二接触结构40的材质可以与第一接触结构30的材质相同。

本实施例中，半导体器件可以为肖特基二极管结构（SBD，Schottky BarrierDiode）。

图2是本实施例提供的半导体器件的制造方法的流程示意图。如图2所示，本实施例还提供一种半导体器件的制造方法，包括：步骤S1：提供半导体衬底；步骤S2：形成P型埋层，所述P型埋层位于所述半导体衬底内；步骤S3：形成N型漂移区，所述N型漂移区位于所述半导体衬底内并位于所述P型埋层上；步骤S4：形成P型漂移区，所述P型漂移区位于所述N型漂移区内；步骤S5：形成第一隔离结构，所述第一隔离结构位于所述P型漂移区与所述N型漂移区之间，所述第一隔离结构的深度小于所述P型漂移区的深度；步骤S6：形成第一接触结构，所述第一接触结构对准所述第一隔离结构，且所述第一接触结构的底部伸入所述第一隔离结构中。

图3是本发明实施例提供的半导体器件的制造方法中形成N型埋层的步骤中形成的结构剖面示意图。图4是本发明实施例提供的半导体器件的制造方法中形成N型漂移区的步骤中形成的结构剖面示意图。图5是本发明实施例提供的半导体器件的制造方法中形成P型漂移区的步骤中形成的结构剖面示意图。图6是本发明实施例提供的半导体器件的制造方法中形成第一隔离结构的步骤中形成的结构剖面示意图。图7是本发明实施例提供的半导体器件的制造方法中形成金属层的步骤中形成的结构剖面示意图。

下文将结合附图3~图7对本实施例提供的半导体器件的制造方法进行更详细的描述。

首先，参考图3所示，执行步骤S1，提供半导体衬底1。所述半导体衬底1的材料可以为硅或绝缘体上硅(Silicon On Insulator，SOI)，但是本发明对半导体衬底1的材料不做限制，例如，本实施例中，所述半导体衬底1为P型硅衬底。

接着，参考图3所示，执行步骤S2，形成P型埋层10，P型埋层10位于所述半导体衬底1中，即P型埋层10的导电类型与半导体衬底1的导电类型相同。具体的，所述P型埋层10的形成方法包括：步骤一，在所述半导体衬底1上形成图形化的光阻层（未图示），以定义所述P型埋层10的位置；步骤二，以所述图形化的光阻层为掩膜对所述半导体衬底1进行离子注入，以在所述半导体衬底1内形成P型埋层10。较佳的，形成P型埋层10的离子注入工艺可以包括两次以上的离子注入工艺，以使所述P型埋层10达到预定的掺杂深度。之后，去除图形化的光阻层。

如图3所示，在形成P型埋层10之前，在半导体衬底1内形成N型埋层11，所述N型埋层11位于所述P型埋层10底部的所述半导体衬底1内。

如图4所示，在形成P型埋层10之后，通过相应的离子注入工艺依次在半导体衬底1内形成P型阱区12和N型阱区13，所述P型阱区12和所述N型阱区13均位于所述N型埋层11两端的所述半导体衬底1内，且所述P型阱区12位于所述N型埋层11上，设置所述P型阱区12和所述N型阱区13可以降低半导体器件的正向开启电压。其中，P型阱区12和N型阱区13的掺杂深度可以相同。

接着，参考图3所示，执行步骤S3，形成N型漂移区14，所述N型漂移区14位于所述半导体衬底1内并位于所述P型埋层10上。具体的，可以通过离子注入工艺形成N型漂移区14，所述N型漂移区14内具有N型掺杂离子，N型掺杂离子例如可以为磷离子。

接着，执行步骤S4，参考图5所示，形成P型漂移区15，所述P型漂移区15位于所述N型漂移区14内。其中，可以通过离子注入工艺对N型漂移区14进行P型离子注入来形成所述P型漂移区15。较佳的，P型漂移区15的掺杂深度可以小于N型漂移区14的掺杂深度，N型漂移区14中可以形成有两个以上的P型漂移区15，以提升耗尽效果。

接着，执行步骤S5,形成第一隔离结构16，所述第一隔离结构16位于所述P型漂移区15与所述N型漂移区14之间，所述第一隔离结构16的深度小于所述P型漂移区15的深度。本实施例中，所述第一隔离结构16可以为浅沟槽隔离结构（STI）。进一步的，在形成所述第一隔离结构16时，还形成第二隔离结构17，所述P型阱区12与所述N型阱区13之间以及所述P型阱区12与所述N型漂移区14之间具有所述第二隔离结构17。

具体的，第一隔离结构16和第二隔离结构17的形成方法包括：首先，在所述半导体衬底1上形成图形化的掩膜层，所述图形化的掩膜层暴露出部分P型漂移区15、部分N型漂移区14、部分P型阱区12和部分N型阱区13，其中，图形化的掩膜层可以为图形化的光刻胶层；然后，以图形化的掩膜层为掩膜，利用干法刻蚀工艺刻蚀暴露出的P型漂移区15和N型漂移区14以形成第一开口，并刻蚀暴露出的P型阱区12和N型漂移区14以形成第二开口，第一开口位于P型漂移区15和N型漂移区14之间，第二开口位于P型阱区12和N型漂移区14之间。其中，所述第一开口和所述第二开口在半导体衬底1垂向上的截面形状为倒梯形。

接着，在第一开口和第二开口中填充隔离层以形成相应的第一隔离结构16和第二隔离结构17，第一隔离结构16的表面、第二隔离结构17的表面及所述半导体衬底1的表面平齐。其中，填充隔离层可以用化学气相沉积(CVD)或等离子增强化学气相沉积(PECVD)的方式完成，也可以是原子层沉积(ALD)，其中，隔离层的形成过程中，制程气体可以是甲硅烷(SiH

如图7所示，在形成第一隔离结构16和第二隔离结构17之后，通过离子注入工艺形成P型掺杂区19，P型掺杂区19位于相邻的两个P型漂移区15之间的N型漂移区14内，以及，P型掺杂区19还位于P型漂移区15内，P型掺杂区19的掺杂深度可以小于P型漂移区15的掺杂深度，通过在P型漂移区15中设置P型掺杂区19能够减弱器件的反向漏电现象。

继续参考图7所示，在形成P型漂移区15之后，通过离子注入工艺形成N型掺杂区18，N型掺杂区18位于N型漂移区14中，且N型掺杂区18位于第一隔离结构16远离P型漂移区15一侧的N型漂移区14中。通过在N型漂移区14中设置N型掺杂区18能够进一步减小接触电阻，降低正向开启电压。

之后，如图7所示，形成金属层20，所述金属层20位于部分所述N型漂移区14及部分所述P型漂移区15上，所述金属层20与所述N型漂移区14的接触界面构成肖特基结（SBD）。所述金属层20可以为金属硅化物层，用于减小接触电阻，具体地，所述金属硅化物层可以为钨的、镍的、钛的或者钴的硅化物层。接着，参考图1所示，执行步骤S6，形成第一接触结构30，所述第一接触结构30对准所述第一隔离结构16，且所述第一接触结构30的底部伸入所述第一隔离结构16中，可以对第一隔离结构16底部和边缘处的电场进行调节，特别是对第一隔离结构16的边角（corner）的电场进行调节，由此改善器件边缘的电场集中的现象，从而提高器件的反向击穿电压，有效的提高器件的耐压能力，并降低漏电流。并且第一接触结构30的底部高于第一隔离结构16的底部，有利于对N型漂移区14和P型漂移区15的峰值电场进行调节。

本实施例中，所述第一接触结构30、所述第一隔离结构16、所述P型埋层10、所述N型漂移区14和所述P型漂移区15构成结型场效应晶体管（JFET，Junction Field-EffectTransistor）区域，在P型埋层10和N型漂移区14反偏时，JFET区域可以有效的辅助第一隔离结构16底部的P型漂移区15和N型漂移区14实现完全耗尽，从而夹断电压，由此达到横向分压的作用，从而降低肖特基结的电压，进而提高器件结构的反向击穿电压。

此外，在形成所述第一接触结构30时，还形成第二接触结构40，所述第二接触结构40位于所述P型阱区12和所述N型阱区13上。N型阱区13上的第二接触结构40对准N型掺杂区18，P型阱区12上的第二接触结构40对准P型掺杂区19。N型漂移区14上的第二接触结构40对准N型掺杂区18和P型掺杂区19。

本实施例中，第一接触结构30的材质与第二接触结构40的材质可以相同，由此使得第一接触结构30和第二接触结构40可以在同一工艺步骤中形成，无需增加掩膜（mask）。

具体的，第一接触结构30和第二接触结构40的形成方法包括：步骤一，在半导体衬底1上形成介质层（未图示）。步骤二，在介质层上形成图形化的光刻胶层，所述图形化的光刻胶层暴露出介质层中位于所述P型阱区12、N型阱区13和N型漂移区14上的部分，并暴露出介质层中位于第一隔离结构16上的部分；步骤三，以所述图形化的光刻胶层为掩膜，通过干法刻蚀工艺刻蚀介质层中位于所述P型阱区12、N型阱区13和N型漂移区14上的部分，以形成第一接触孔，并刻蚀介质层中位于第一隔离结构16上的部分及部分厚度的第一隔离结构16以形成第二接触孔；步骤四，在所述第一接触孔及第二接触孔中填充导电材料，以形成相应的第一接触结构30和第二接触结构40，其中，导电材料可以为金属，例如钨。

此外，本实施例的半导体器件为肖特基二极管结构，即通过半导体器件的制造方法所形成的半导体器件可以为肖特基二极管结构。

综上可见，在本发明提供的半导体器件及其制造方法中，通过在P型漂移区与N型漂移区之间设置第一隔离结构，第一隔离结构的深度小于P型漂移区的深度，以及通过设置第一接触结构，由于第一接触结构对准第一隔离结构，且第一接触结构的底部伸入第一隔离结构中，可以对第一隔离结构底部和边缘处的电场进行调节，由此改善器件边缘的电场集中的现象，从而提高器件的反向击穿电压，有效的提高器件的耐压能力，并降低漏电流。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。