半导体器件的热氧化方法和制造方法

技术领域

本发明涉及半导体技术，更具体地，涉及半导体器件的热氧化方法和制造方法。

背景技术

在半导体器件的制造过程中，采用离子注入形成掺杂区之后，一般还需进行包括高温推结工艺和热氧化工艺在内的其它工艺制程。高温推结工艺也称为热退火，是利用高温驱动掺杂剂进入半导体晶格中，并驱使掺杂剂在半导体基板中扩散以改变掺杂剂的浓度分布和结深，从而改变器件的电学性能。热氧化是半导体器件制造的基础技术之一。热氧化是在高温下，在氧气或水蒸气的氛围中，对半导体基板进行热处理以形成氧化层。半导体器件的氧化层可以作为层间介质层，其质量和厚度对于半导体器件的耐压特性有重要的影响。通过适当的工艺控制，可以使氧化层具有高质量、稳定和期望的介质特性。

上述对掺杂区的高温推结工艺和形成氧化层的热氧化工艺均可以使用高温炉完成。为了提高产能，可以将两种工艺进行组合，例如，在热氧化的过程中执行高温推结工艺。然而，现有技术的热氧化方法相对更适合于薄氧化层的生长，而对于厚氧化层来说，则耗时较长，效率不高，从而制约产品产能的提升。例如，对于某些平面器件，在制作保护环(guardring，GR)时，需要形成厚度达10000埃到25000埃的层间介质层，此外还需要进行单独的高温推结工艺，这样就使得工艺加工耗时特别长，甚至可达15个小时以上。

因此，期望进一步改进半导体器件的热氧化方法以提高制作半导体器件的效率和产能。

发明内容

有鉴于此，本发明的目的在于提供半导体器件的热氧化方法和制造方法，其中，在热氧化的升温、恒温和降温阶段组合执行多个氧化工艺以提高氧化工序效率，减少热氧化的工艺时间，从而提高制作半导体器件的产能。

根据本发明的一方面，提供了一种半导体器件的热氧化方法，包括：

在热氧化的升温阶段，执行至少一次升温氧化处理；

在热氧化的降温阶段，执行至少一次降温氧化处理；

在热氧化的恒温阶段，同时执行恒温氧化处理及热退火处理，

其中，所述至少一次升温氧化处理、所述至少一次降温氧化处理和所述恒温氧化处理共同形成氧化层，所述热退火处理用于掺杂区的高温推结。

优选地，至少一次升温氧化处理和至少一次降温氧化处理分别在升温阶段的高温区和降温阶段的高温区执行。

优选地，上述高温区的温度范围大于900摄氏度。

优选地，至少一次升温氧化处理包括选自以下氧化工艺中的一种：干氧氧化和湿氧氧化。

优选地，所述至少一次升温氧化处理包括按照顺序执行的干氧氧化和湿氧氧化。

优选地，干氧氧化是在升温阶段从舟进入炉管至炉温达到900-1050摄氏度的第一升温阶段执行，升温速率为3-5摄氏度/min。

优选地，所述湿氧氧化是在从900-1050摄氏度至1150-1200摄氏度的第二升温阶段执行，升温速率为1-2摄氏度/min。

优选地，至少一次降温氧化处理包括选自以下氧化工艺中的一种：湿氧氧化和掺氯氧化。

优选地，至少一次降温氧化处理包括按照顺序执行的湿氧氧化和掺氯氧化。

优选地，湿氧氧化是在从1150-1200摄氏度至1070-1100摄氏度的第一降温阶段执行，降温速率为1-2摄氏度/min。

优选地，掺氯氧化在从1070-1100摄氏度至900-1050摄氏度的第二降温阶段执行，降温速率为2-3摄氏度/min。

优选地，还包括进舟过程和出舟过程，其中进舟时的炉温为750摄氏度-800摄氏度，出舟时的炉温为750摄氏度-800摄氏度。

根据本发明的另一方面，提供了一种半导体器件的制造方法，包括：

在半导体器件的元胞区周围形成掺杂区；

采用第一方面所述的热氧化方法形成氧化层；以及

去除氧化层的一部分，以暴露元胞区，

其中，掺杂区为保护环的掺杂区，并且在热氧化的恒温阶段对掺杂区进行热退火处理。

优选地，半导体器件选自肖特基二极管、垂直双扩散金属氧化物半导体场效应晶体管、绝缘栅双极型晶体管中的任一种。

根据本发明实施例的半导体器件制造方法，由于在热氧化的不同阶段组合多个氧化工艺，因此，利用热氧化的升温阶段和降温阶段进行氧化层的生长，可以提高氧化层成膜效率，而且在恒温阶段进行氧化层的生长的同时实现高温推结的效果。采用上述热处理工艺可以形成厚度达10000埃到25000埃的层间介质层。比如对于厚度为18000埃的层间介质层，热氧化工序总计减少工艺时间达4小时，提高生产产能约30％。

在优选的实施例中，在热氧化的不同阶段优化热氧化工艺组合。在热氧化的升温阶段，依次采用干法氧化开始生长高质量的氧化层，然后采用湿法氧化进行氧化层的生长。在热氧化的降温阶段，依次采用湿法氧化进行氧化层的生长，然后采用掺氯氧化以束缚氧化层中的可移动离子。因此，在热氧化开始和结束过程中选择的干氧氧化和掺氯氧化工艺有利于氧化层的生长质量，在热氧化的中间过程选择的湿氧氧化工艺有利于氧化层的快速生长。因此，利用热氧化的三个阶段优选的氧化工艺组合，可以兼顾氧化层生长效率和生长质量。

进一步地，在热处理的恒温阶段中，保护环中的掺杂剂进入半导体晶格中并扩散，以获得期望的掺杂剂的浓度分布和结深。由于热处理步骤包含保护环的高温推结工艺，因此，无需执行单独的高温推结工艺，可以进一步节省工艺时间。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出肖特基二极管的结构示意图。

图2示出根据本发明一实施例的半导体器件制造方法的流程图。

图3示出图2所示半导体制造方法的热氧化工艺的流程图。

图4a和图4b分别示出根据现有技术的热氧化方法和根据本发明实施例的热氧化方法的温度随时间变化的示意性曲线。

图5示出根据现有技术的热氧化方法和根据本发明实施例的热氧化方法的温度随时间变化的实例曲线。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1示出肖特基二极管的结构示意图。

肖特基二极管10包括半导体衬底11、位于半导体衬底11正面上的外延层12、位于外延层12上的阳极金属15、以及位于半导体衬底11背面上的阴极金属16。

半导体衬底11和外延层12例如分别由硅组成，并且分别掺杂成N型。为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。阳极金属15和阴极金属16例如分别由选自铝、银、铜、金、铂、钼、钨、镍和钛的任意金属材料组成。肖特基二极管10利用阳极金属15与外延层12接触形成的肖特基势垒提供从阳极金属15至阴极金属16的单向导电特性。

进一步地，肖特基二极管10还包括位于外延层12中的保护环的掺杂区13、以及位于外延层12上的层间介质层14。

保护环的掺杂区13例如是P型的掺杂区。为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。层间介质层14例如由氧化硅组成，此层间介质层也称为场氧。保护环的掺杂区13从外延层12的表面向下延伸，从而围绕外延层12的一部分区域形成肖特基二极管10的元胞区。在元胞区内部，阳极金属15与外延层12彼此直接接触从而形成肖特基势垒。在元胞区外围，层间介质层14将阳极金属15与外延层12彼此隔开。

在肖特基二极管10中，保护环的掺杂区13的掺杂类型与外延层12的掺杂类型相反，二者形成PN结。在肖特基二极管10的工作状态下，保护环的掺杂区13与外延层12之间的PN结反向偏置，可以减小肖特基势垒的边缘表面峰值电场，因而保护环的作用是提高肖特基二极管10的耐压特性。随着肖特基二极管10的耐压特性的提高，层间介质层14的厚度也需要相应增加以承受更高的电压降。如果层间介质层14的厚度过小，则可能由于层间介质层14的击穿而导致器件失效。因此，层间介质层14的厚度对于提高肖特基二极管10的耐压特性也是重要的结构参数。

图2示出根据本发明一实施例的半导体器件制造方法的流程图。在本实施例中，以图1所示的肖特基二极管为例，进一步描述半导体器件制造方法的主要步骤S01至S05。

在步骤S01中，在半导体衬底11上形成外延层12。

例如，采用已知的沉积工艺形成外延层12，如化学气相沉积(CVD)、原子层沉积(ALD)等。半导体衬底11和外延层12例如分别由单晶硅组成，且分别掺杂为N型。一般地，外延层12相对于半导体衬底11是轻掺杂的。

在步骤S02中，在外延层12中形成保护环的掺杂区13。

例如，采用已知的离子注入工艺形成保护环的掺杂区13。保护环的掺杂区13例如是P型的掺杂区。为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需的深度和获得所需的掺杂浓度。保护环的掺杂区13从外延层12的表面向下延伸，从而围绕外延层12的一部分区域形成肖特基二极管10的元胞区。

在步骤S03中，采用热氧化形成层间介质层14，该热氧化工艺过程包括保护环的高温推结阶段，因此，无需要单独的高温推结工艺。

在该步骤中，将完成上述步骤的晶圆放置在舟上，然后一起送入高温炉中，进行热氧化。

在热氧化之前，将进舟时的炉温设定为750℃-800℃。相较于现有进舟温度600℃-650℃，采用本发明实施例的进舟温度可以节省从舟进入炉管至氧化开始之间的预热时间20-30分钟。

在热氧化之后，采用3-4℃/min的降温速率，将出舟时的炉温设定为750℃-800℃。相较于现有出舟温度600℃-650℃，采用本发明实施例的出舟温度可以节省从氧化结束至舟取出之间的冷却时间40-50分钟。

热氧化的工艺过程分为升温阶段、恒温阶段和降温阶段。与现有技术的热氧化不同，根据本发明实施例的半导体器件制造方法，在热氧化的工艺过程的三个阶段组合多种氧化工艺，以提高氧化工序效率，以减少热氧化的工艺时间。

上述的多种氧化工艺包括：干氧氧化、湿氧氧化、掺氯氧化。在干氧氧化中，向高温炉中通入氧气，利用硅与氧气的化学反应生成氧化硅。在湿氧氧化中，向高温炉中通入氧气和氢气的混合气体，利用硅与氧化剂(氧气和水蒸气)的化学反应生成氧化硅。在掺氯氧化中，向高温炉中通入氧气和含氯化合物(例如氯化氢)，利用硅与氧气和含氯化合物的化学反应生成氧化硅。

在上述的多种氧化工艺中，湿氧氧化反应速率相对较高。与湿氧氧化相比，干氧氧化和掺氯氧化生成的氧化硅结构致密、氧化层的均匀性和重复性高。此外，掺氯氧化可以生成含氯的氧化硅，从而减少氧化硅中的可移动钠离子等可移动离子污染，提高半导体器件的电性能和可靠性。

在步骤S04中，去除一部分层间介质层14以暴露外延层12的表面。

在该步骤中，在层间介质层14上形成光致抗蚀剂层，然后进行蚀刻。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻，在层间介质层14中形成开口。由于蚀刻的选择性，该蚀刻可以停止在外延层12的表面。最后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。

该步骤在层间介质层14中形成暴露外延层12的表面的开口。一般地，层间介质层14中的开口边缘位于保护环13上方，二者共同限定肖特基二极管10的元胞区。

在步骤S05中，形成阳极金属15和阴极金属16。

在该步骤中，例如采用溅射方法，在外延层12的表面上形成阳极金属15，以及在半导体衬底11的背面形成阴极金属16。

阳极金属15和阴极金属16例如分别由选自铝、银、铜、金、铂、钼、钨、镍和钛的任意金属材料组成。阳极金属15与外延层12接触形成肖特基势垒。在保护环围绕的元胞区内部，阳极金属15与外延层12彼此直接接触从而形成肖特基势垒。在保护环围绕的元胞区外围，层间介质层14将阳极金属15与外延层12彼此隔开。

根据本发明实施例的半导体器件制造方法，由于在热氧化的不同阶段组合多种氧化工艺，因此可以兼顾氧化层的质量和生长效率。尤其地，利用热氧化的升温阶段和降温阶段进行氧化层的生长，可以进一步提高氧化层生长效率。采用上述热处理工艺可以形成厚度达10000埃到25000埃的层间介质层，尤其是可以形成厚度达15000埃到25000埃的层间介质层。

进一步地，在热处理的恒温阶段，保护环中的掺杂剂进入半导体晶格中并扩散，以获得期望的浓度分布和结深。由于热处理步骤包含保护环的高温推结工艺，因此，无需执行单独的高温推结工艺，可以进一步节省工艺时间。

图3示出图2所示半导体制造方法的热氧化工艺的流程图。在图3中进一步描述了图2中步骤S03的详细步骤。

上述步骤S03包括子步骤S11至S15。步骤S11和S12分别是第一升温氧化和第二升温氧化，在热处理的升温阶段顺序执行。步骤S13是恒温氧化。步骤S14和S15分别是第一降温氧化和第二降温氧化，在热处理的降温阶段顺序执行。

在步骤S11中，热氧化的升温阶段包括从舟进入炉管至炉温达到900-1050℃、通常为1000-1050℃的第一升温阶段，升温速率为3-5℃/min。第一升温氧化包括在高温炉中通入氧气，在第一升温阶段的升温过程中进行干氧氧化。

在步骤S12中，热氧化的升温阶段包括从900-1050℃至1150-1200℃的第二升温阶段，升温速率为1-2℃/min。第二升温氧化包括向高温炉中通入氧气和氢气的混合气体，在第二升温阶段的升温过程中进行湿氧氧化。

在步骤S13中，热氧化的恒温阶段包括在1150-1200℃保持80-100分钟。恒温氧化包括向高温炉中通入氧气和氢气的混合气体，在恒温阶段进行湿氧氧化。

此外，热氧化的恒温阶段兼作保护环的高温推结工艺，保护环中的掺杂剂进入半导体晶格中并扩散，以获得期望的掺杂剂的浓度分布和结深。由于热处理步骤包含保护环的高温推结工艺，因此，无需执行单独的高温推结工艺，可以进一步节省工艺时间。

在步骤S14中，热氧化的降温阶段包括从1150-1200℃至1070-1100℃的第一降温阶段，降温速率为1-2℃/min。第一降温氧化包括向高温炉中通入氧气和氢气的混合气体，在第一降温阶段的降温过程中进行湿氧氧化。

在步骤S15中，热氧化的降温阶段包括从1070-1100℃至900-1050℃的第二降温阶段，降温速率为2-3℃/min。第二降温氧化包括向高温炉中通入氧气和含氯化合物的混合气体，在第二降温阶段的降温过程中进行掺氯氧化，通常第二降温阶段的温度从1070-1100℃降低至1030-1050℃。

图4a和图4b分别示出根据现有技术的热氧化方法和根据本发明实施例的热氧化方法的温度随时间变化的示意性曲线。图5示出根据现有技术的热氧化方法和根据本发明实施例的热氧化方法的温度随时间变化的实例曲线。

根据现有技术的热氧化方法，热氧化工艺过程中的升温阶段、恒温阶段和降温阶段分别用于预热、恒温氧化和冷却。根据本发明实施例的热氧化方法，热氧化工艺过程中的升温阶段、恒温阶段和降温阶段均进行氧化处理。利用升温阶段和降温阶段的高温区(900℃以上)提供有效的氧化反应时间。利用热氧化的升温阶段、恒温阶段和降温阶段进行氧化层的生长，可以显著提高氧化层生长效率。

相对于现有技术的热氧化方法的工艺时间T1，根据本发明实施例的热氧化方法的工艺时间T2显著减少。

采用上述热处理工艺可以形成厚度达10000埃到25000埃的层间介质层。参见图5，该工艺时间的减少主要表现在恒温阶段的时间的显著减少。通过上述工艺方法和条件的优化，在满足工艺质量的前提下，生产效率得以大幅度提升，比如，对于厚度为18000埃的层间介质层，热氧化工序总计减少工艺时间达4小时，提高生产产能约30％。

在上述的实施例中，以肖特基二极管为例说明半导体器件制造方法的主要步骤，该肖特基二极管包括在阳极金属和外延层之间形成的肖特基势垒。在替代的实施例中，可以根据器件结构的不同可以省去一些步骤，例如，如果在阳极金属和半导体衬底之间形成肖特基势垒，则可以省去在半导体衬底上形成外延层的步骤。

一般地，在半导体制造过程中，为了精确控制氧化膜的厚度及结深，常规采用低温氧化避免氧化时的高温影响掺杂剂的浓度分布和结深，而在推结的过程中需要通入氮气或氩气等惰性气体作为氛围气体，避免其它氛围气体(例如氧气)参与反应影响掺杂剂的的浓度分布和结深。而在本发明实施例中，采用氧气、水汽(氢气和氧气反应物)作为氛围气体，兼顾高温氧化和高温推结工艺，在获得较厚层间介质层的同时使掺杂剂的浓度分布和结深达到工艺要求。

应当理解，上述热处理方法不限于肖特基二极管，也可以应用于按照顺序形成保护环和层间介质层的任意半导体器件中。例如，在垂直双扩散金属氧化物半导体场效应晶体管(VDMOS)、绝缘栅双极型晶体管(IGBT)等产品中，保护环围绕元胞区，层间介质层位于保护环的掺杂区上方，也可以采用上述的热处理方法形成层间介质层以及在热处理工艺中进行保护环掺杂区的高温推结。

另外需要说明的是，在上述热氧化的升温阶段和降温阶段，也不可避免的进行高温推结，但是相较于恒温阶段，升温阶段和降温阶段的高温推结可忽略不计，因此不再过多说明。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

依照本发明的实施例如上文所述，并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。