晶圆级封装方法及晶圆级封装结构

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种晶圆级封装方法及晶圆级封装结构。

背景技术

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等，而采用不同形式的三维立体堆叠模式的系统集成封装已经得到越来越多的应用。

目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用三维立体堆叠模式的晶圆级系统封装(wafer level package systemin package，WLPSIP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

在晶圆级系统封装工艺中，不仅需要将两片裸芯片键合在一起以实现物理连接，同时还需要连接其互连引线，从而实现电性连接。

发明内容

本发明实施例提供一种晶圆级封装方法及封装结构，以提高在实现晶圆级封装的同时，提高所得产品的兼容性和成品率。

为解决上述问题，本发明实施例提供一种晶圆级封装方法，包括：

提供器件晶圆，所述器件晶圆中形成有第一芯片、与所述第一芯片电连接的第一电连接部；

提供封盖，所述封盖中形成有互连结构，所述互连结构包括第二电连接部；

在所述器件晶圆的第一表面或所述封盖的第一表面形成围墙，所述围墙围成的区域为空腔；

形成所述围墙后，键合所述封盖与所述器件晶圆，所述第一芯片与所述空腔相对应，所述第一电连接部和所述第二电连接部相对，且均至少部分位于所述围墙外，形成电连接空腔，电连接空腔具有开口；

所述电连接空腔暴露的所述第一电连接部和所述第二电连接部包括正对部分和错开部分；

电镀工艺在所述电连接空腔形成第一导电块，以电连接所述第一电连接部和所述第二电连接部。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例所提供的晶圆级封装方法，利用具有互连结构的封盖与器件晶圆进行键合，可以实现器件与外接信号互连，并且器件晶圆和封盖通过围墙连接，为电连接第一电连接部与封盖的第二电连接部的第一导电块提供了生成空间，为器件工作区提供空腔工作环境，提高器件的性能。利用电镀工艺使器件晶圆的第一电连接部与封盖的第二电连接部电连接，将第一芯片电性引出到封盖顶，避免了硅通孔TSV工艺，节省制程成本，降低了三维立体堆叠模式的晶圆级系统封装的难度，提高产品的成品率。第一电连接部与第二电连接部在垂直于器件晶圆表面方向上采用错位设计，错位设计可以增加电镀液与电连接部的接触面积，可以防止电镀第一导电块时，第一导电块填充不满电连接空腔。错位设计在保证第一导电块填满电连接空腔的基础上，同时保证一定的结合强度。

可选方案中，第一电连接部与第二电连接部具有正对部分和错开部分，正对部分的面积大于所述第一电连接部或所述第二电连接部面积的二分之一，错开的部分可以更容易与电镀液接触，这样可以避免由于电连接空腔小而导致电镀液不容易流入电连接空腔而导致无法形成比较完好的第一导电块的问题，可以更好的实现电镀工艺，使形成的第一导电块尽可能完整的填充电连接空腔内，避免形成的第一导电块与电连接部接触面积过小而导致电阻增大。

可选方案中，器件晶圆与封盖之间通过可光刻键合材料实现物理连接，而且可光刻键合材料覆盖所述第一导电块外围的区域，直接增强了整个结构的机械强度，可以省去现有技术的充填灌胶工艺。在后续进行塑封工艺时，塑封材料无需填充第一芯片与封盖之间的间隙，从而节省了塑封工艺的时间。另外，干膜材料的可光刻键合材料，由于弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，从而减小器件晶圆与封盖的结合应力。进一步的，可光刻键合材料可以限制第一导电块的位置，防止电镀工艺中第一导电块横向外溢。

可选方案中，当电连接空腔的高度为5-200微米时，既满足了电镀液容易进入电连接空腔进行电镀，也避免了电连接空腔高度太高而导致电镀时间长的问题，从而兼顾了电镀效率与电镀的良率。

可选方案中，本发明实施例所提供的晶圆级封装方法，所提供的封盖包括位于衬底和介质层之间的释放层，一方面，衬底可以为互连结构的加工提供支撑，或者同时为封盖和器件晶圆的键合提供支撑；另一方面，释放层的存在，可以在完成互连结构的加工，或者完成封盖与器件晶圆的键合后，通过释放层的释放去除衬底，提高衬底去除的方便性，还可以实现衬底去除的准确控制，避免由于通过磨削的方式去除衬底时所造成的厚度控制准确度较低对器件所造成的损伤，提高产品的成品率。

附图说明

图1至图8是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图；

图9至图10是本发明晶圆级封装方法另一实施例中部分步骤对应的结构示意图。

具体实施方式

晶圆级系统封装主要包括物理连接和电性连接这两个重要工艺。其中，最典型的封装方式可以是：1)通过固化胶将上下裸芯片立体堆叠至基板上，并采用引线互连(wirebond)工艺将两个裸芯片的引线焊盘引线至基板上；2)通过固化胶将上下裸芯片立体堆叠至基板上，并采用wire bond工艺将上裸芯片的引线焊盘引线至下裸芯片的引线焊盘上，再将下裸芯片的引线焊盘引线至基板上；3)通过预制于上裸芯片表面的凸点焊(bump)或预制于下裸芯片表面的凸点焊实现倒装焊接，并采用wire bond将下裸芯片的引线焊盘引线至基板上；4)通过预制于上裸芯片表面的凸点焊或预制于下裸芯片表面的凸点焊实现倒装焊接，并采用预制于下裸芯片内的硅通孔互连(TSV)结构将下裸芯片的引线焊盘连至下裸芯片的背面。

其中，凸点倒装焊接工艺得到越来越多的应用，尤其是基于硅通孔互连工艺以及微凸点倒装焊的高密度系统集成封装。然而，由于预制于下裸芯片内的TSV结构会将下裸芯片的引线焊盘连至下裸芯片的背面，且随着集成电路的发展趋势，集成电路设计的复杂度不断提高，金属互连结构的布局相应越来越复杂，从而导致TSV工艺的难度增大，甚至出现因下裸芯片中的功能结构(例如，金属互连结构)的阻挡作用，无法形成TSV结构的问题。

采用其他电镀方式形成连接方式时，电镀速度较慢，电镀凸点结合性有待提升。

为了解决所述技术问题，本发明实施例提供了一种晶圆级封装方法，利用具有互连结构的封盖与器件晶圆进行键合，可以实现器件与外接信号互连，并且器件晶圆和封盖通过围墙连接，为电连接第一电连接部与封盖的第二电连接部的第一导电块提供了生成空间，同时为器件工作区提供空腔工作环境，提高器件的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1至图8是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。

参考图1，提供器件晶圆100，所述器件晶圆100中形成有第一芯片110、与所述第一芯片110电连接的第一电连接部120。

所述晶圆级封装方法用于实现晶圆级系统封装，器件晶圆100用于在后续工艺中与待集成芯片进行键合。所述器件晶圆100采用集成电路制作技术所制成。本实施例中，器件晶圆100包括衬底。作为一种示例，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

器件晶圆100中形成有第一芯片110和第一电连接部120，当然，为实现在后续工艺中与待集成芯片的电连接部进行电连接，第一电连接部120位于器件晶圆100的第一表面，即第一电连接部120的表面裸露，；另外，为在后续工艺中形成第一芯片110的空腔工作环境提供基础，第一电连接部120并未覆盖第一芯片110，暴露出第一芯片110。

第一芯片110，包括裸芯片，具有塑封层的芯片，顶面具有屏蔽层的芯片，顶面具有电性引出端的芯片，如器件晶圆为减薄后的裸芯片晶圆，或者晶圆非第一电连接部的一面覆盖有塑封层或者屏蔽层，或者在晶圆非第一电连接部的一面设置电性引出端，或者还有连接电性引出端的插塞。或者所述第一芯片110包括逻辑芯片、存储芯片、中央处理器芯片、微处理器芯片、模数转换芯片的至少之一，或者所述第一芯片110包括麦克风、压力传感器、陀螺仪、速度传感器、加速度传感器中的至少一种MEMS芯片，感测传感射频信号、红外辐射信号、可见光信号、声波信号、电磁波信号其中之一的传感器芯片，芯片中有空腔或者未含空腔，或者所述第一芯片110包括具有CMOS、CIS、二极管、三极管至少之一的PN结器件，或者所述第一芯片110包括电感、电容、滤光片、MLCC、连接件至少之一的无源器件。多个第一芯片110的种类可以相同也可以不同。

传感器芯片可以是应用在5G设备中的射频模组芯片，但不限于5G射频传感器模组芯片，还可以是其他类型的射频模组芯片。接收红外辐射信号的模组芯片可以是热像仪、额温枪、其他类型中的测温或成像等利用红外辐射信号的红外传感器模组芯片。传感器模组芯片还可以是摄像头模组芯片，比如包括感光芯片以及滤光片的模组芯片，可以接收可见光用来成像。传感器模组芯片还可以是麦克风模组芯片，可以接收声波用来传递声音信号。本发明中的传感器模组芯片不限于在此列举的类型，可以为本领域可以实现一定功能的各种类型的传感器模组芯片。MEMS芯片包括麦克风、压力传感器、陀螺仪、速度传感器、加速度传感器、热电堆传感器中的至少一种。滤波器芯片包括：表面声波谐振器、体声波谐振器至少其中之一。MLCC芯片包括：NP0、C0G、Y5V、Z5U、X7R、X5R等电容器。

围墙围成的空腔作为第一芯片110的工作腔，对于空腔型体声波谐振器(fbar)和表声波谐振器(SAW)在主体谐振区下方设置有下空腔，上方形成有封盖，封盖和主体谐振区之间形成了上空腔，本实施例中的空腔可以即可以作为上空腔也可以作为下空腔。对于牢固安置型体声波谐振器(SMR)，其上方也封盖之间形成有上空腔，本实施例中的空腔可以作为上空腔。对于红外热电堆传感器，其功能区下方设置有用于隔热的隔热空腔，本实施例形成的空腔可以作为隔热空腔。对于超声波传感器，膜状的振动部悬空设置，上表面用于接收超声波，下表面遮盖空腔，本实施例的空腔可以作为超声波传感器的下空腔。

当所述空腔需要与外部连通时(如麦克风芯片，由于麦克风芯片的工作需求，空腔需与外部连通)，在形成空腔时，可以形成较大的空腔，后期工艺切割第一器件晶圆后，第一芯片110并未完全遮盖空腔，以使空腔与外部连通，如果空腔较小，切割后的第一芯片110将空腔密封，还包括在器件非功能区形成通孔，通过通孔将空腔与外部连通。

其中，第一电连接部120的表面凸出于第一芯片110的表面，与第一芯片110的内部结构电连接。在其他实施例中，第一电连接部120的表面可以与第一芯片110的表面为同一表面，或者第一电连接部120的表面低于第一芯片110的表面。

本实施例中，器件晶圆100包括相对的晶圆正面和晶圆背面，第一电连接部120位于晶圆正面，即晶圆正面露出第一电连接部120。其中，晶圆背面指的是器件晶圆100中衬底的底部表面。

需要说明的是，第一电连接部120露出的位置可以利用介质层(未标示)进行保护以防止短路，且在器件晶圆级封装方法中，再通过对介质层进行刻蚀以暴露所述第一电连接部120。

还需要说明的是，为了便于图示，本实施例以器件晶圆100中形成有三个第一芯片110为例进行说明。但所述第一芯片110的数量不仅限于三个。另外，为了便于图示，与同一个第一芯片110电连接的第一电连接部120的数量为两个，以实现第一芯片110的信号的输入和输出，当然与同一个第一芯片110电连接的第一电连接部120的数量可以为多个。

可以理解的是，同一个器件晶圆100的各个第一芯片110可以为相同类型具有相同功能的芯片，也可以为具有不同功能的芯片，同一个器件晶圆100的各个第一芯片110具体可以包括：加速度器，陀螺仪，红外传感器、体声波滤波器、表面声波滤波器、固态装配谐振器、麦克风和指纹识别器件中的至少一种。

请参考图2，提供封盖300，所述封盖300中形成有互连结构331，所述互连结构331包括第二电连接部331a。

封盖300作为晶圆级封装的待集成结构的一部分，其中形成有互连结构331，在实现对器件晶圆100的封装的同时改变第一电连接部120在晶圆平面的位置。

封盖300采用集成电路制作技术所制成，第二电连接部331a位于封盖300的第一表面，即第二电连接部331a被裸露。

需要说明的是，第二电连接部331a露出的位置可以利用介质层(未标示)进行保护以防止短路，且在器件晶圆级封装方法中，再通过对介质层进行刻蚀以暴露所述第二电连接部331a，而第二电连接部331a的表面低于介质层的表面，即形成有凹槽。

封盖300可以包括衬底310，本实施例中，所述衬底310为硅衬底，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓、镓化铟或玻璃等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。在其他实施例中，封盖也可以不包括衬底，仅包括形成有互连结构的介质层。

本实施例中，封盖300通过以下步骤获取：

提供衬底310；

在所述衬底310上形成释放层320，所述释放层320覆盖所述衬底310；

在所述释放层320上形成介质层330，在所述介质层330中形成互连结构331。

在其他实施例中，形成封盖300的步骤还可以包括，在所述介质层330中形成所述互连结构331之后，释放所述释放层320，去除所述衬底310。即封盖300为仅包括形成有互连结构331的介质层。

衬底310为封盖300的互连结构331的制作提供支撑。对封盖300的衬底的描述，可结合参考前述的相关描述，在此不再赘述。释放层320为衬底310的去除提供方便，本实施例中，所述释放层320为锗释放层；在其他实施例中，所述释放层材料为碳和热解膜中的至少一种；当衬底为透光玻璃时，所述释放层材料还可以为光解膜。

介质层330提供了互连结构331的成型空间，如图2所示，首先在释放层320上沉积一层介质材料层，然后在介质材料层的对应位置进行刻蚀和填充，形成互连结构331。

本实施例中，介质层330的材料为高阻硅，互连结构331的材料为铜，铜的电阻率较低，通过选取铜材料，有利于提高互连结构331的导电性能；而且，互连结构331形成于互连结构孔中，铜的填充性较好，从而提高互连结构331在互连结构孔内的形成质量。在其他实施例中，介质层的材料还可以为其他具有较高电阻的材料，而互连结构的材料也可以为其他可适用的导电材料，比如：镍、锌、锡、金、钨、镁。

容易理解的是，为实现互连，互连结构还包括与第二电连接部电连接的第三电连接部，第三电连接部与第二电连接部分别位于封盖相对的两个表面。本实施例中，如图2所示，封盖300包括衬底310和释放层320，第三电连接部与第二电连接部分别位于封盖相对的两个表面是指互连结构331可以包括位于介质层330的第一表面的第二电连接部331a，位于介质层330的第二表面的第三电连接部331c，当然，其中还可以包括电连接第二电连接部331a和第三电连接部331c的插塞331b，包括再布线层(redistributionlayer，RDL)结构(图中未示出)，介质层330的第一表面与介质层330的第二表面相对。在其他实施例中，封盖仅包括形成有互连结构的介质层，那么第三电连接部与第二电连接部分别位于介质层的两个相对的表面，即分别位于封盖相对的两个表面。

为减小器件晶圆级封装后的封装结构的厚度，在完成互连结构311的加工或者器件晶圆级封装后，可以进行减薄处理。而在衬底310上先形成释放层320，再在释放层320上形成介质层330，一方面，衬底310可以为互连结构331的加工提供支撑，或者同时为封盖300和器件晶圆100的键合提供支撑；另一方面，释放层320的存在，可以在完成互连结构331的加工，或者完成封盖300与器件晶圆100的键合后，通过释放层320的释放去除衬底310，提高衬底310去除的方便性，还可以实现衬底310去除的准确控制，避免由于通过磨削的方式去除衬底310时所造成的厚度控制准确度较低对器件所造成的损伤，提高产品的成品率。

在其他实施例中，也可以直接在衬底上形成介质层，进而形成互连结构。

封盖300可以为晶圆级封盖，即封盖300具有晶圆大小，则封盖300的互连结构331的数量与器件晶圆100的第一电连接部110的数量相同。

本实施例中，以器件晶圆100的所述第一芯片110的数量为三个，与每个第一芯片110电连接的第一电连接部120的数量为两个为例进行说明，封盖300的互连结构331的数量相应为六个。但互连结构331的数量不仅限于六个。

当封盖300为晶圆级封盖时，通过一次键合既可以实现晶圆级的封装，可以简化处理工艺，提高封装速度。

在其他实施例中，封盖300可以为芯片级封盖，则本文所述的提供封盖包括提供多个芯片级封盖，芯片级封盖的数量可以与器件晶圆100的第一芯片110的数量相同，也可以与器件晶圆100的第一芯片110的数量不同，当然，每个芯片级封盖的第二电连接部331a的数量与每个第一芯片110的第一电连接部120的数量相同。

当器件晶圆100的各个第一芯片110的结构相同时，各个芯片级封盖的结构可以相同，也可以在保证后续键合以及封装要求的基础上有所不同；当器件晶圆100的各个第一芯片110的结构相同时，可以选择具有不同结构的芯片级封盖，以实现不同第一芯片110的转接互连。

可以通过对晶圆级封盖进行切割的方式，获得多个分立的芯片级封盖。

请参考图3，在所述器件晶圆100的第一表面形成围墙200，所述围墙200围成的区域为空腔210。

通过在器件晶圆100的第一表面形成围墙200，在器件晶圆100和封盖300之间形成支撑，为第一电连接部120和第二电连接部331a的电连接提供空间。

围墙200所围成的区域为空腔210，与器件晶圆100的第一芯片110的位置相对应，为第一芯片提供活动空间，提高第一芯片的性能。

本实施例中，围墙200可以形成于第一电连接结构120的部分表面以及第一芯片110的边缘。当然也可以只形成于第一电连接结构120部分表面上，第一电连接结构120的部分表面，从而能够在同一步骤中，在多个第一电连接结构120上形成围墙200，从而提高封装效率，同时避免占用第一芯片110对应的区域，形成不密闭的空腔210。

本实施例中，围墙200的材料可以为干膜(Dry Film)。干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光致抗蚀膜，经曝光显影处理，即可在干膜光内形成图形。

在另一种实施例中，围墙200的材料可以为金属，首先在器件晶圆100的第一表面沉积金属层，然后刻蚀金属层，以剩余的金属层为围墙，或者在器件晶圆100的第一表面沉积介质层，刻蚀第一电连接结构120靠近第一芯片110的部分表面以及第一芯片110的边缘的介质层，形成填充孔，在填充孔内填充金属，并去除剩余的介质层，得到围墙200；

在其他实施例中，围墙200的材料还可以为芯片粘结膜DAF膜(Die attach film)，有双面粘性的膜状材料，可以利用刻蚀或者激光烧蚀进行图形化形成空腔；还可以是介质层，如硅的氧化物或氮化物，通过熔融键合连接封盖和器件晶圆；或聚合物材料。还可以是这些材料的组合，在其他实施例中，围墙200的材料还可以为光敏材料，从而能够通过光刻工艺实现图形化，从而能够降低对电极或外接互连线的损伤，

本实施例中，通过可光刻的键合材料将器件晶圆100键合在封盖300的上表面，使所述第一电连接部120和所述第二电连接部331a相对围成电连接空腔。可光刻的键合材料可以形成在器件晶圆100的表面，也可以形成在封盖300的表面，还可以在器件晶圆100以及封盖300上均形成可光刻的键合材料。形成完可光刻的键合材料后，图形化可光刻的键合材料，在可光刻的键合材料中形成空腔210。

需要说明的是，围墙200的厚度不宜过小，也不宜过大。如果厚度过小，则容易导致围墙200的高度不足，从而不能提供足够的第一电连接部120和第二电连接部331a的电连接材料的填充空间，增加后续导电材料填充于其中的难度，也不能提供最够的空腔210的空间，不能满足第一芯片110对于可动空间的要求；如果厚度过大，则相应会导致后续所形成封装结构的厚度过大，不利于器件小型化的发展。为此，本实施例中，围墙200的厚度范围为5微米-200微米。

围墙200为可光刻的键合材料时，空腔210的深度等于或小于所述可光刻的键合材料的厚度。键合器件晶圆和封盖300后，此空腔作为第一芯片110的工作腔，可以节省工艺步骤(否则需要在制造第一芯片或盖板时形成空腔)。本实施例中，空腔210用于隔热，因此对于空腔210的深度并不做限定，空腔可以贯穿可光刻的键合材料(空腔深度与可光刻的键合材料厚度相同)也可以只贯穿可光刻的键合材料的一部分厚度(空腔深度小于可光刻的键合材料的厚度)。在其他实施例中，如果需要对空腔的深度进行限定，则在形成可光刻的键合材料时，形成合适的厚度。对于空腔型体声波谐振器(BAW)和表声波谐振器(SAW)在主体谐振区下方设置有下空腔，本实施例中的空腔可以作为上空腔，谐振器的压电叠层设于第一芯片110表面，第一电连接部分别连接压电叠层的上电极和下电极。对于牢固安置型体声波谐振器(SMR)，本实施例中的空腔可以作为上空腔。对于红外热电堆传感器，其功能区下方设置有用于隔热的隔热空腔，本实施例形成的空腔可以作为隔热空腔，红外敏感单元设置于第一芯片110表面，第一电连接部连接输入输出端。对于超声波传感器，膜状的振动部悬空设置，上表面用于接收超声波，下表面遮盖空腔，本实施例的空腔可以作为超声波传感器的下空腔。

当所述空腔需要与外部连通时(如麦克风芯片，由于麦克风芯片的工作需求，空腔需与外部连通)，在形成空腔时，可以形成较大的空腔，后期工艺切割器件晶圆后，封盖并未完全遮盖空腔，以使空腔与外部连通，如果空腔较小，切割后的封盖将空腔密封，还包括在器件非功能区或者封盖上形成通孔，通过通孔将空腔与外部连通。

可光刻的键合材料包括膜状干膜或液态干膜，也可以包括其他光敏粘合材料。膜状干膜是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于器件晶圆100和/或封盖300上，经曝光显影处理，即可在干膜内形成图形。液态干膜指的是膜状干膜中的成分以液态的形式存在。另外，干膜是一种永久键合膜，粘结强度较高。膜状干膜可以通过贴膜的方式形成在器件晶圆100和/或封盖300上，液态干膜通过旋涂工艺涂布在器件晶圆100和/或封盖300上，之后对液态干膜进行固化处理。

应当注意，在进行固化处理之后，需要对干膜进行图形化工艺，以暴露器件晶圆100的第一电连接部120和封盖300上的第二电连接部331a，通过干膜键合器件晶圆100和封盖300，一方面干膜是可光刻材料，可以通过半导体工艺形成所需的图案样式，工艺简单且与半导体工艺兼容，可批量化生产。而且干膜的弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，减小器件晶圆100与封盖300的结合应力。

可光刻的键合材料的厚度为5-200μm，如15μm、30μm、80μm、150μm等。既满足了电镀液容易进入电连接空腔进行电镀，也避免了电连接空腔高度太高而导致电镀时间长的问题，从而兼顾了电镀效率与电镀的良率。另外，可光刻的键合材料在封盖300表面方向上的投影以所述第一芯片110的中心为中心，并至少覆盖所述第一芯片110面积的10％。形成较大面积的可光刻的键合材料，尤其将可光刻的键合材料形成在后期工艺中塑封层不容易填充的位置(可选方案中，后期工艺切割器件晶圆100，分离第一芯片后形成塑封层)。本方案的可光刻的键合材料不但起到粘合的作用，还起到了提前密封的作用，可光刻的键合材料和后续工艺中的塑封层共同起到密封封盖300的作用。可选方案中，可光刻的键合材料覆盖封盖300的全部下表面(除第一电连接部、第二电连接部所在的区域)，这样，在后续工艺形成塑封层时，保证封盖300下方没有空隙，提高结合强度，提高成品率。

为便于后续电镀时外部电镀液体流入电连接空腔400，可光刻的键合材料留有连通电连接空腔400流体通道。如可光刻键合材料包围第一电连接部或第二电连接部，但留有流体通道将电连接空腔400连通到芯片边缘，流体通道可以贯穿可光刻键合材料，也可以不贯穿可光刻键合材料；或者可光刻键合材料未包围或未完全包围第一电连接部或第二电连接部，未包围的部分与外界连通作为流体通道。其他实施例中，电连接空腔400连通外部，也可以作为一种流体通道；可选的在器件晶圆的相邻第一芯片110之间的可光刻的键合材料中留有通道，通道连通外部，该通道延伸至第一电连接部和第二电连接部形成的电连接空腔400，这样使得外部镀液通过通道流至电连接空腔400，形成第一导电块。在一种可能的实现方式中，可光刻的键合材料覆盖后续形成的第一导电块外围的区域，即定义第一导电块的形成位置，也就是说可光刻的键合材料围成了电连接空腔400的边界，后续第一导电块不能超越该边界，方便进行电镀工艺的控制，防止形成的第一导电块横向外溢。由于，器件晶圆100与封盖300之间通过可光刻的键合材料实现物理连接，而且可光刻的键合材料覆盖所述第一导电块外围的区域，直接增强了整个结构的机械强度，可以省去现有技术的充填灌胶工艺。若后续还进行塑封工艺，塑封材料无需填充第一芯片110与封盖300之间的间隙，从而节省了塑封工艺的时间。

请参考图4，形成所述围墙200后，键合所述封盖300与所述器件晶圆100，所述第一芯片110与所述空腔210相对应，所述第一电连接部120和所述第二电连接部331a相对，且均至少部分位于所述围墙200外，形成电连接空腔400，电连接空腔400具有开口。电连接空腔400暴露的所述第一电连接部120和所述第二电连接部331a包括正对部分P1和错开部分P2。

本实施例中，为了可以更好进行电镀工艺，第一电连接部120和第二电连接部331a在垂直于所述器件晶圆表面方向上的投影相互交错，投影重叠区域的面积大于第一电连接部120或第二电连接部331a面积的一半，以便于后续形成的第一导电块410尽可能完整的填充电连接空腔400内，避免形成的第一导电块410与第一电连接部120、第二电连接部331a接触面积过小而导致电阻增大；另一方面，错开的部分可以更容易与电镀液接触，这样可以避免由于电连接空腔小而导致电镀液不容易流入电连接空腔400而导致无法形成比较完好的第一导电块410的问题。

形成围墙200后，通过将封盖300键合于围墙200上，实现封盖300与器件晶圆100的系统集成。而且，将封盖300的第一表面键合于围墙200，以便于第二电连接部331a朝向第一电连接部120，后续实现第一电连接部120与第二电连接部331a的电连接。

本实施例中，将封盖300键合于围墙200后，第一电连接部120和第二电连接部331a之间形成电连接空腔400，电连接空腔400用于填充电连接材料，第一电连接部120与第二电连接部331a的电连接。

在本实施例中，封盖300为晶圆级封盖，将封盖300与器件晶圆100键合后，除了位于边缘位置的电连接空腔400，为方便后续进行电连接材料的填充还可以对封盖300进行切割。

具体地，请参考图5，沿切割道切割所述封盖300，形成用于填充电连接材料的开口600。

开口600与电连接空腔400连通，以便填充电连接材料经过开口600进入电连接空腔400，实现第一电连接部120与第二电连接部331a的电连接。

本实施例中，可以采用激光切割工艺，沿切割道切割封盖300，形成开口600；其他实施例中，还可以采用刀切割工艺，沿切割道切割封盖300，形成开口600。

其他实施例中，封盖300为芯片级封盖，将封盖300与器件晶圆100键合时，将各个芯片级封盖分别与各个第一芯片110键合，将芯片级封盖与第一芯片110键合后，第一电连接部和第二电连接部之间的电连接空腔为不密封空腔，直接形成有开口，从而可以填充电连接材料进入电连接空腔。其他实施例中，封盖300为晶圆级封盖，电连接空腔400的开口可以为可光刻键合材料中制作的流体通道，在器件晶圆中相邻第一芯片110之间的光刻键合材料中制作连通外界和电连接空腔400的凹槽，或者相邻第一芯片110之间不设光刻键合材料，其空间连通外界和电连接空腔400，作为开口，如图4。

请参考图6和图7，形成第一导电块410，以电连接所述第一电连接部120和所述第二电连接部331a。

通过第一导电块410电连接所述第一电连接部120和所述第二电连接部331a，从而实现封盖300和器件晶圆100的互连封装，并将器件晶圆100的电性引出，进而为后续的封装制程做准备。例如，后续能够通过第二导电块420(示于图7中)，实现第一芯片110与其他基板(例如，电路板)的电连接。

具体地，可以利用电镀工艺，使电连接材料从开口600的边界填充至电连接空腔400中，形成第一导电块410，电连接空腔400中的第一导电块410与第一电连接部120和所述第二电连接部331a均相接触，因此可以实现第一电连接部120和所述第二电连接部331a的电连接。通过电镀工艺，可在电连接空腔400中实现良好的填充效果，进而提高电连接的可靠性。电镀工艺形成的第一导电块填充第一电连接部和第二电连接部正对部分，以及错开部分位置处的电连接空腔。其他实施例中第一导电块410还向电连接空腔的开口延伸，甚至从开口向电连接空腔的外围区域延伸，延伸至第一电连接部和第二电连接部在第一芯片110表面投影的外围区域，如图7所示。

本实施例中，电镀工艺为无极电镀(即化学镀)。具体地，键合后的封盖300和器件晶圆100放置到含有金属离子的溶液(例如，化学镀银、镀镍、镀铜等溶液)中，不需要通电，根据氧化还原反应原理，利用强还原剂使金属离子还原成金属而沉积在第一电连接部120和所述第二电连接部331a的表面，形成致密金属镀层，经过一段反应时间之后，金属镀层将电连接空腔400填满，从而形成第一导电块410。因此，第一导电块410的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。

化学镀采用的镀液根据实际中需要形成的第一导电块410的材料以及第一电连接部120、第二电连接部331a的材料确定。第一电连接部120、第二电连接部331a的材料选自铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或它们的任意组合。第一导电块410的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或它们的任意组合。可选实施例中，第一导电块410的高度为5-200μm，如10μm、50μm、100μm，和/或所述第一导电块410的横截面积大于10平方微米。当第一导电块410即电连接空腔400的高度为5-200μm时，既满足了电镀液容易进入电连接空腔400进行电镀，也避免了电连接空腔400高度太高而导致电镀时间长的问题，从而兼顾了电镀效率与电镀的良率。

化学镀包括：化学镀钯浸金，其中化学镍的时间为30-50分钟，化学金的时间为4-40分钟，化学钯的时间为7-分钟；或者，化学镍金，其中化学镍的时间为30-50分钟，化学金的时间为4-40分钟；或者，化学镍，其中化学镍的时间为30-50分钟。

电镀工艺选择化学镀钯浸金(ENEPIG)或化学镍金(ENIG)时，工艺参数可以参照下表1。

表1

本发明通过电镀工艺形成第一导电块410，以实现第一电连接部与第二电连接部的电连接。第一、相对于传统的通过植球工艺形成导电凸快的方法，本发明工艺流程简单，封装效率高；第二、多个第一芯片位于器件晶圆中，多个封盖单元，通过键合器件晶圆与封盖，实现了相较于传统的每个第一芯片与封盖单独粘合相比，极大的提高了封装效率。第三、电镀工艺与封装前段的工艺兼容，可以利用传统的芯片制造工艺实现晶圆级的系统封装。

在进行化学镀之前，为了更好的完成电镀工艺，可以先对电连接部的表面进行清洁，以去除电连接部表面的自然氧化层、提高电连接部的表面湿润度(wetabilities)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。

为了更好的实现电镀，形成比较完善的第一导电块410，第一电连接部、第二电连接部的设置也需要满足一定的要求，比如：所述第一电连接部暴露出面积为5-200平方微米，在该范围内，电连接部可以与电镀液较充分的接触，避免电连接部与镀液不充分接触而影响第一导电块410与电连接部的接触，比如接触面积过小影响电阻，或者，无法接触造成电接触不良；而且，也可以保证接触面积不会过大而降低电镀效率及不会占用过多的面。

形成的第一导电块410的横截面积大于10平方微米，既可以保证第一导电块410占用的面积不会太大，也可以保证第一导电块410与电连接部之间的结合强度。

可选方案中，第一导电块410的材料与第一电连接部的材料相同，这样更容易形成第一导电块410。当然，第一电连接部的材料可以与第一导电块410的材料不同，为了后续更容易形成第一导电块410，可以在第一电连接部上先形成材料层，该材料层的材料与第一导电块410的材料相同，形成材料层的方法可以为沉积工艺。

在其他实施例中，也可以利用凸块(bumping)工艺在第一电连接部或第二电连接部上形成焊料凸点，作为第一电连接块。

如图6所示，在本实施例中，键合所述封盖300与所述器件晶圆100，并切割形成开口600后，释放所述释放层320，去除所述衬底310。

在完成封盖300与所述器件晶圆100的键合后再释放所述释放层320，可以降低对于封盖300的介质层330的厚度要求，降低键合难度。

首先形成开口600再释放所述释放层320，可以扩大释放层320的刻蚀面积或者受热面积，提高释放层320去除的速度，提高加工效率。

如前所述，本实施例中，衬底310为硅衬底，所述释放层320为锗释放层；可以通过湿法刻蚀工艺，刻蚀释放层320，实现释放层320和衬底310的去除。在其他实施例中，当释放层的材料为热解膜时，可以通过加热的方式实现释放层和衬底的去除，当释放层的材料为光解膜时，且衬底为透光的玻璃时，可以通过光照的方式实现释放层和衬底的去除。

当然，在另一种具体实施方式中，还可以首先进行释放层和衬底的去除，再切割形成开口600。

如图7所示，由于互连结构331可以包括位于介质层330的第一表面(即封盖300的第一表面)的第二电连接部331a，位于介质层330的第二表面的第三电连接部331c，以及电连接第二电连接部331a和第三电连接部331c的插塞331b，去除释放层320和衬底310后，第三电连接部331c裸露于介质层330的第二表面，从而电镀形成第一导电块410的同时，还在第三电连接部331c的表面形成第二导电块420，以便实现后续与其他基板(例如，电路板)的电连接。

这样，通过一次电镀，就可以实现第一导电块410和第二导电块420的生成，可以简化工艺流程，提高工艺效率。

在其他实施例中，还可以通过在第三电连接部上植球形成第二导电块，并且第二导电块和第一导电块可以分别生成。

从而，本发明实施例所提供的晶圆级封装方法，利用具有互连结构330的封盖300与晶圆器件100进行键合，并利用电镀工艺使器件晶圆100的第一电连接部120与封盖300的第二电连接部331a电连接，可以实现器件晶圆100的各个第一芯片110的第一电连接部120的连接点在器件晶圆100平面方向的重新布线，提高器件晶圆100的第一芯片110与其他芯片的连接的灵活性和兼容性；并且器件晶圆100和封盖300通过围墙200连接，为第一电连接部120与封盖300的第二电连接部331a电连接提供了第一导电块410的生成空间，通过电镀工艺实现立体堆叠的部件之间的电连接，省略了硅通孔互连技术的使用，降低了三维立体堆叠模式的晶圆级系统封装的难度，可以提高产品的成品率，并且器件晶圆100和封盖300通过围墙200连接，还可以在与第一芯片110相对应的位置形成空腔210，为第一芯片110提供可动空间，提高器件的性能。第一电连接部与第二电连接部在垂直于器件晶圆表面方向上采用错位设计，错位设计可以增加电镀液与电连接部的接触面积，可以防止电镀第一导电块410时，第一导电块410填充不满电连接空腔400。错位设计在保证第一导电块410填满电连接空腔400的基础上，同时保证一定的结合强度。

在另一种具体实施方式中，请参考图8，在电镀形成第一导电块410的步骤之后还包括：利用注塑剂填充开口600，形成封装层500。

封装层500用于实现对第一导电块410的保护和绝缘。因此，封装层500的材料为绝缘材料。本实施例中，封装层500的材料为环氧树脂，其他实施例中，封装层的材料包括介电材料和塑封材料中的一种或两种，其中，介电材料可以为氧化硅、氮化硅或者其他介电材料。

当形成第二导电块420时，封装层500还可以实现对于第二导电块420的保护和绝缘，而为了同时满足对第二导电块420的保护和以及方便第二导电块420与其他电路的连接，如图8所示，封装层500可以覆盖部分第二导电块420。

在其他实施例中，封装层500还可以完全覆盖第二导电块420的顶面，或者与第二导电块420的顶面齐平，为此可以对封装层进行平坦化处理，直至露出第二导电块420。在其他实施例中，也可以在形成封装层后，刻蚀第二导电块上方的封装层，从而露出第二导电块。

进一步地，所述填充形成所述第一导电块410的开口600之后还包括：

将键合有所述互连结构331的器件晶圆100进行切割，分离所述器件晶圆100的各个所述第一芯片110。

将键合有所述互连结构331的器件晶圆100进行切割，得到具有互连结构331的各个第一芯片110。

对器件晶圆100进行切割的切割工艺既可以为刀切割工艺，也可以为激光切割工艺。

图9至图10是本发明晶圆级封装方法另一实施例中各步骤对应的结构示意图。

本发明实施例与前述实施例的相同之处在此不再赘述，本发明实施例与前述实施例的不同之处在于：在所述封盖300的第一表面形成围墙200，所述围墙200围成的区域为空腔210。

请参考图9，在所述封盖300的第一表面形成围墙200，所述围墙200围成的区域为空腔210。

关于围墙200的具体描述请参考前述内容，在此不再赘述。需要说明的是，围墙200所围成的空腔210，在后续与器件晶圆100键合时，需要使空腔与第一芯片110相对应，并且围墙200的不会完全覆盖第二电连接部331a，以保证后续与第一电连接部120的电连接。

当然，当封盖300为封盖芯片时，围墙200在各个封盖芯片上形成，再将各个形成有围墙200的封盖芯片与器件晶圆100进行键合。

请参考图10，形成所述围墙200后，键合所述封盖300与所述器件晶圆100，所述第一芯片110与所述空腔210相对应，所述第一电连接部120和所述第二电连接部331a相对，且均至少部分位于所述围墙200外。

将形成有围墙200的封盖300与器件晶圆100进行键合，使第一芯片110与所述空腔210相对应，所述第一电连接部120和所述第二电连接部331a相对，且均至少部分位于所述围墙200外。

此步骤的具体内容请参考图4的描述，在此不再赘述。

后续制程与前述实施例相同，在此不再赘述。对本实施例所述封装方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

相应的，本发明还提供一种晶圆级封装结构，包括：

器件衬底，所述器件衬底中形成有第一芯片、与所述第一芯片电连接的第一电连接部；

封盖，封盖中形成有互连结构，所述互连结构包括第二电连接部；

围墙200，位于所述器件衬底和所述封盖之间，所述第一芯片110与所述围墙200围成的空腔相对应，所述第一电连接部和所述第二电连接部相对，且均至少部分位于所述围墙200外；

第一导电块，电连接所述第一电连接部和所述第二电连接部。

图8是本发明晶圆级封装结构一实施例的结构示意图。

本发明实施例所提供的晶圆级封装结构，以器件晶圆100为器件衬底，以形成互连结构331的介质层330为封盖，包括：

器件晶圆100，所述器件晶圆100中形成有第一芯片110、与所述第一芯片110电连接的第一电连接部120；

封盖300，封盖300中形成有互连结构331，所述互连结构331包括第二电连接部331a；

围墙200，位于所述器件晶圆100和所述封盖300之间，所述第一芯片110与所述围墙200围成的空腔相对应，所述第一电连接部120和所述第二电连接部331a相对，且均至少部分位于所述围墙200外，位于围墙200外暴露的第一电连接部120和所述第二电连接部331a包括正对部分和错开部分；

第一导电块410，电连接所述第一电连接部120和所述第二电连接部331a。

在一实施例中，正对部分P1和错开部分P2参考图4，正对部分的面积大于第一电连接部120或所述第二电连接部331a面积的二分之一，错开的部分可以更容易与电镀液接触，这样可以避免由于电连接空腔400小而导致电镀液不容易流入电连接空腔400而导致无法形成比较完好的第一导电块的问题，可以更好的实现电镀工艺，使形成的第一导电块尽可能完整的填充电连接空腔400内，避免形成的第一导电块与电连接部接触面积过小而导致电阻增大。

围墙包括可光刻的键合材料，芯片粘结膜，金属，介质层，或聚合物材料之一或组合，厚度为5-200μm，所述可光刻键合材料至少覆盖所述第一芯片110面积的10％，第一导电块的横截面积大于10平方微米。设置和效果如前所述，不再赘述。

第一互连电极、第二互连电极的材料选自：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或它们的任意组合；所述第一导电块的材料选自：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或它们的任意组合，在一实施例中第一互连电极、第二互连电极和第一导电块的材料相同，可以提升电镀质量，增加结合力。

在一实施例中，互连结构还包括与所述第二电连接部电连接的第三电连接部，所述第三电连接部与所述第二电连接部分别位于所述封盖300相对的两个表面；所述第三电连接部通过电镀工艺或植球工艺形成第二导电块。

由于互连结构331可以包括位于介质层330的第一表面(即封盖300的第一表面)的第二电连接部331a，位于介质层330的第二表面的第三电连接部331c，以及电连接第二电连接部331a和第三电连接部331c的插塞331b，去除释放层320和衬底310后，第三电连接部331c裸露于介质层330的第二表面，从而电镀形成第一导电块410的同时，还在第三电连接部331c的表面形成第二导电块420，以便实现后续与其他基板(例如，电路板)的电连接。

这样，通过一次电镀，就可以实现第一导电块410和第二导电块420的生成，可以简化工艺流程，提高工艺效率。

在其他实施例中，还可以通过在第三电连接部上植球形成第二导电块，并且第二导电块和第一导电块可以分别生成。

从而，本发明实施例所提供的晶圆级封装结构，利用具有互连结构330的封盖300与晶圆器件100进行键合，并利用电镀工艺使器件晶圆100的第一电连接部120与封盖300的第二电连接部331a电连接，可以实现器件晶圆100的各个第一芯片110的第一电连接部120的连接点在器件晶圆100平面方向的重新布线，提高器件晶圆100的第一芯片110与其他芯片的连接的灵活性和兼容性；并且器件晶圆100和封盖300通过围墙200连接，为第一电连接部120与封盖300的第二电连接部331a电连接提供了第一导电块410的生成空间，通过电镀工艺实现立体堆叠的部件之间的电连接，省略了硅通孔互连技术的使用，降低了三维立体堆叠模式的晶圆级系统封装的难度，可以提高产品的成品率，并且器件晶圆100和封盖300通过围墙200连接，还可以在与第一芯片110相对应的位置形成空腔210，为第一芯片110提供可动空间，提高器件的性能。第一电连接部与第二电连接部在垂直于器件晶圆表面方向上采用错位设计，错位设计可以增加电镀液与电连接部的接触面积，可以防止电镀第一导电块410时，第一导电块410填充不满电连接空腔400。错位设计在保证第一导电块410填满电连接空腔400的基础上，同时保证一定的结合强度。

对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。

虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种变动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。