一种半导体结构及其制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

Rashba自旋轨道耦合(SOC)是实现栅控量子计算的理论基础，传统的III–V族材料虽然拥有强自旋轨道耦合，但其自旋轨道耦合是Dresselhaus自旋轨道耦合和Rashba自旋轨道耦合的混合态，同时III–V族具有很强的核自旋干扰，且较难与大规模硅基CMOS相兼容，制备成本较高。

发明内容

本发明提供了一种半导体结构及其制备方法，采用Ⅳ族材料Ge/GeSi/Si体系，以形成可限制载流子的包含高迁移率二维空穴气的异质结结构，改善核自旋干扰现象，便于与大规模硅基CMOS相兼容，降低制备成本。

第一方面，本发明提供了一种半导体结构，该半导体结构包括一个基底，在基底的上方形成有锗虚拟衬底层，在锗虚拟衬底层的上方形成有锗硅逆渐变缓冲层，在锗硅逆渐变缓冲层的上方形成有第一锗硅限制层，在第一锗硅限制层上形成有锗量子阱层，在锗量子阱层上形成有第二锗硅限制层，在第二锗硅限制层上形成有硅帽层。

在上述的方案中，通过采用Ⅳ族材料Ge/GeSi/Si体系，依次形成锗虚拟衬底层和锗硅逆渐变缓冲层，然后在锗硅逆渐变缓冲层上依次形成第一锗硅限制层、锗量子阱层和第二锗硅限制层，通过调节锗硅逆渐变缓冲层的过度程度，可调控锗量子阱层的应变大小，形成可限制载流子的包含高迁移率二维空穴气的异质结结构，改善核自旋干扰现象，便于与大规模硅基CMOS相兼容，降低制备成本。且本发明的半导体结构还能够应用于固态半导体量子计算领域，能够在锗量子阱层进行大规模量子点的制备。

在一个具体的实施方式中，锗虚拟衬底层包括：先采用低温外延技术生长在基底上方的低温锗虚拟衬底层、后采用高温外延技术在低温锗虚拟衬底层上生长高温锗虚拟衬底层。通过采用高低温外延两步生长法，先后形成低温锗虚拟衬底层和高温锗虚拟衬底层，能够在低温层充分释放应变并容纳应变释放导致的位错，能够形成充分弛豫的锗虚拟衬底层；同时还与锗硅逆渐变缓冲层通过充分的应变释放，减少后续步骤中的第一锗硅限制层的赝晶生长现象，以此在第一锗硅限制层后生长锗量子阱时，能够给锗量子阱层引入足够的压应变。

在一个具体的实施方式中，锗硅逆渐变缓冲层的材料为Ge

在一个具体的实施方式中，第一锗硅限制层和第二锗硅限制层的材料均为Ge

在一个具体的实施方式中，该半导体结构还包括：嵌设在锗虚拟衬底层、锗硅逆渐变缓冲层和第一锗硅限制层中的至少一个层结构的底部的位错隔离图案。其中，层结构的底部的位错隔离图案包含有多个位错隔离结构；多个位错隔离结构中任意相邻的两个位错隔离结构之间，均通过层结构隔开。通过在锗虚拟衬底层、锗硅逆渐变缓冲层和第一锗硅限制层中的至少一个层结构的底部嵌设位错隔离图案，使得锗大部分位错和缺陷被限制在位错隔离图案区域以下，因此在位错隔离图案区域之上能够更好的进行高质量锗材料的生长。位错隔离图案增加位错容纳度，能够实现位错容纳，能够阻断穿透位错向上延伸，阻断有晶格失配产生的穿透位错，实现更高质量的高迁移率二维空穴气异质结结构。

在一个具体的实施方式中，该半导体结构还包括：形成在基底与锗虚拟衬底层的层间、锗虚拟衬底层与锗硅逆渐变缓冲层的层间、和锗硅逆渐变缓冲层与第一锗硅限制层的层间中的至少一个层间的位错隔离层。通过在基底与锗虚拟衬底层的层间、锗虚拟衬底层与锗硅逆渐变缓冲层的层间、和锗硅逆渐变缓冲层与第一锗硅限制层的层间中的至少一个层间，形成位错隔离层，能够阻断穿透位错向上延伸，阻断有晶格失配产生的穿透位错，实现更高质量的高迁移率二维空穴气异质结结构。

在一个具体的实施方式中，该半导体结构还包括：形成在基底与锗虚拟衬底层的层间、锗虚拟衬底层与锗硅逆渐变缓冲层的层间、和锗硅逆渐变缓冲层与第一锗硅限制层的层间中的至少一个层间的位错隔离层，以及嵌设在锗虚拟衬底层、锗硅逆渐变缓冲层和第一锗硅限制层中的至少一个层结构的底部的位错隔离图案。其中，层结构的底部的位错隔离图案包含有多个位错隔离结构；多个位错隔离结构中任意相邻的两个位错隔离结构之间，均通过层结构隔开。通过同时采用上述两种方法，使得锗大部分位错和缺陷被限制在位错隔离图案区域，因此在位错隔离图案区域之上能够更好的进行高质量锗材料的生长。位错隔离图案增加位错容纳度，能够实现位错容纳，能够阻断穿透位错向上延伸，阻断有晶格失配产生的穿透位错，实现更高质量的高迁移率二维空穴气异质结结构。

在一个具体的实施方式中，多个位错隔离结构中的每个位错隔离结构的材料为：氧化物、氮化物、硅或锗。以提高位错容纳效果，提高阻断穿透位错向上延伸效果，提高阻断有晶格失配产生的穿透位错效果，实现更高质量的高迁移率二维空穴气异质结结构。

在一个具体的实施方式中，多个位错隔离结构中的每个位错隔离结构为：横截面形状为矩形、菱形或圆形的柱体、台体或椎体。以提高位错容纳效果，提高阻断穿透位错向上延伸效果，提高阻断有晶格失配产生的穿透位错效果，实现更高质量的高迁移率二维空穴气异质结结构。

在一个具体的实施方式中，位错隔离层为锗晶格结构层或锗硅晶格结构层。或，位错隔离层为由锗晶格结构层和锗硅晶格结构层交替生长形成的超晶格多层结构层。以提高位错容纳效果，提高阻断穿透位错向上延伸效果，提高阻断有晶格失配产生的穿透位错效果，实现更高质量的高迁移率二维空穴气异质结结构。

第二方面，本发明还提供了一种半导体结构的制备方法，该制备方法包括：提供一基底；在基底的上方形成锗虚拟衬底层；在锗虚拟衬底层的上方形成锗硅逆渐变缓冲层；在锗硅逆渐变缓冲层的上方形成第一锗硅限制层；在第一锗硅限制层上形成锗量子阱层；在锗量子阱层上形成第二锗硅限制层；在第二锗硅限制层上形成硅帽层。

在上述的方案中，通过采用Ⅳ族材料Ge/GeSi/Si体系，依次形成锗虚拟衬底层和锗硅逆渐变缓冲层，然后在锗硅逆渐变缓冲层上依次形成第一锗硅限制层、锗量子阱层和第二锗硅限制层，通过调节锗硅逆渐变缓冲层的过度程度，可调控锗量子阱层的应变大小，形成可限制载流子的包含高迁移率二维空穴气的异质结结构，改善核自旋干扰现象，便于与大规模硅基CMOS相兼容，降低制备成本。且本发明的半导体结构还能够应用于固态半导体量子计算领域，能够在锗量子阱层进行大规模量子点的制备。

附图说明

图1为本发明实施例提供的一种半导体结构的剖视结构示意图；

图2为本发明实施例提供的另一种半导体结构的剖视结构示意图；

图3为本发明实施例提供的一种在基底上沉积位错隔离结构材料后的结构示意图；

图4为刻蚀图3示出的结构形成的位错隔离图案的结构示意图；

图5为本发明实施例提供的另一种半导体结构的剖视结构示意图；

图6为本发明实施例提供的一种半导体结构的制备方法的流程图。

附图标记：

10-基底20-锗虚拟衬底层30-锗硅逆渐变缓冲层

40-第一锗硅限制层50-锗量子阱层60-第二锗硅限制层

70-硅帽层80-位错隔离结构81-位错隔离结构材料

90-位错隔离层91-锗晶格结构层92-锗硅晶格结构层

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了方便理解本发明实施例提供的半导体结构，下面首先说明一下本发明实施例提供的半导体结构的应用场景，该半导体结构应用于诸如但不限于CMOS等晶体管的制备过程中。当然该半导体结构还可以应用于固态半导体量子计算领域，进行大规模量子点的制备。下面结合附图对该半导体结构进行详细的叙述。

参考图1，本发明实施例提供的半导体结构包括一个基底10，在基底10的上方形成有锗虚拟衬底层20，在锗虚拟衬底层20的上方形成有锗硅逆渐变缓冲层30，在锗硅逆渐变缓冲层30的上方形成有第一锗硅限制层40，在第一锗硅限制层40上形成有锗量子阱层50，在锗量子阱层50上形成有第二锗硅限制层60，在第二锗硅限制层60上形成有硅帽层70。

在上述的方案中，通过采用Ⅳ族材料Ge/GeSi/Si体系，依次形成锗虚拟衬底层20和锗硅逆渐变缓冲层30，然后在锗硅逆渐变缓冲层30上依次形成第一锗硅限制层40、锗量子阱层50和第二锗硅限制层60，通过调节锗硅逆渐变缓冲层30的过度程度，可调控锗量子阱层50的应变大小，形成可限制载流子的包含高迁移率二维空穴气的异质结结构，改善核自旋干扰现象，便于与大规模硅基CMOS相兼容，降低制备成本。且本发明实施例提供的半导体结构还能够应用于固态半导体量子计算领域，能够在锗量子阱层50进行大规模量子点的制备。下面结合附图对上述各个结构进行详细的介绍。

在设置基底10时，可以采用诸如但不限于硅材料形成的硅基底10，作为设置其他材料层及微电子器件的载体。

参考图1，在基底10的上方形成有锗虚拟衬底层20。具体在基底10的上方形成锗虚拟衬底层20时，可以先采用低温外延生长技术在基底10上方外延生长形成低温锗虚拟衬底层20，之后采用高温外延生长技术在低温锗虚拟衬底层20上外延生长形成高温锗虚拟衬底层20。通过采用采用高低温外延两步生长法，先后形成低温锗虚拟衬底层20和高温锗虚拟衬底层20，能够在低温层充分释放应变并容纳应变释放导致的位错，能够形成充分弛豫的锗虚拟衬底层20；同时还与锗硅逆渐变缓冲层30通过充分的应变释放，减少后续步骤中的第一锗硅限制层40的赝晶生长现象，以此在第一锗硅限制层40后生长锗量子阱50时，能够给锗量子阱层50引入足够的压应变。应当理解的是，锗虚拟衬底的形成方式并不限于上述示出的方式，除此之外，还可以采用其他的方式。

接下来，继续参考图1，在锗虚拟衬底层20的上方形成有锗硅逆渐变缓冲层30。在具体形成锗硅逆渐变缓冲层30时，同样可以采用诸如但不限于MBE、UHVCVD、RPCVD等的外延生长工艺在锗虚拟衬底层20的上方外延出锗硅逆渐变缓冲层30。在确定锗硅逆渐变缓冲层30的材料时，锗硅逆渐变缓冲层30的材料为Ge

接下来，如图1所示，在锗硅逆渐变缓冲层30的上方形成有第一锗硅限制层40，在第一锗硅限制层40上形成有锗量子阱层50，在锗量子阱层50上形成有第二锗硅限制层60。其中的第一锗硅限制层40和第二锗硅限制层60的材料可以均为Ge

与现有技术相比，本申请利用作为IV族材料的材料锗中只存在Rashba自旋轨道耦合(SOC)、能够与大规模硅基集成电路兼容、以及还具有的较强的自旋轨道耦合强度的特性，实现栅控量子计算的优良载体。本申请通过依次形成锗虚拟衬底层20和锗硅逆渐变缓冲层30，然后在锗硅逆渐变缓冲层30上依次形成第一锗硅限制层40、锗量子阱层50和第二锗硅限制层60，通过调节锗硅逆渐变缓冲层30的过度程度，可调控锗量子阱层50的应变大小，形成可限制载流子的包含高迁移率二维空穴气的异质结结构，改善核自旋干扰现象，便于与大规模硅基CMOS相兼容，降低制备成本。即利用材料锗还具有很高的空穴载流子迁移率特性，使最终形成的GeSi/Ge异质结材料能够形成高迁移率二维空穴气，有利于量子集成。且本发明实施例提供的半导体结构还能够应用于固态半导体量子计算领域，能够在锗量子阱层50进行大规模量子点的制备。

继续参考图1，还可以在第二锗硅限制层60的表面形成一层硅帽层70，该硅帽层70的材料可以为硅、二氧化硅等材料，以保护第二锗硅限制层60。

另外，参考图2，该半导体结构还可以进一步包括：嵌设在锗虚拟衬底层20、锗硅逆渐变缓冲层30和第一锗硅限制层40中的至少一个层结构的底部的位错隔离图案。其中，上述层结构的底部的位错隔离图案包含有多个位错隔离结构80，且多个位错隔离结构80中任意相邻的两个位错隔离结构80之间，均通过该层结构隔开。上述的位错隔离图案可以采用如图2所示出的只嵌设在锗虚拟衬底层20的底部。当然，位错隔离图案还可以只嵌设在锗硅逆渐变缓冲层30的底部，或者还可以只嵌设在第一锗硅限制层40的底部。甚至，位错隔离图案可以只嵌设在锗虚拟衬底层20、锗硅逆渐变缓冲层30和第一锗硅限制层40中的任意两个层结构的底部，即在锗虚拟衬底层20、锗硅逆渐变缓冲层30和第一锗硅限制层40中的任意两个层结构的底部均嵌设有位错隔离图案。例如，位错隔离图案可以只嵌设在锗虚拟衬底层20和锗硅逆渐变缓冲层30的底部，而在第一锗硅限制层40的底部不再嵌设位错隔离图案。甚至，还可以在锗虚拟衬底层20、锗硅逆渐变缓冲层30和第一锗硅限制层40中的每个层结构的底部均嵌设有位错隔离图案，即锗虚拟衬底层20、锗硅逆渐变缓冲层30和第一锗硅限制层40，这三个层结构的底部都嵌设有位错隔离图案。通过在锗虚拟衬底层20、锗硅逆渐变缓冲层30和第一锗硅限制层40中的至少一个层结构的底部嵌设位错隔离图案，使得锗大部分位错和缺陷被限制在位错隔离图案区域以下，因此在位错隔离图案区域之上能够更好的进行高质量锗材料的生长。位错隔离图案增加位错容纳度，能够实现位错容纳，能够阻断穿透位错向上延伸，阻断有晶格失配产生的穿透位错，实现更高质量的高迁移率二维空穴气异质结结构。

在设置每个层结构中的位错隔离图案时，同一位错隔离图案的多个位错隔离结构80中的每个位错隔离结构80具体可以采用诸如但不限于氧化物、氮化物、硅或锗等材料制备而成，其中的氧化物可以为二氧化硅等氧化材料。以提高位错容纳效果，提高阻断穿透位错向上延伸效果，提高阻断有晶格失配产生的穿透位错效果，实现更高质量的高迁移率二维空穴气异质结结构。

另外，多个位错隔离结构80中的每个位错隔离结构80具体可以为：横截面形状为矩形、菱形或圆形的柱体、台体或椎体。例如，每个位错隔离结构80可以为横截面形状为矩形的柱体，该矩形具体可以为长方形，则每个位错隔离结构80具体为长条形结构；该矩形也可以为正方形，则每个位错隔离结构80具体为方形柱体结构。在每个位错隔离结构80为横截面形状为圆形的柱体时，每个位错隔离结构80为圆柱体结构。在每个位错隔离结构80为横截面形状为菱形的柱体时，每个位错隔离结构80为菱形柱体结构。在每个位错隔离结构80为横截面形状为矩形的台体时，每个位错隔离结构80的横截面均为矩形，但是横截面的面积由底部向顶部逐渐缩小。在每个位错隔离结构80为横截面形状为圆形的台体时，则每个位错隔离结构80为圆台结构。在每个位错隔离结构80为横截面形状为圆形的椎体时，则每个位错隔离结构80为圆锥体结构。通过上述设置方式，能够提高位错容纳效果，提高阻断穿透位错向上延伸效果，提高阻断有晶格失配产生的穿透位错效果，实现更高质量的高迁移率二维空穴气异质结结构。且同一位错隔离图案中的多个位错隔离结构80可以呈周期性排列，使同一位错隔离图案的每个位置的位错隔离效果较为均匀。

下面结合图2、图3及图4介绍一种如何在锗虚拟衬底层20的底部形成位错隔离图案，具体的，参考图3，首先在基底10上沉积一层位错隔离结构材料81，该位错隔离结构材料81可以为上述示出的氧化物、氮化物、硅或锗，具体的沉积方式可以采用热氧或PECVD(Plasma Enhanced Chemical Vapor Deposition，是指等离子体增强化学的气相沉积法)，ALD(Atom Layer Deposition原子层沉积法)等工艺沉积。之后，参考图4，在位错隔离结构材料81上刻蚀出位错隔离图案，具体的方式可以采用光刻技术等方式。之后，在位错隔离图案的上端面、侧壁、以及相邻的位错隔离结构80之间的基底10表面外延生长锗虚拟衬底层20，从而实现在锗虚拟衬底层20的底部嵌设位错隔离图案。上述工艺同样可以应用于将位错隔离图案嵌设在锗硅逆渐变缓冲层30或第一锗硅限制层40的底部的方式，具体嵌设时可以根据设置位置不同进行适应性的调整，在此不再赘述。

再者，参考图5，该半导体结构还可以进一步包括：形成在基底10与锗虚拟衬底层20的层间、锗虚拟衬底层20与锗硅逆渐变缓冲层30的层间、和锗硅逆渐变缓冲层30与第一锗硅限制层40的层间中的至少一个层间的位错隔离层90。通过在基底10与锗虚拟衬底层20的层间、锗虚拟衬底层20与锗硅逆渐变缓冲层30的层间、和锗硅逆渐变缓冲层30与第一锗硅限制层40的层间中的至少一个层间，形成位错隔离层90，能够阻断穿透位错向上延伸，阻断有晶格失配产生的穿透位错，实现更高质量的高迁移率二维空穴气异质结结构。

例如，可以如图5示出的在基底10与锗虚拟衬底层20的层间形成位错隔离层90，同时在锗虚拟衬底层20与锗硅逆渐变缓冲层30的层间也形成有位错隔离层90，且还在锗硅逆渐变缓冲层30与第一锗硅限制层40的层间中也形成有位错隔离层90；即在基底10、锗虚拟衬底层20、锗硅逆渐变缓冲层30、第一锗硅限制层40，这四个层结构中任意相邻的两个层结构的层间均设置为位错隔离层90。应当理解的是，位错隔离层90并不限于图5示出的设置方式，除此之外，还可以采用其他的设置方式。例如，可以只设置一个位错隔离层90，具体的，可以仅在基底10与锗虚拟衬底层20的层间设置位错隔离层90，或者仅在锗虚拟衬底层20与锗硅逆渐变缓冲层30的层间设置位错隔离层90，或者，仅在锗硅逆渐变缓冲层30与第一锗硅限制层40的层间设置位错隔离层90。当然，还可以只设置两个位错隔离层90。具体的，可以仅在基底10与锗虚拟衬底层20的层间、和锗虚拟衬底层20与锗硅逆渐变缓冲层30的层间，这两个层间均设置位错隔离层90；可以仅在基底10与锗虚拟衬底层20的层间、和锗硅逆渐变缓冲层30与第一锗硅限制层40的层间，这两个层间均设置位错隔离层90；可以仅在锗虚拟衬底层20与锗硅逆渐变缓冲层30的层间、和锗硅逆渐变缓冲层30与第一锗硅限制层40的层间，这两个层间均设置位错隔离层90。

在设置每个位错隔离层90时，位错隔离层90可以为锗晶格结构层，即每个位错隔离层90仅由一层锗晶格结构层形成。位错隔离层90还可以为锗硅晶格结构层，即每个位错隔离层90仅由一层锗硅晶格结构层形成。当然，位错隔离层90的设置方式并不限于上述示出的方式，除此之外，还可以采用其他的方式。例如，可以采用如图5示出的位错隔离层90为由锗晶格结构层91和锗硅晶格结构层92交替生长形成的超晶格多层结构层，具体的，参考图5，每个超晶格多层结构层是由锗晶格结构层91和锗硅晶格结构层92交替生长形成。且具体形成位错隔离层90中的锗晶格结构层91或锗硅晶格结构层92的方式，同样可以采用上述示出的诸如但不限于MBE、UHVCVD、RPCVD等的外延生长工艺，来外延生长锗晶格结构层91或锗硅晶格结构层92。通过上述示出的位错隔离层90的设置方式，能够提高位错容纳效果，提高阻断穿透位错向上延伸效果，提高阻断有晶格失配产生的穿透位错效果，实现更高质量的高迁移率二维空穴气异质结结构。

另外，在还可以在同一个半导体结构中既设置位错隔离层90，又设置位错隔离图案。其中的位错隔离层90形成在基底10与锗虚拟衬底层20的层间、锗虚拟衬底层20与锗硅逆渐变缓冲层30的层间、和锗硅逆渐变缓冲层30与第一锗硅限制层40的层间中的至少一个层间。其中的位错隔离图案嵌设在锗虚拟衬底层20、锗硅逆渐变缓冲层30和第一锗硅限制层40中的至少一个层结构的底部。其中，该层结构的底部的位错隔离图案包含有多个位错隔离结构80，多个位错隔离结构80中任意相邻的两个位错隔离结构80之间均通过层结构隔开。具体形成位错隔离层90和位错隔离图案的方式，参考前述示出的方式，在此不再赘述。上述通过同时采用上述两种方法，使得锗大部分位错和缺陷被限制在位错隔离图案区域以下，因此在位错隔离图案区域之上能够更好的进行高质量锗材料的生长。位错隔离图案增加位错容纳度，能够实现位错容纳，能够阻断穿透位错向上延伸，阻断有晶格失配产生的穿透位错，实现更高质量的高迁移率二维空穴气异质结结构。

通过采用Ⅳ族材料Ge/GeSi/Si体系，依次形成锗虚拟衬底层20和锗硅逆渐变缓冲层30，然后在锗硅逆渐变缓冲层30上依次形成第一锗硅限制层40、锗量子阱层50和第二锗硅限制层60，通过调节锗硅逆渐变缓冲层30的过度程度，可调控锗量子阱层50的应变大小，形成可限制载流子的包含高迁移率二维空穴气的异质结结构，改善核自旋干扰现象，便于与大规模硅基CMOS相兼容，降低制备成本。且本发明实施例提供的半导体结构还能够应用于固态半导体量子计算领域，能够在锗量子阱层50进行大规模量子点的制备。

另外，本发明实施例还提供了一种半导体结构的制备方法，参考图1及图6，该制备方法包括：

S10：提供一基底10；

S20：在基底10的上方形成锗虚拟衬底层20；

S30：在锗虚拟衬底层20的上方形成锗硅逆渐变缓冲层30；

S40：在锗硅逆渐变缓冲层30的上方形成第一锗硅限制层40；

S50：在第一锗硅限制层40上形成锗量子阱层50；

S60：在锗量子阱层50上形成第二锗硅限制层60；

S70：在第二锗硅限制层60上形成硅帽层70。

在上述的方案中，通过采用Ⅳ族材料Ge/GeSi/Si体系，依次形成锗虚拟衬底层20和锗硅逆渐变缓冲层30，然后在锗硅逆渐变缓冲层30上依次形成第一锗硅限制层40、锗量子阱层50和第二锗硅限制层60，通过调节锗硅逆渐变缓冲层30的过度程度，可调控锗量子阱层50的应变大小，形成可限制载流子的包含高迁移率二维空穴气的异质结结构，改善核自旋干扰现象，便于与大规模硅基CMOS相兼容，降低制备成本。且本发明实施例提供的半导体结构还能够应用于固态半导体量子计算领域，能够在锗量子阱层50进行大规模量子点的制备。

上述每个步骤的具体制备方式，参考前述关于半导体结构对应部分的描述，在此不再具体赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。