三维相变存储器及其制备方法

技术领域

本发明涉及存储器技术领域，尤其涉及一种三维相变存储器及其制备方法。

背景技术

存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。

3D存储器包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。例如，相变存储器(Phase Change Memory，PCM)可以基于以电热方式对相变材料所做的加热和淬火来驱动相变材料在非晶相和晶相之间进行转换，进而利用非晶相与晶相在电阻率上的差异实现0和1的存储功能。随着存储密度的逐渐增大，如何优化和解决存储单元热串扰的问题成为本领域的重要研究方向。

发明内容

有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维相变存储器及其制备方法。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种三维相变存储器，包括：

沿第一方向延伸的第一导电线、沿第二方向延伸的第二导电线，以及沿第三方向设置于所述第一导电线和所述第二导电线之间的相变存储单元；所述相变存储单元包括沿第三方向叠置的第一选通层、相变存储层以及第二选通层，所述第一选通层位于所述相变存储层与所述第一导电线之间，所述第二选通层位于所述相变存储层与所述第二导电线之间，所述第三方向垂直于所述第一方向与所述第二方向；其中，

第一导电线的厚度D1、第二导电线的厚度D2、第一选通层的厚度d1、第二选通层的厚度d2、第一选通层的热导率系数k1和第二选通层的热导率系数 k2满足如下条件：

其中，D1不等于D2，λ为0.7-1.3。

上述方案中，所述第一选通层的热导率系数k1等于所述第二选通层的热导率系数k2。

上述方案中，所述第一选通层的厚度d1等于所述第二选通层的厚度d2。

上述方案中，所述第一选通层的材料包括第一化合物，所述第二选通层包括C或N掺杂的第二化合物。

在实际操作中，所述第一化合物和所述第二化合物选自Ge-Se系列材料、 Ge-Te-Pb系列材料、Ge-Se-Te系列材料、Zn-Te系列材料、Ge-Te系列材料、 Nb-O系列材料、Si-As-Te系列材料、Si-Te系列材料、C-Te系列材料、B-Te系列材料、Ge-Te系列材料、Al-Te系列材料、Ge-Sb-Te系列材料、Ge-Sb系列材料、Bi-Te系列材料、As-Te系列材料或Sn-Te系列材料中的一种或多种。

上述方案中，所述相变存储单元具体包括：

沿第三方向依次堆叠的第一选通层、第一电极、第二电极、相变存储层、第三电极、第四电极和第二选通层；其中，

所述第一电极与所述第四电极的材料包括含碳材料；

所述第二电极与所述第三电极的材料包括金属材料。

本发明实施例还提供了一种三维相变存储器的制备方法，包括：

形成第一导电线材料层，所述第一导电线材料层用于形成沿第一方向延伸的第一导电线；

在所述第一导电线材料层上形成相变存储单元材料叠层，所述相变存储单元材料叠层用于形成相变存储单元，所述相变存储单元包括沿第三方向叠置的第一选通层、相变存储层以及第二选通层，所述第一选通层位于所述相变存储层与所述第一导电线之间，所述第二选通层位于所述相变存储层与所述第二导电线之间；

形成位于所述相变存储单元上的沿第二方向延伸的第二导电线；其中；

所述第三方向垂直于所述第一方向与所述第二方向；

第一导电线的厚度D1、第二导电线的厚度D2、第一选通层的厚度d1、第二选通层的厚度d2、第一选通层的热导率系数k1和第二选通层的热导率系数 k2满足如下条件：

其中，D1不等于D2，λ为0.7-1.3。

上述方案中，所述第一选通层的热导率系数k1等于所述第二选通层的热导率系数k2。

上述方案中，所述第一选通层的厚度d1等于所述第二选通层的厚度d2。

上述方案中，所述第一选通层的材料包括第一化合物，所述第二选通层的材料包括C或N掺杂的第二化合物。

在实际操作中，所述第一化合物和所述第二化合物选自Ge-Se系列材料、 Ge-Te-Pb系列材料、Ge-Se-Te系列材料、Zn-Te系列材料、Ge-Te系列材料、 Nb-O系列材料、Si-As-Te系列材料、Si-Te系列材料、C-Te系列材料、B-Te系列材料、Ge-Te系列材料、Al-Te系列材料、Ge-Sb-Te系列材料、Ge-Sb系列材料、Bi-Te系列材料、As-Te系列材料或Sn-Te系列材料中的一种或多种。

上述方案中，所述相变存储单元具体包括：

沿第三方向依次堆叠的第一选通层、第一电极、第二电极、相变存储层、第三电极、第四电极和第二选通层；其中，

所述第一电极与所述第四电极的材料包括含碳材料；

所述第二电极与所述第三电极的材料包括金属材料。

本发明实施例通过将第一导电线和第二导电线的厚度，第一选通层和第二选通层的厚度以及第一选通层和第二选通层的热导率系设置为满足上述公式，平衡了相变存储层朝向第一导电线和第二导电线的热扩散不均匀性，使得整个三维相变存储器沿第一方向和第二方向的热分布更加均匀，减小热串扰对三维相变存储器的存储程序的影响，进而提升读/写程序的准确性。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1a为相关技术中三维相变存储器的结构示意图；图1b为90nm结构三维相变存储器的热串扰示意图；图1c为45nm结构三维相变存储器的热串扰示意图；

图2为本发明实施例提供的三维相变存储器的结构示意图；

图3a至图3b为本发明不同实施例提供的三维相变存储器中相变存储单元的结构示意图；

图4为本发明实施例提供的三维相变存储器的制备方法的流程示意图；

图5a至图5e为本发明一实施例提供的三维相变存储器在不同工艺环节中的细节剖视图；

图6a至图6f为本发明另一实施例提供的三维相变存储器在不同工艺环节中的细节剖视图；

图7为相关技术中三维相变存储器的TEM图像。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向 (旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在下文的描述中使用的，术语“三维存储器”是指具有如下存储单元的半导体器件：所述存储单元垂直布置在横向取向的衬底上，以使得所述存储单元的数量在垂直方向上相对于衬底提高。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。

如图1a所示，相关技术中，三维相变存储器主要为三维交叉点(3D XPoint) 架构，该架构下存储单元110位于彼此垂直相交的位线(BL)111和字线(WL) 112的交叉点处。在三维交叉点架构中，相邻存储单元之间的距离与字线(WL) 和位线(BL)的线宽直接相关。随着存储器密度逐渐提升，存储单元的排布越来越密集，相邻存储单元的间距越来越小，这导致存储单元相互之间的热串扰加剧。附图1b-1c是三维相变存储器热串扰现象示意图，当三维交叉点存储器从90nm结构(参见附图1b)缩小至45nm结构(参见附图1c)时，相邻存储单元已经非常接近各自的热核心区域，热串扰带来的存储不稳定严重影响三维存储器的应用。

图7为相关技术中三维相变存储器的TEM图像。如图7所示，在一些相关技术中，为了节省掩膜次数简化三维相变存储器的制备工艺、提高刻蚀后相变存储单元的准直性和稳定性等目的，三维相变存储结构中的字线和位线的厚度会设置为不同。例如图1a和图7所示，字线112的厚度大于位线111的厚度。在三维相变存储器工作时，相变存储层产生的热量更易朝向具有更大厚度的字线112处传递，也即字线112上得到的热量大于位线111上得到的热量。加之位线111沿第一方向延伸，而字线112沿第二方向延伸，进而会导致三维相变存储器沿第一方向的热扩散与沿第二方向的热扩散不均匀，这将进一步扰乱三维相变存储器的存储程序，影响读/写操作的准确性。

本发明实施例提供一种三维相变存储器200，如图2所示，包括：

沿第一方向延伸的第一导电线211、沿第二方向延伸的第二导电线212，以及沿第三方向设置于所述第一导电线211和所述第二导电线212之间的相变存储单元210；所述相变存储单元210包括沿第三方向叠置的第一选通层222-1、相变存储层221以及第二选通层222-2，所述第一选通层222-1位于所述相变存储层221与所述第一导电线211之间，所述第二选通层222-2位于所述相变存储层221与所述第二导电线212之间，所述第三方向垂直于所述第一方向与所述第二方向；其中，

第一导电线的厚度D1、第二导电线的厚度D2、第一选通层的厚度d1、第二选通层的厚度d2、第一选通层的热导率系数k1和第二选通层的热导率系数 k2满足如下条件：

其中，D1不等于D2，λ为0.7-1.3。

本发明实施例通过将第一导电线和第二导电线的厚度，第一选通层和第二选通层的厚度以及第一选通层和第二选通层的热导率系数设置为满足上述公式，提供了通过调控第一导电线和第二导电线的厚度、第一选通层和第二选通层的厚度以及第一选通层和第二选通层的热导率系数等参数来调节朝向第一导电线和第二导电线的热扩散大小的手段，实现了三维相变存储器的热分布可控。(本发明所述第一导电线和第二导电线的厚度指第一导电线和第二导电线沿第三方向的厚度)

在一些实施例中，所述λ的值可以为0.85-1.15，在一优选实施例中，所述λ的值可以为1。当所述λ的值为1时，朝向第一导电线和第二导电线的热扩散完全平衡，三维相变存储器沿第一方向和第二方向的热分布达到完全均匀。此时，热串扰对三维相变存储器的存储程序的影响将被降低到最低水平。相应的，存储读/写程序的准确性将大大提高。

在实际操作中，所述第一方向、所述第二方向与所述第三方向可以相互垂直。

在实际操作中，所述第二导电线的厚度可以大于所述第一导电线的厚度。示例性的，例如第二导电线212的厚度为第一导电线211的厚度的1.5-3倍，进一步优选的，例如第二导电线212的厚度为第一导电线211的厚度的2倍。在实际操作中，所述第一导电线的厚度可以为20至50nm，示例性的，例如37nm，所述第二导电线的厚度可以为40-120nm，示例性的例如可以为101nm。应当理解，在一些实施例中，第一导电线的厚度可以大于第二导电线的厚度，上述实施中所包括的应用于第二导电线的厚度参数也可应用于第一导电线中。

这里，所述第一导电线和第二导电线可以由图案化工艺之后形成的 20nm/20nm等幅线宽(line/space，L/S)导电线构成。所述第一导电线和第二导电线可以分别作为字线和位线使用。例如，当所述第一导电线为字线时，所述第二导电线为位线，当所述第一导电线为位线时，所述第二导电线为字线。所述第一导电线和所述第二导电线的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。一些具体实施例中，所述第一导电线和所述第二导电线的材料为钨。

所述相变存储层221包括相变存储材料，所述相变存储材料包括但不限于硫族化合物，示例性的，如锗-锑-碲(Ge-Sb-Te，GST)材料或铟-锑-碲(In-Sb-Te， IST)材料等等。在一些具体实施例中，所述相变存储层的材料可以为Ge

在一实施例中，如图3a所示，所述第一选通层的热导率系数k1等于所述第二选通层的热导率系数k2。

在实际操作中，所述第一选通层和所述第二选通层的材料选自Ge-Se系列材料、Ge-Te-Pb系列材料、Ge-Se-Te系列材料、Zn-Te系列材料、Ge-Te系列材料、Nb-O系列材料、Si-As-Te系列材料、Si-Te系列材料、C-Te系列材料、 B-Te系列材料、Ge-Te系列材料、Al-Te系列材料、Ge-Sb-Te系列材料、Ge-Sb 系列材料、Bi-Te系列材料、As-Te系列材料或Sn-Te系列材料中的一种或多种，或者，C或N掺杂的上述材料中的一种或多种。在一些实施例中，所述第一选通层和所述第二选通层的材料可以相同，从而简化三维存储器部件材料种类，降低工艺实现复杂性。

当所述第一选通层的热导率系数k1等于所述第二选通层的热导率系数k2 时，第一选通层与第二选通层的厚度d1和d2，第一导电线与第二导电线的厚度D1和D2应当满足以下条件：

在实际操作中，所述第二导电线212的厚度D2可以大于所述第一导电线211的厚度D1。示例性的，例如第二导电线212的厚度为第一导电线211的厚度的1.5-3倍，进一步优选的，例如2倍。在实际操作中，所述第一导电线的厚度可以为20-50nm，示例性的，例如37nm，所述第二导电线的厚度可以为 40-120nm，示例性的例如可以为101nm。相应的，所述第二选通层的厚度可以为30-60nm，例如40nm，所述第一选通层的厚度为15-30nm，例如20nm。

在一实施例中，如图3a所示，所述第一选通层的厚度d1等于所述第二选通层的厚度d2。

在实际操作中，所述第一选通层与所述第二选通层的厚度例如可以为 15-60nm，示例性的，例如20nm。

当所述第一选通层的厚度d1等于所述第二选通层的厚度d2时，第一选通层与第二选通层的热导率系数k1和k2，第一导电线与第二导电线的厚度D1和 D2应当满足以下条件：k1D1＝λk2D2，其中D1不等于D2，λ为0.7-1.3。

在实际操作中，所述第二导电线212的厚度D2可以大于所述第一导电线 211的厚度D1。示例性的，例如第二导电线212的厚度为第一导电线211的厚度的1.5-3倍，进一步优选的，例如第二导电线212的厚度为第一导电线211 的厚度的2倍。在实际操作中，所述第一导电线的厚度可以为20至50nm，示例性的，例如37nm，所述第二导电线的厚度可以为40-120nm，示例性的例如可以为101nm。

在实际操作中，所述第一选通层的材料可以包括第一化合物，所述第二选通层可以包括C或N掺杂的第二化合物，其中所述第一化合物和所述第二化合物选自Ge-Se系列材料、Ge-Te-Pb系列材料、Ge-Se-Te系列材料、Zn-Te系列材料、Ge-Te系列材料、Nb-O系列材料、Si-As-Te系列材料、Si-Te系列材料、 C-Te系列材料、B-Te系列材料、Ge-Te系列材料、Al-Te系列材料、Ge-Sb-Te 系列材料、Ge-Sb系列材料、Bi-Te系列材料、As-Te系列材料或Sn-Te系列材料中的一种或多种。上述材料的选择能够实现通过调节C或N含量来调控第二选通层的热导率系数的大小。

在一些实施例中，如图2所示，相变存储单元210具体包括：

沿第三方向依次堆叠的第一选通层222-1、第一电极231、第二电极232、相变存储层221、第三电极233、第四电极234和第二选通层222-2；其中，

所述第一电极231与所述第四电极234的材料包括含碳材料；

所述第二电极232与所述第三电极233的材料包括金属材料。

在实际操作中，所述金属材料包括但不限于钨，所述含碳材料包括但不限于无定形碳、碳纳米管或石墨烯等等，示例性的，在一些具体实施例中，所述第一电极和第四电极的材料为无定形碳，所述第二电极和第三电极的材料为钨。在一些实施例中，所述第一电极与所述第四电极的厚度可以相同，示例性的为 5-50nm，具体的，例如为15nm。所述第二电极与所述第三电极的厚度可以相同，示例性的为5-20nm，具体的，例如为5nm。通过上述双层电极的设置，一方面，含碳材料的第一电极与第四电极具有低热导率，能够将热量尽量封锁在相变存储层附近，降低热扩散以及相应带来的热串扰，另一方面，包括金属材料的第二电极和第三电极的设置，能够阻挡第一电极与第四电极中的杂质扩散进入相变存储层引起器件性能恶化。

在一些实施例中，如图2所示，相变存储的单元210还包括位于第一导电线211与第一选通层222-1之间的第五电极235和位于第二导电线212与第二选通层222-2之间的第六电极236。所述第五电极与所述第六电极的材料包括含碳材料，所述含碳材料包括但不限于无定型碳、碳纳米管或石墨烯等。在实际操作中，所述第五电极和所述第六电极具有相同的厚度，示例性的为5-50nm，具体的，例如为15nm。

在一些实施例中，如图2、3a-3b所示，所述第一选通层222-1与所述第二选通层222-2的横截面可以重合。

本发明实施例还提供了一种三维相变存储器的制备方法，图4为本发明实施例提供的三维相变存储器的制备方法的流程示意图。如图4所示，所述方法包括：

步骤401、形成第一导电线材料层，所述第一导电线材料层用于形成沿第一方向延伸的第一导电线；

步骤402、在所述第一导电线材料层上形成相变存储单元材料叠层，所述相变存储单元材料叠层用于形成相变存储单元，所述相变存储单元包括沿第三方向叠置的第一选通层、相变存储层以及第二选通层，所述第一选通层位于所述相变存储层与所述第一导电线之间，所述第二选通层位于所述相变存储层与所述第二导电线之间；

步骤403、形成位于所述相变存储单元上的沿第二方向延伸的第二导电线；其中，所述第三方向垂直于所述第一方向与所述第二方向；第一导电线的厚度 D1、第二导电线的厚度D2、第一选通层的厚度d1、第二选通层的厚度d2、第一选通层的热导率系数k1和第二选通层的热导率系数k2满足如下条件：

其中，D1不等于D2，λ为0.7-1.3。

根据工艺细节的不同，上述制备方法还可包括多个不同的实施例。例如图 5a至图5

首先，结合图5a至图5e对本发明一实施例提供的三维相变存储器的制备方法作进一步详细的说明。

所述方法开始于步骤401，如图5a所示，形成第一导电线材料层211’，所述第一导电线材料层211’用于形成沿第一方向延伸的第一导电线211。

在实际工艺中，参见附图5a，可以首先提供衬底201，衬底位于工艺执行面的下方，从而为工艺的进行提供支撑作用。这里，所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge) 衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。

而后在所述衬底201上形成第一导电线材料层211’。所述第一导电线材料层211’的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。

接下来，执行步骤402，参见附图5b，在所述第一导电线材料层211’上形成相变存储单元材料叠层210’，所述相变存储单元材料叠层210’用于形成相变存储单元，所述相变存储单元包括沿第三方向叠置的第一选通层222-1、相变存储层221和第二选通层222-2，所述第一选通层位于所述相变存储层与所述第一导电线之间，所述第二选通层位于所述相变存储层与所述第二导电线之间。

在实际工艺中，首先在第一导电线材料层211’上形成相变存储单元材料叠层210’。在一些实施例中，相变存储单元材料叠层210’包括沿第三方向堆叠的第一选通材料层222-1’、相变存储材料层221’和第二选通材料层222-2’。

在一些具体实施例中，所述相变存储单元材料叠层210’具体包括沿第三方向堆叠的第五电极材料层235’、第一选通材料层222-1’、第一电极材料层231’、第二电极材料层232’、相变存储材料层221’、第三电极材料层233’、第四电极材料层234’、第二选通材料层222-2’和第六电极材料层236’。其中第五电极材料层235’、第一选通材料层222-1’、第一电极材料层231’、第二电极材料层232’、相变存储材料层221’、第三电极材料层233’、第四电极材料层234’、第二选通材料层222-2’和第六电极材料层236’分别用于形成第五电极235、第一选通层 222-1、第一电极231、第二电极232、相变存储层221、第三电极233、第四电极234、第二选通层222-2和第六电极236。

所述相变存储材料层的材料包括基于硫属元素化物的合金(硫属元素化物玻璃)，例如GST(Ge-Sb-Te)合金，或者包括任何其他适当的相变材料。

接着，沿第一方向刻蚀所述相变存储单元材料叠层210’和所述第一导电线材料层211’，所述第一导电线材料层211’成为沿第一方向延伸的第一导电线211，所述相变存储单元材料叠层210’成为相变存储单元结构体210”。

接下来，如图5d至图5e所示，执行步骤403，形成位于所述相变存储单元上的沿第二方向延伸的第二导电线。

具体的，首先，如图5d所示，在所述相变存储单元结构体210”上形成第二导电线材料层212’。

所述第二导电线材料层212’的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。

接着，沿第二方向刻蚀所述第二导电线材料层212’和所述相变存储单元结构体210”，所述第二导电线材料层212’成为沿第二方向延伸的第二导电线212，所述相变存储单元结构体210”成为相变存储单元210。具体的，所述第五电极材料层235’、第一选通材料层222-1’、第一电极材料层231’、第二电极材料层 232’、相变存储材料层221’、第三电极材料层233’、第四电极材料层234’、第二选通材料层222-2’和第六电极材料层236’成为第五电极235、第一选通层 222-1、第一电极231、第二电极232、相变存储层221、第三电极233、第四电极234、第二选通层222-2和第六电极236。所述第一选通层222-1位于所述相变存储层221与所述第一导电线211之间，所述第二选通层222-2位于所述相变存储层221与所述第二导电线212之间。

其中，所述第三方向垂直于所述第一方向与所述第二方向；第一导电线的厚度D1、第二导电线的厚度D2、第一选通层的厚度d1、第二选通层的厚度d2、第一选通层的热导率系数k1和第二选通层的热导率系数k2满足如下条件：

其中，D1不等于D2，λ为0.7-1.3。

在实际操作中，在形成第二导电材料层212’之前，还可以采用填充材料填充所述相变存储单元结构体210”之间的空隙。

下面，结合图6a至图6f对本发明另一实施例提供的三维相变存储器的制备方法做进一步详细的说明。

图6a至图6f对应的实施例与图5a至图5e对应的实施例在执行步骤401 和步骤402时的具体工艺(参见附图5a至图5c)完全一致，两者的区别在于执行步骤403时的具体工艺。图6a至图6d示意了图6a至图6f所对应的实施例在执行步骤403时各工艺环节中三维存储器的结构剖视图。具体包括：

执行步骤403，形成位于所述相变存储单元上的沿第二方向延伸的第二导电线。

如图6a所示，首先，在形成沿第一方向延伸的第一导电线211和相变存储单元结构体210”(参见附图5c)之后，在所述相变存储单元结构体210”上形成第二导电线下层子线材料层212-1’，接着，如图6b所示，沿第二方向刻蚀所述第二导电线下层子线材料层212-1’和所述相变存储单元结构体210”，得到沿第二方向延伸的第二导电线下层子线212-1和相变存储单元210。

之后，如图6c所示，在所述相变存储单元210上形成第二导电线上层子线材料层212-2’以及在所述第二导电线上层子线材料层212-2’上形成上层相变存储单元材料叠层310’。在此基础上，如图6d所示，沿第二方向刻蚀所述上层相变存储单元材料叠层310’与第二导电线上层子线材料层212-2’，得到沿第二方向延伸的第二导电线上层子线212-2和上层相变存储单元结构体310”。

工艺执行至此，得到位于所述相变存储单元210上的沿第二方向延伸的第二导电线212(包括第二导电线下层子线212-1和第二导电线上层子线212-2)。

上述工艺中所得到的上层相变存储单元结构体310”能够用于形成上层相变存储单元从而构成多叠层相变存储器。图6e至图6f示意出了一种形成上层相变存储单元的实施方式。具体包括：

如图6e至图6f所示，在所述上层相变存储单元结构体310”上形成第三导电线下层子线材料层311-1’，沿第一方向刻蚀所述第三导电线下层子线材料层 311-1’，得到沿第一方向延伸的第三导电线下层子线311-1和上层相变存储单元 310。

图6a至图6

在一实施例中，如图3a所示，所述第一选通层的热导率系数k1等于所述第二选通层的热导率系数k2。

在实际操作中，所述第一选通层和所述第二选通层的材料选自Ge-Se系列材料、Ge-Te-Pb系列材料、Ge-Se-Te系列材料、Zn-Te系列材料、Ge-Te系列材料、Nb-O系列材料、Si-As-Te系列材料、Si-Te系列材料、C-Te系列材料、 B-Te系列材料、Ge-Te系列材料、Al-Te系列材料、Ge-Sb-Te系列材料、Ge-Sb 系列材料、Bi-Te系列材料、As-Te系列材料或Sn-Te系列材料中的一种或多种，或者，C或N掺杂的上述材料中的一种或多种。在一些实施例中，所述第一选通层和所述第二选通层的材料可以相同，从而简化三维存储器部件材料种类，降低工艺实现复杂性。

当所述第一选通层的热导率系数k1等于所述第二选通层的热导率系数k2 时，第一选通层与第二选通层的厚度d1和d2，第一导电线与第二导电线的厚度D1和D2应当满足以下条件：

在实际操作中，所述第二导电线212的厚度D2可以大于所述第一导电线 211的厚度D1。示例性的，例如第二导电线212的厚度为第一导电线211的厚度的1.5-3倍，进一步优选的，例如2倍。在实际操作中，所述第一导电线的厚度可以为20-50nm，示例性的，例如37nm，所述第二导电线的厚度可以为 40-120nm，示例性的例如可以为101nm。相应的，所述第二选通层的厚度可以为30-60nm，例如40nm，所述第一选通层的厚度为15-30nm，例如20nm。

在一实施例中，如图3b所示，所述第一选通层的厚度d1等于所述第二选通层的厚度d2。

在实际操作中，所述第一选通层与所述第二选通层的厚度例如可以为 15-60nm，示例性的，例如20nm。

当所述第一选通层的厚度d1等于所述第二选通层的厚度d2时，第一选通层与第二选通层的热导率系数k1和k2，第一导电线与第二导电线的厚度D1和 D2应当满足以下条件：k1D1＝λk2D2，其中D1不等于D2，λ为0.7-1.3。

在实际操作中，所述第二导电线212的厚度D2可以大于所述第一导电线 211的厚度D1。示例性的，例如第二导电线212的厚度为第一导电线211的厚度的1.5-3倍，进一步优选的，例如第二导电线212的厚度为第一导电线211 的厚度的2倍。在实际操作中，所述第一导电线的厚度可以为20-50nm，示例性的，例如37nm，所述第二导电线的厚度可以为40-120nm，示例性的例如可以为101nm。

在实际操作中，所述第一选通层的材料可以包括第一化合物，所述第二选通层可以包括C或N掺杂的第二化合物，其中所述第一化合物和所述第二化合物选自Ge-Se系列材料、Ge-Te-Pb系列材料、Ge-Se-Te系列材料、Zn-Te系列材料、Ge-Te系列材料、Nb-O系列材料、Si-As-Te系列材料、Si-Te系列材料、 C-Te系列材料、B-Te系列材料、Ge-Te系列材料、Al-Te系列材料、Ge-Sb-Te 系列材料、Ge-Sb系列材料、Bi-Te系列材料、As-Te系列材料或Sn-Te系列材料中的一种或多种。上述材料的选择能够实现通过调节C或N含量来调控第二选通层的热导率系数的大小。

在一些实施例中，所述第二电极232与所述第三电极233的材料包括金属材料；所述第一电极231、所述第四电极234、所述第五电极235和所述第六电极的材料包括含碳材料。在实际操作中，所述金属材料包括但不限于钨，所述含碳材料包括但不限于无定形碳、碳纳米管或石墨烯等等，示例性的，在一些具体实施例中，所述第二电极和第三电极的材料为钨。在一些实施例中，所述第一电极和所述第四电极的厚度以及所述第五电极和所述第六电极的厚度可以相同，示例性的为5-50nm，具体的，例如为15nm。所述第二电极与所述第三电极的厚度可以相同，示例性的为5-20nm，具体的，例如为5nm。通过上述设置，一方面，含碳材料的第一电极与第四电极具有低热导率，能够将热量尽量封锁在相变存储层附近，降低热扩散以及相应带来的热串扰，另一方面，包括金属材料的第二电极和第三电极的设置，能够阻挡第一电极与第四电极中的杂质扩散进入相变存储层引起器件性能恶化。

需要说明的是，本发明提供的三维相变存储器实施例与三维相变存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。