半导体存储装置

本申请案基于2020年1月20日申请的现有日本专利申请案第2020-007038号的优先权的利益，且谋求该利益，通过引用将其所有内容包含在本文中。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

使用了具有位线、字线、及连接于它们的存储单元(晶体管及电容器)的半导体存储装置。通过选择位线与字线并施加电压，能够针对存储单元写入或读出数据。

发明内容

本发明的实施方式抑制半导体存储装置的误动作。

实施方式的半导体存储装置具备：第1区域，包含第1存储单元阵列；第2区域，与第1区域并列设置；及第3区域，与第2区域并列设置，且包含第2存储单元阵列。第1及第2存储单元阵列分别具备：场效应晶体管，设置在半导体衬底的上方，且包含栅极、源极及漏极，栅极连接于第1配线，源极或漏极中的一者连接于第2配线；及电容器，包含连接于场效应晶体管的源极或漏极中的另一者的第1电极、与第1电极对向的第2电极、及连接于第2电极并且延伸到第2区域的第3电极，且设置在场效应晶体管的下方。另外，另一实施方式的半导体存储装置的第2区域具备连接第1及第2存储单元阵列的第3电极的电导体。此外，另一实施方式的半导体存储装置具备设置在第3电极的下方、且连接于第3电极的电导体。

根据所述构成，能够抑制半导体存储装置的误动作。

附图说明

图1是用来说明半导体存储装置的构造例的剖视示意图。

图2是用来说明半导体存储装置的构造例的俯视示意图。

图3是用来说明存储单元阵列的电路构成例的电路图。

图4是用来说明电容器30及场效应晶体管51的构造例的立体示意图。

图5是用来说明电容器30及场效应晶体管51的构造例的剖视示意图。

图6是用来说明半导体存储装置的另一构造例的剖视示意图。

图7是用来说明半导体存储装置的另一构造例的剖视示意图。

图8是用来说明半导体存储装置的另一构造例的俯视示意图。

图9是用来说明触点111的形状例的平面示意图。

图10是用来说明触点111的形状例的平面示意图。

图11是用来说明触点111的形状例的平面示意图。

图12是用来说明半导体存储装置的另一构造例的剖视示意图。

图13是用来说明半导体存储装置的另一构造例的俯视示意图。

图14是用来说明导电体13的形状例的平面示意图。

图15是用来说明导电体13的形状例的平面示意图。

图16是用来说明导电体13的形状例的平面示意图。

图17是用来说明半导体存储装置的另一构造例的剖视示意图。

图18是用来说明半导体存储装置的另一构造例的俯视示意图。

具体实施方式

以下，参照附图对实施方式进行说明。附图中记载的各构成要素的厚度与平面尺寸的关系、各构成要素的厚度的比率等存在与实物不同的情况。另外，在实施方式中，对实质上相同的构成要素标附相同的符号，并酌情省略说明。

在本说明书中，所谓“连接”不仅为物理连接，也包含电连接，除了特别指定的情况以外，“连接”不仅为直接连接，也包含间接连接。

(第1实施方式)

图1是用来说明半导体存储装置的构造例的剖视示意图，示出半导体存储装置的包含Y轴及与Y轴正交的Z轴的Y-Z截面的一部分。图2是用来说明半导体存储装置的构造例的俯视示意图，示出半导体存储装置的包含与Y轴正交的X轴及Y轴的X-Y平面的一部分。

半导体存储装置为动态随机存取存储器(DRAM)，且具有多个存储单元阵列。图1及图2对包含存储单元阵列MCA1的第1区域R1、与第1区域R1并列设置的第2区域R2、及与第2区域R2并列设置并且包含存储单元阵列MCA2的第3区域R3进行图示。在图1及图2中，第2区域R2设置在第1区域R1与第3区域R3之间，但并不限定于此。

图3是用来说明存储单元阵列的电路构成例的电路图。图3对多个存储单元MC、多条字线WL(字线WL

多个存储单元MC在矩阵方向上排列而构成存储单元阵列。各个存储单元MC具备作为场效应晶体管(FET)的存储晶体管MTR、及存储电容器MCP。存储晶体管MTR的栅极连接于对应的字线WL，源极或漏极中的一者连接于对应的位线BL。存储电容器MCP的其中一个电极连接于存储晶体管MTR的源极或漏极中的另一者，另一个电极连接于虽未图示但供给特定电位的电源线。存储单元MC能够利用字线WL进行存储晶体管MTR的开关，由此将电荷从位线BL蓄积到存储电容器MCP中，从而保存数据。多个存储单元MC的数量并不限定于图3所示的数量。

如图1及图2所示，第1区域R1至第3区域R3具备电路11、电容器30、电导体35、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91。为了方便起见，图2以虚线对电路11及配线91进行图示。在各构成要素之间，视需要设置绝缘体。各构成要素例如使用光刻技术而形成。此外，也进而参照图4及图5对电容器30及场效应晶体管51的构造例进行说明。图4及图5是用来说明电容器30及场效应晶体管51的构造例的示意图，图4为立体示意图，图5为剖视示意图。

电路11设置在第2区域R2，例如构成感测放大器等外围电路。电路11例如具有P通道型场效应晶体管(Pch-FET)、N通道型场效应晶体管(Nch-FET)等场效应晶体管。电路11的场效应晶体管例如可使用单晶硅衬底等半导体衬底而形成，Pch-FET及Nch-FET在半导体衬底具有通道区域、源极区域及漏极区域。此外，半导体衬底也可具有P型的导电类型。此外，为了方便起见，图1对电路11的场效应晶体管进行图示。

电容器30分别在第1区域R1及第3区域R3中，设置在半导体衬底的上方及场效应晶体管51的下方，构成存储单元MC的存储电容器MCP。图1及图2对构成多个存储单元MC的多个电容器30进行图示。

电容器30是所谓柱型电容器、圆筒型电容器等三维电容器，如图1、图4及图5所示，具有单元电极31、绝缘膜32、板状电极33、及板状电极34。单元电极31作为存储电容器MCP的第1电极发挥功能。绝缘膜32作为存储电容器MCP的介电层发挥功能，设置在单元电极31与板状电极33之间。板状电极33作为存储电容器MCP的第2电极发挥功能，与单元电极31对向设置。图1及图2对各个存储单元阵列中设置的多个电容器30共有相互共通的板状电极33的例子进行图示。板状电极34连接于板状电极33并且延伸到第2区域R2。可利用所述三维电容器减小存储单元MC的面积。

如图1及图2所示，电导体35连接存储单元阵列MCA1的板状电极34与存储单元阵列MCA2的板状电极34。电导体35例如包含与存储单元阵列MCA1、MCA2的板状电极34相同的导电体。此外，在本说明书中，电导体并不限定于导体，也包括例如含有施体或受体等杂质元素的半导体。

如图2所示，电导体35优选为在X-Y平面中不与电路11重叠，从存储单元阵列MCA1的板状电极34延伸到存储单元阵列MCA2的板状电极34。此外，电导体35的形状并不限定于直线状，也可为曲线状。

板状电极34及电导体35优选为薄层电阻比板状电极33小。板状电极34及电导体35例如包含钨、氮化钛等材料。

如图1、图4及图5所示，氧化物导电层41与单元电极31相接设置。氧化物导电层41例如包含铟-锡-氧化物(ITO)等金属氧化物。

如图1及图2所示，场效应晶体管51分别在第1区域R1及第3区域R3中，设置在半导体衬底的上方及电容器30的上方，构成存储单元MC的存储晶体管MTR。图1及图2对构成多个存储单元MC的多个场效应晶体管51进行图示。

如图4及图5所示，场效应晶体管51具有包含金属氧化物等氧化物半导体的通道层501、及包围通道层501的栅极绝缘膜502。通道层501的Z轴方向的一端经由氧化物导电层42连接于配线71，作为场效应晶体管51的源极或漏极中的一者发挥功能，另一端连接于氧化物导电层41，作为场效应晶体管51的源极或漏极中的另一者发挥功能。此时，氧化物导电层41设置在电容器30的单元电极31与场效应晶体管51的通道层501之间，作为场效应晶体管51的源电极或漏电极中的另一者发挥功能。因为氧化物导电层41与场效应晶体管51的通道层501同样地包含金属氧化物，所以能够降低场效应晶体管51与氧化物导电层41的连接电阻。

通道层501例如包含铟(In)。通道层501例如包含氧化铟与氧化镓、氧化铟与氧化锌、或氧化铟与氧化锡。作为一例，为包含铟、镓、及锌的氧化物(铟-镓-锌-氧化物)，即所谓IGZO(InGaZnO)。

栅极绝缘膜502例如包含氧化物或氮氧化物(作为一例为氧化硅)。

如图4及图5所示，配线61隔着栅极绝缘膜502与通道层501对向设置，作为场效应晶体管51的栅电极发挥功能。

如图4所示，场效应晶体管51是栅电极围绕通道层501配置的所谓环绕栅极晶体管(SGT，Surrounding Gate Transistor)。可利用SGT减小半导体存储装置的面积。

具有包含氧化物半导体的通道层的场效应晶体管的截止漏电流比设置在半导体衬底的场效应晶体管低。因此，能够长期地保存例如存储单元MC中保存的数据，因此能够减少更新动作的次数。另外，具有包含氧化物半导体的通道层的场效应晶体管可利用低温工艺形成，因此能够抑制对电容器30赋予热应力。

如图1及图2所示，配线61分别设置在第1区域R1及第3区域R3，在X轴方向上延伸，构成字线WL。图1及图2对多条配线61进行图示。多条配线61的数量并不限定于图2所示的数量。

配线61例如包含金属、金属化合物、或半导体。配线61例如包含选自由钨(W)、钛(Ti)、氮化钛(TiN)、钼(Mo)、钴(Co)、及钌(Ru)所组成的群中的至少一种材料。

如图1所示，电导体62在第2区域R2中设置在板状电极34与配线91之间。电导体62经由通孔连接于板状电极34。电导体62例如与配线61设置在同一层，可通过对一个导电层进行加工而与配线61在同一步骤中形成。

如图1、图4及图5所示，氧化物导电层42与场效应晶体管51的通道层501相接设置，作为场效应晶体管51的源电极或漏电极中的一者发挥功能。氧化物导电层42例如包含铟-锡-氧化物(ITO)等金属氧化物。因为氧化物导电层42与场效应晶体管51的通道层501同样地包含金属氧化物，所以能够降低场效应晶体管51与氧化物导电层42的连接电阻。

如图1及图2所示，配线71分别在第1区域R1及第3区域R3中设置在配线61的上方，与配线61交叉，在Y轴方向上延伸，构成位线BL。图2对多条配线71进行图示。多条配线71的数量并不限定于图2所示的数量。

如图4及图5所示，配线71在场效应晶体管51的上方与氧化物导电层42相接设置，经由氧化物导电层42连接于场效应晶体管51的通道层501。氧化物导电层42作为场效应晶体管51的源电极或漏电极中的一者发挥功能。

如图1所示，电导体72在第2区域R2中设置在电导体62与配线91之间。电导体72经由通孔连接于电导体62。电导体72例如与配线71设置在同一层，可通过对一个导电层进行加工而与配线71在同一步骤中形成。图2对多个电导体72进行图示。

如图1所示，电导体81在第2区域R2中设置在电导体72与配线91之间，连接电导体72与配线91。电导体81经由通孔连接于电导体72。电导体81例如包含铜。图2对多个电导体81进行图示。

电导体62、电导体72、及电导体81分别构成连接板状电极34与配线91的连接部101的第1部分、第2部分、及第3部分。图1及图2对多个连接部101进行图示，但多个连接部101的数量并不限定于图1及图2所示的数量。另外，也可多个连接部101的至少一个设置在电导体35的上方，经由电导体62、电导体72、及电导体81连接电导体35与配线91。

选自由多个连接部101的第1部分(电导体62)、多个连接部101的第2部分(电导体72)、及多个连接部101的第3部分(电导体81)所组成的群中的至少一个可相互连接。换句话说，多个连接部101可通过选自由相互共通的第1部分(电导体62)、相互共通的第2部分(电导体72)、及相互共通的第3部分(电导体81)所组成的群中的至少一个而连接。图6是用来说明半导体存储装置的另一构造例的剖视示意图，示出半导体存储装置的Y-Z截面的一部分。图6对多个连接部101的电导体62相互连接并且多个连接部101的电导体72相互连接的例子进行图示。

配线91设置在存储单元阵列MCA1的上方及存储单元阵列MCA2的上方，并延伸到第2区域R2。配线91在第1区域R1至第3区域R3中于Y轴方向上延伸，例如构成供给特定电位的电源线。如图1所示，配线91经由通孔连接于电导体81。图2对多条配线91进行图示。

如上所述，本实施方式的半导体存储装置具备电导体，该电导体连接一个存储单元阵列的存储电容器MCP的板状电极与另一个存储单元阵列的存储电容器MCP的板状电极。

在将存储电容器MCP设置在存储晶体管MTR的下方而减小存储单元阵列的面积的情况下，设置在存储单元阵列上方的电源线等配线与板状电极的连接路径较长，因此需要高纵横比的通孔，使得连接电阻增加。这会导致半导体存储装置的误动作。与此相对，在本实施方式的半导体存储装置中，通过连接多个存储单元阵列的板状电极彼此，能够减小板状电极间的电阻，从而恰当地保持板状电极的电位，因此能够抑制误动作。

(第2实施方式)

图7是用来说明半导体存储装置的另一构造例的剖视示意图，示出半导体存储装置的Y-Z截面的一部分。图8是用来说明半导体存储装置的另一构造例的俯视示意图，示出半导体存储装置的X-Y平面的一部分。

图7及图8对包含存储单元阵列MCA的第1区域R1、及与第1区域R1并列设置的第2区域R2进行图示。第1区域R1及第2区域R2具有电路11、阱12、电容器30、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91。此外，电路11、电容器30、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91分别与第1实施方式的电路11、电容器30、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91相同，因此省略说明。另外，为了方便起见，图7对电路11的场效应晶体管进行图示。

阱12是与电路11同样地设置在半导体衬底的电导体。阱12设置在电容器30的板状电极34的下方。阱12含有施体或受体等杂质元素，具有N型或P型的导电类型。可在阱12的表面设置硅化物层。阱12例如可与电路11的场效应晶体管的源极区域及漏极区域通过同一步骤形成。

如图7所示，阱12经由阱12与板状电极34之间的触点111连接于电容器30的板状电极34。如图7及图8所示，阱12从第1区域R1延伸到第2区域R2，也可在第2区域R2中经由触点111连接于板状电极34。

触点111的形状并无特别限定。图9至图11是用来说明触点111的形状例的平面示意图。图9对点状的多个触点111进行图示，图10对线状的多个触点111进行图示，图11对格子状的触点111进行图示。通过增大触点111的面积，能够减小阱12与板状电极34的连接电阻。

如上所述，本实施方式的半导体存储装置具备电导体，该电导体包含连接于存储单元阵列的存储电容器MCP的板状电极的阱。

在将存储电容器MCP设置在存储晶体管MTR的下方而减小存储单元阵列的面积的情况下，设置在存储单元阵列上方的电源线等配线与板状电极的连接路径较长，因此需要高纵横比的通孔，使得连接电阻增加。这会导致半导体存储装置的误动作。与此相对，在本实施方式的半导体存储装置中，通过连接存储电容器MCP的板状电极与设置在半导体衬底的阱，能够减小板状电极的电阻，抑制板状电极内的电位分布的不均，因此能够抑制误动作。

本实施方式可与其它实施方式适当组合。

(第3实施方式)

图12是用来说明半导体存储装置的另一构造例的剖视示意图，示出半导体存储装置的Y-Z截面的一部分。图13是用来说明半导体存储装置的另一构造例的俯视示意图，示出半导体存储装置的X-Y平面的一部分。

图12及图13对包含存储单元阵列MCA的第1区域R1、及与第1区域R1并列设置的第2区域R2进行图示。第1区域R1及第2区域R2具有电路11、导电体13、电容器30、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91。此外，电路11、电容器30、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91分别与第1实施方式的电路11、电容器30、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91相同，因此省略说明。另外，为了方便起见，图12对电路11的场效应晶体管进行图示。

导电体13是与电路11的场效应晶体管的栅电极设置在同一层的电导体。导电体13设置在电容器30的板状电极34的下方。导电体13例如可通过对一个导电层进行加工而与场效应晶体管的栅电极在同一步骤中形成。导电体13例如包含钨、氮化钛、多晶硅等材料。

导电体13经由导电体13与板状电极34之间的触点111连接于电容器30的板状电极34。如图12及图13所示，导电体13从第1区域R1延伸到第2区域R2，也可在第2区域R2中经由触点111连接于板状电极34。

导电体13的形状并无特别限定。图14至图16是用来说明导电体13的形状例的平面示意图。图14对平板状的导电体13进行图示，图15对线状的多个导电体13进行图示，图16对格子状的导电体13进行图示。通过增大导电体13的面积，能够减小导电体13与板状电极34的连接电阻。

如上所述，本实施方式的半导体存储装置具备电导体，该电导体包含连接于存储单元阵列的存储电容器MCP的板状电极的导电体。

在将存储电容器MCP设置在存储晶体管MTR的下方而减小存储单元阵列的面积的情况下，设置在存储单元阵列上方的电源线等配线与板状电极的连接路径较长，因此需要高纵横比的通孔，使得连接电阻增加。这会导致半导体存储装置的误动作。与此相对，在本实施方式的半导体存储装置中，通过连接存储电容器MCP的板状电极与导电体，能够减小板状电极的电阻，抑制板状电极内的电位分布的不均，因此能够抑制误动作。

本实施方式可与其它实施方式适当组合。

(第4实施方式)

图17是用来说明半导体存储装置的另一构造例的剖视示意图，示出半导体存储装置的Y-Z截面的一部分。图18是用来说明半导体存储装置的另一构造例的俯视示意图，示出半导体存储装置的X-Y平面的一部分。

图17及图18对包含存储单元阵列MCA的第1区域R1、及与第1区域R1并列设置的第2区域R2进行图示。第1区域R1及第2区域R2具有电路11、阱14、阱15、导电体16、电容器30、电容器36、电极37、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91。此外，电路11、电容器30、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91分别与第1实施方式的电路11、电容器30、氧化物导电层41、氧化物导电层42、场效应晶体管51、配线61、电导体62、配线71、电导体72、电导体81、及配线91相同，因此省略说明。另外，为了方便起见，图18以虚线对阱14、阱15、及导电体16进行图示。

阱14是与电路11同样地设置在半导体衬底的电导体。阱14设置在电容器30的板状电极34的下方。阱14含有施体或受体中的其中一个杂质元素，具有N型或P型的导电类型。可在阱14的表面设置硅化物层。如图17及图18所示，阱14可从第1区域R1延伸到第2区域R2。阱14例如可与电路11的场效应晶体管的源极区域及漏极区域通过同一步骤形成。

阱15是与电路11同样地设置在半导体衬底的电导体。如图17所示，阱15设置在导电体16的下方，且包围阱14。阱15含有施体或受体中的另一个杂质元素，具有N型或P型的导电类型。

阱14及阱15相互具有不同的导电类型。例如，当阱14具有N型的导电类型时，阱15具有P型的导电类型，当阱14具有P型的导电类型时，阱15具有N型的导电类型。

如图17及图18所示，阱15从第1区域R1延伸到第2区域R2，在第2区域R2中经由触点连接于电极37。触点的形状并无特别限定。

导电体16是与电路11的场效应晶体管的栅电极设置在同一层的电导体。导电体16设置在板状电极34的下方。导电体16例如可通过对一个导电层进行加工而与场效应晶体管的栅电极在同一步骤中形成。导电体16例如包含钨、氮化钛、多晶硅等材料。

导电体16经由触点连接于电容器30的板状电极34。如图17及图18所示，导电体16从第1区域R1延伸到第2区域R2，也可在第2区域R2中经由触点连接于板状电极34。导电体16的形状并无特别限定。

阱14及导电体16和阱14与导电体16之间的绝缘体一同构成电容器36。电容器36是具有包含导电体16的电极及包含阱14的电极的金属-绝缘体-半导体电容器(MIS电容器)。电容器36的容量例如大于电容器30的容量。

电极37设置在阱15的上方，经由触点连接于阱15。电极37例如连接于未图示的供给特定电位的配线。电极37例如可通过对一个导电层进行加工而与板状电极34在同一步骤中形成。

如上所述，本实施方式的半导体存储装置具备连接于存储单元阵列的存储电容器MCP的板状电极的MIS电容器。

在将存储电容器MCP设置在存储晶体管MTR的下方而减小存储单元阵列的面积的情况下，设置在存储单元阵列上方的电源线等配线与板状电极的连接路径较长，因此需要高纵横比的通孔，使得连接电阻增加。这会导致半导体存储装置的误动作。与此相对，在本实施方式的半导体存储装置中，通过将MIS电容器连接于存储电容器MCP的板状电极，能够降低噪音，因此能够抑制误动作。

本实施方式可与其它实施方式适当组合。

对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并未意图限定发明的范围。这些新颖的实施方式可通过其他各种形态加以实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等的范围内。