半导体器件及其形成方法

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

集成电路已经广泛用于各种应用。对更快的处理速度、更低的功耗和更小的尺寸的需求正在增长。包括数字单元和模拟单元的各种单元被设计用于制造集成电路。对于模拟单元，由于几何尺寸小，耦合在集成电路中的有源器件和电源轨之间的金属布线的电阻很大。

发明内容

根据本发明实施例的一个方面，提供了一种半导体器件，包括：第一导线和第一电源轨，在第一方向上相互分离，所述第一方向是所述半导体器件的布局的法线方向；以及第一晶体管结构，设置在所述第一导线和所述第一电源轨之间，并且包括：第一有源区，通过第一通孔耦合到所述第一导线；第二有源区，通过第二通孔耦合到所述第一电源轨；和第一栅极结构，介于所述第一有源区和所述第二有源区之间，并被配置为接收第一控制信号；其中，所述第一晶体管结构被配置为响应于所述第一控制信号在所述第一导线和所述第一电源轨之间传输信号。

根据本发明实施例的另一个方面，提供了一种半导体器件，包括：至少一个第一单元，包括：第一导电类型的第一有源区，在第一层中；第一电源轨，在所述第一层下方的第二层中；和第一通孔，耦合在所述第一有源区与所述第一电源轨之间；以及至少一个第二单元，邻接所述至少一个第一单元的第一侧，其中，所述至少一个第二单元包括：不同于第一导电类型的第二导电类型的第二有源区，在所述第一层中；第二电源轨，在所述第二层中；和第二通孔，耦合在所述第二有源区与所述第二电源轨之间；其中，所述至少一个第二单元是所述至少一个第一单元跨镜线的镜像。

根据本发明实施例的另一个方面，提供了一种形成半导体器件的方法，包括：识别集成电路中第一节点和第二节点之间的连接配置；和响应于所述连接配置指示所述第一节点被配置为从所述第二节点接收电源电压，生成所述集成电路的布局设计，包括：生成第一导线，所述第一导线在所述集成电路的前侧的第一层中沿第一方向延伸并且被配置为耦合到所述第一节点；生成电源轨，所述电源轨在所述集成电路的背侧在所述第一层下方的第二层中沿所述第一方向延伸，并且被配置为耦合到所述第二节点；在所述第一层和所述第二层之间的第三层中生成沿所述第一方向延伸的有源区；生成耦合在所述有源区的第一区域和所述第一导线之间的第一通孔，并且生成耦合在所述有源区的第二区域和所述第一导线之间的第二通孔；以及生成耦合在所述有源区的所述第一区域和所述电源轨之间的第三通孔，并且生成耦合在所述有源区的所述第二区域和所述电源轨之间的第四通孔。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A是根据各种实施例的半导体器件的平面图中的布局图。

图1B是根据各种实施例的图1A中的半导体器件沿线A-A'的部分的截面图。

图1C是根据各种实施例的对应于图1A-图1B的半导体器件的部分的等效电路。

图2A是根据各种实施例的在半导体器件的平面图中的布局图。

图2B是根据各种实施例和图2A中的半导体器件沿线B-B'的部分的截面图。

图2C是根据各种实施例的对应于图2A-图2B的半导体器件的部分的等效电路。

图3A是根据各种实施例的在半导体器件的平面图中的布局图。

图3B是根据各种实施例的图3A中的半导体器件沿线C-C'的部分的截面图。

图3C是根据各种实施例的对应于图3A-图3B的半导体器件的部分的等效电路。

图4是根据各种实施例的集成电路的示意图。

图5A是根据各种实施例的在半导体器件的平面图中的布局图。

图5B是根据各种实施例的图5A中的半导体器件沿线D-D'的部分的截面图。

图6A是根据各种实施例的在半导体器件的平面图中的布局图。

图6B是根据各种实施例的图6A中的半导体器件沿线E-E的部分的截面图。

图6C是根据各种实施例的对应于图6A-图6B的半导体器件的部分的等效电路。

图7A是根据各种实施例的在半导体器件的平面图中的布局图。

图7B是根据各种实施例的图7A中的半导体器件沿线F-F'的部分的截面图。

图7C是根据各种实施例的对应于图7A-图7B的半导体器件的部分的等效电路。

图8A是根据各种实施例的对应于图6A-图6B的半导体器件的部分的另一等效电路。

图8B是根据各种实施例的对应于图7A-图7B的半导体器件的部分的另一等效电路。

图9A是根据各种实施例的在半导体器件的平面图中的布局图。

图9B是根据各种实施例的对应于图9A的半导体器件的部分的等效电路。

图10A是根据各种实施例的在半导体器件的平面图中的布局图。

图10B是根据各种实施例的对应于图10A的半导体器件的部分的等效电路。

图11是根据各种实施例的半导体器件的平面图中的布局图。

图12A是根据各种实施例的半导体器件的平面图中的布局图。

图12B是根据各种实施例的对应于图12A的半导体器件的部分的等效电路。

图13A是根据本公开的一些实施例的形成集成电路的方法的流程图。

图13B是根据本公开的一些实施例的制造半导体器件的方法的流程图。

图14是根据本公开的一些实施例的用于设计集成电路布局设计的系统的框图。

图15是根据一些实施例的集成电路制造系统以及与其相关联的集成电路制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

在本说明书中使用的术语通常具有本领域和在使用每个术语的特定上下文中的普通含义。在本说明书中使用示例，包括本文讨论的任何术语的示例，仅是说明性的，绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。如本文所使用的，术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

如本文所用，“约”、“大约”、“近似”或“基本上”应通常指给定值或范围的任何近似值，其中该给定值或范围的近似值根据其所属领域的不同而变化，并且其范围应与本领域技术人员所理解的最广泛的解释相一致，以涵盖所有这样的修改和类似的结构。在一些实施例中，它通常意味着在给定值或范围的百分之二十以内，优选地在百分之十以内，并且更优选地在百分之五以内。这里给出的数值是近似的，意味着如果没有明确说明，则可以推断出术语“约”、“大约”、“近似”或“基本上”或者意味着其他近似值。

在模拟电路的一些布局设计中，将拾取区域定位在单元中以将单元中的特定掺杂剂类型阱导电地连接到电压源。更具体地，在各个实施例中，n型拾取区域用于将单元中的n型阱导电地连接到第一电源电压VDD，和/或p型拾取区域用于将单元中的p型阱连接到第二电源电压VSS。下文描述的实施例提供了包括晶体管结构的模拟单元，该模拟结构将前侧金属层耦合到背侧电源轨，以便减小单元面积以及由金属布线引起的寄生电阻和电容。在一些实施例中，由将晶体管的掺杂区域耦合到前侧和背侧的两个金属层的通孔构造的至少一个晶体管结构被称为通孔柱，以将背侧电源部件(诸如凸块、超高密度金属绝缘体金属(SHD-MIM)以及电感器)连接到前侧组件，诸如金属氧化物金属(MOM)电容器、MOSFET的栅极和高电阻元件。它显着降低了前侧和背侧金属层之间金属布线的寄生电阻。此外，上述晶体管结构的接地栅极包括去耦电容器以节省面积。反之，由于晶体管结构的栅极浮置以获得最低的寄生电容，从而实现了较高的工作速度。在另一实施例中，电流镜电路的差分对开关包括另一晶体管结构，该晶体管结构具有耦合到前侧金属的第一掺杂区和耦合到背侧电源轨的第二掺杂区，其他晶体管结构用作电流镜电路中的电流镜开关。在又一个实施例中，标准单元(诸如包括反相器的单元)由模拟单元的组合组成，这些模拟单元与至少两个半的前侧金属迹线以及不同数量的例如P型MOS或N型MOS重叠。与背侧电源轨配置的一些方法相比，利用本公开的配置，模拟电涌的操作速度和单元面积减小。

图1A-图3C描绘了半导体器件100-300，半导体器件100-300中的每一个是下面参照图4至图12B讨论的IC 400或半导体器件500、600、700、900、1000、1100或1200中的一个或多个的组件。

现在参考图1A。图1A是根据各种实施例的半导体器件100的平面图中的布局图。在一些实施例中，半导体器件100例如在模拟电路中实现，该模拟电路包括至少一个输出信号，该输出信号的模拟值是该模拟电路的输入信号的模拟值的连续函数。如图1A所示，半导体器件100包括电源轨(即，背侧金属零层，BM0)111、有源区(即，氧化物扩散，OD)121-122、栅极结构131-133、导线(即，金属零层(M0)141-143、以及通孔VB1、VD1和VG1。在一些实施例中，电源轨111被布置在第一层中。有源区121-122和栅极结构131-133被布置在第一层上方的第二层中。导线141-143布置在第二层上方的第三层中。通孔VB1布置在第一层和第二层之间。通孔VD1和VG1布置在第二层和第三层之间。

为了说明，电源轨111沿x方向延伸。栅极结构131-133在y方向上延伸并且在布局图中与电源轨111交叉。栅极结构131-133在x方向上相互分离。栅极结构132介于有源区121-122之间。导线141-143在x方向上延伸并且在y方向上相互分离。在布局图中，导线141-143中的至少一条与电源轨111重叠。换句话说，电源轨111和导线141在有源区121-122和栅极结构132的相对侧。

在一些实施例中，如图1A所示，通孔VB1的沿y方向的宽度与有源区122的宽度基本相同。在各个实施例中，通孔VB1的沿y方向的宽度在有源区122的宽度与有源区122的宽度之间。在各种实施例中，通孔VB1具有锥形形状。

在一些实施例中，电源轨111、有源区121-122、栅极结构131-133、通孔VD1和VB1、导线141-142和导线143的一半被包括在模拟单元CELL1(单元1)。在一些实施例中，导线141-143布置在半导体器件100中的三个金属轨道中。给出模拟单元CELL1的配置是出于说明性目的。各种实施方式都在本公开的预期范围内。例如，在一些实施例中，模拟单元CELL1包括布置在1、1.5、2、2.5、3…或100个金属轨道中的导线。

在一些实施例中，电源轨111包括铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)、钨(W)等。在各种实施例中，电源轨111在半导体器件100的背侧处用作电源轨(例如，VDD或VSS)，因此电源轨111可互换地称为背侧电源线或背侧电源轨。

在一些实施例中，导线141-143包括铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)、钨(W)等。

在一些实施例中，导线141-143被包括在多个导电层中的第一导电层中。在一些实施例中，多个导电层包括一个或多个层，在一些实施例中，导电层中的材料被称为电阻率大于或等于约5微欧姆厘米的Hi R材料。在一些实施例中，Hi R材料包括在作为电容器件的部分的金属板中。在一些实施例中，多个导电层中的一个或多个导电层包括W、TiN、TaN、Co、Mo、Mn、Ru、Ta、TiW、Ta-Si-N、TiZrN、CoTix、AlC、TiGeN、Cr、CrAsC、TiAlC、WNx或其他合适的材料。

在一些实施例中，通孔VD1、通孔VB1和VG1包括导电材料，例如钨(W)。可以将其他导电材料用于通孔VD1、通孔VB1和VG1，诸如铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)等。

在一些实施例中，有源区121-122包括n型掺杂剂(包括例如磷、砷或其组合)，或者p型掺杂剂(包括例如硼、铟、铝、镓或其组合)。

在一些实施例中，如图1B所示，栅极结构131-133包括沟道区132a、间隔件层132b、金属栅极层132c和内部间隔件材料层132d。图1B是根据各种实施例的图1A中的半导体器件100沿线A-A'的部分的截面图。

沟道区132a包括在x方向上延伸并且在y方向上分离的纳米片沟道。术语纳米片在本文中用于表示具有纳米级或什至微米级尺寸并且具有细长形状的任何材料部分，而与该部分的横截面形状无关。因此，该术语既指圆形和基本上圆形的横截面细长材料部分，也指包括例如圆柱形或基本上矩形的横截面的束形或条形材料部分。在各种实施例中，沟道区132a包括诸如锗的材料，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP或其组合的合金半导体。

间隔件层132b在沟道区132a上方。在一些实施例中，间隔件层132b被保形地布置在顶部并且被配置为栅极结构132的侧壁。间隔件层132b包括电介质材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜和/或其组合。

金属栅层132c设置在间隔件层132b之间并被沟道区132a围绕。在一些实施例中，金属栅极层132c包括p型功函数金属或n型功函数金属，并且通过CVD、PVD和/或其他合适的工艺沉积。示例性的p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi

内部间隔件材料层132d形成为将金属栅层132c与有源区121-122隔离。在一些实施例中，内部间隔件材料层132d是低K电介质材料，诸如SiO

在一些实施例中，每个栅极结构131-133还包括围绕每个沟道区132a缠绕的界面层(未示出)，并且栅极电介质层(未示出)覆盖界面层。在各种实施例中，界面层包括电介质材料，该电介质材料包括例如氧化硅(SiO

与栅极结构131-133相关联的形成和/或材料是出于说明性目的而给出的。与栅极结构131-133相关联的各种形成和/或材料在本公开的预期范围内。

继续参考图1B，半导体器件100还包括导电部段(即，氧化物限定区上金属(“M0OD”或“MD”))151-152。在一些实施例中，导电部段151-152是形成在有源区图案上方的图案，以限定从由有源区形成的有源器件到外部电路的电连接。

如图1B所示，导电部段151-152分别设置在有源区121-122上。通孔VD1耦合在导线141和导电部段151之间，因此，有源区121通过通孔VD1和导电部段151耦合到导线141。通孔VB1耦合在电源轨111与有源区122之间。

参考图1C所示，图1C是根据各种实施例的对应于图1A-图1B的半导体器件100的部分的等效电路。在一些实施例中，有源区121-122和栅极结构132被包括在图1C中用作晶体管Tr的结构中。导电部段151对应于晶体管Tr的第一端子(即，源极端或漏极端)，导电部段152对应于晶体管Tr的第二端子(即，漏极或源极端子)。栅极结构132对应于晶体管Tr的控制端子。

在一些实施例中，电阻单元R1表示由布置为将晶体管Tr的第一端子耦合到导线141的布线的部分所贡献的电阻。布线的上述部分包括例如通孔VD1和导电部段151。类似地，电阻单元R2表示由布置为将晶体管Tr的第二端子耦合到电源轨111的布线的另外部分所贡献的电阻。布线的上述另外部分包括例如通孔VB1。在下面的段落中将讨论电阻单元R1和R2的配置的细节。

基于以上讨论，在操作中，例如，栅极结构132通过导线143和通孔VG1接收控制信号CS。因此，响应于控制信号CS，晶体管Tr被配置为通过通孔VB1、导电部段151和通孔VD1将信号VS从电源轨111传输到导线141。在一些实施例中，上述信号VS是具有用于操作与晶体管Tr耦合的器件的电源电压电平的电压信号。在各种实施例中，上述信号VS是从半导体器件100中的另一元件发送的数据信号。给出半导体器件100的操作的配置是出于说明性目的。各种实施方式都在本公开的预期范围内。例如，在一些实施例中，从半导体器件100中的其他元件接收的信号VS从导线141传输到电源轨111。

在一些方法中，将附加的拾取区域集成在半导体器件中，以将特定的掺杂剂型阱或有源器件的衬底(例如，有源器件的主体，例如晶体管)连接到电压源。在这样的方法中，拾取区域在布局视图中被布置为与有源器件邻接。相反，利用本公开的配置，有源器件从有源器件下方的层中的电源轨111连接到电压源。因此，与这种方法相比，减小了单元面积，并且总单元高度更小。

此外，在各种方法中，在有源器件上方的电源金属层(例如，在金属零层上方十层布置的金属十层)中传输电源电压。在这样的布置中，电压信号经受由层的布线引起的寄生电阻。通过本公开的配置，与方法相比，电源轨111设置在有源器件的背侧并且更靠近有源器件。换句话说，缩短了布线，并且相应地减小了由电阻单元R2表示的电阻。此外，金属层经历的层之间的寄生电容也减小。因此，提高了半导体器件100的性能(即速度)。

出于说明目的给出了图1A-图1C的配置。各种实施方式都在本公开的预期范围内。例如，在一些实施例中，通孔VG1耦合在导线142和栅极结构132之间。

现在参考图2A-图2C。图2A是半导体器件200的俯视图的布局图。图2B是图2A中的半导体器件200沿线B-B'的部分的截面图。图2C是根据各种实施例的对应于图2A-图2B的半导体器件200的部分的等效电路。关于图1A-图1C的实施例，为了易于理解，与图2A至图2C相同的附图标记被指定为相同的附图标记。为了简洁起见，在上文中已经详细讨论了类似元件的具体操作，为简洁起见在此省略，除非需要引入与图2A-图2C中所示的元件的合作关系。

与图1A相比，如图2A-图2B所示，代替通孔VB1，半导体器件200不具有通孔VB1。在一些实施例中，半导体器件200通过导线141接收从其他半导体器件(例如，半导体器件100)传输的信号。在各种实施例中，半导体器件200的有源区122耦合到其他元件(即，导电部段152穿过其他有源区或导线)。如图2C所示，由于不存在通孔VB1，因此在晶体管Tr和电源轨111之间没有等效电阻。

现在参考图3A-图3C。图3A是半导体器件300的俯视图的布局图。图3B是图3A中的半导体器件300沿CC’线的部分的截面图。图3C是根据各种实施例的对应于图3A和图3B的半导体器件300的部分的等效电路。关于图1A-图2C的实施例，为了易于理解，与图3A至图3C相同的附图标记被指定为相同的附图标记。

与图1A相比，半导体器件300还包括通孔VD2和VB2。在一些实施例中，例如，分别相对于通孔VD1和VB2配置通孔VD2和VB2。如图3A所示，通孔VD1和VB2相互重叠。通孔VD2和VB1相互重叠。为了说明，通孔VB1-VB2在y方向上具有相同的宽度。

与图1B相比，通孔VB2耦合在有源区121和电源轨111之间，因此，有源区121还耦合到电源轨111。在一些实施例中，由通孔VB2的布线贡献的电阻表示为图3C中的另一电阻单元R2。通孔VD2耦合在导电部段152和导线141之间，因此，有源区122还耦合到导线141。在一些实施例中，由通孔VD2的布线贡献的电阻表示为图3C中的另一电阻单元R1。

基于以上讨论，在操作中，与响应于控制信号CS截止的晶体管Tr无关，通过包括通孔VB1、导电部段152和通孔VD2的第一路径Path1以及包括通孔VB2、导电部段151和通孔VD1的第二路径Path2，信号VS从电源轨111传输到导线141，如图3B所示。换句话说，由于两条传输路径，减少了在导线141和电源轨111之间的电阻单元R3的总电阻(由图3C中的电阻单元R1和R2表示)。

出于说明目的给出了图2A-图3C的配置。各种实施方式在本公开的预期范围内。例如，在一些实施例中，通孔VB1-VB2和/或VD1-VD2的电阻相互不同。

现在参考图4。图4是根据各种实施例的集成电路400的示意图。在一些实施例中，集成电路400包括例如半导体器件100-300中的至少一个。为了说明，集成电路400包括差分对开关T1-T2、电流镜单元T3和电阻单元R4-R5。差分对开关T1-T2中的每个具有耦合到电阻单元R5中的一个的第一端子和耦合到电流镜单元T3的第二端子。电阻单元R4耦合在电压端子V1(即，电压端子V1被称为支撑电压V1的端子)和电阻单元R5之间。电流镜单元T3耦合在电压端子V2(即，电压端子V2被称为支撑电压V2的端子)与差分对开关T1-T2之间。在一些实施例中，电压V1-V2相互不同。在各种实施例中，电压V1大于电压V2(例如，地)。

在一些实施例中，电阻单元R4包括由半导体器件300实现的结构。例如，电阻单元R4由图3C中的电阻单元R3实现。因此，如图3B所示，电阻单元R4从电源轨111接收电压V1，并且通过导线141将对应的信号VS传输到差分对开关T1-T2。在各种实施例中，电阻单元R5对应于电阻单元R4中的一个与差分对开关T1-T2中的一个之间的金属布线。

差分对开关T1-T2被配置为分别响应于控制信号S1-S2从电阻单元R5接收信号VS。在一些实施例中，差分对开关T1-T2包括由半导体器件200实现的结构。例如，差分对开关T1-T2由图2C中的晶体管Tr实现。因此，差分对开关T1-T2响应于在其栅极结构132处接收到的控制信号S1-S2，从耦合到电阻单元R5的导线141接收信号VS。在一些实施例中，差分对开关T1-T2被配置为在其导电部段152处输出对应的输出信号OS，如图2B所示。输出信号OS被进一步发送到电流镜单元T3。

电流镜单元T3被配置为响应于控制信号S3从差分对开关T1-T2接收输出信号OS。在一些实施例中，电流镜单元T3包括由半导体器件100实现的结构。例如，电流镜单元T3被实现为图1C中的晶体管Tr。因此，电流镜单元T3响应于在其栅极结构132处接收到的控制信号S3，通过与其耦合的导线141从差分对开关T1-T2接收信号OS，并将对应的信号发送到电压端子V2。

出于说明目的给出了图4的配置。各种实施方式在本公开的预期范围内。例如，在一些实施例中，电流镜单元T3被配置以操作为电流源。

现在参考图5A。图5A是根据各种实施例的半导体器件500的平面图中的布局图。为了说明，半导体器件500包括电源轨511、有源区520、栅极带531、导线541-542、导电部段551、通孔VD3、VB3和VG2。在一些实施例中，相对于例如电源轨111配置电源轨511。有源区520包括关于例如有源区121-122配置的多个有源区。相对于例如栅极结构131-133配置栅极带531。相对于例如导线141配置导线541，相对于例如导线143配置导线542。相对于例如导电部段151-152配置导电部段551。相对于例如通孔VD1-VD2配置通孔VD3。相对于例如通孔VB1-VB2配置通孔VB3。相对于例如通孔VG1配置通孔VG2。在一些实施例中，电源轨511布置在第一层中。有源区520和栅极带531布置在第一层上方的第二层中。导电部段551在有源区520上方。导线541-542布置在第二层上方的第三层中。通孔VB3布置在第一层和第二层之间。通孔VD3和VG2布置在第二层和第三层之间。

在一些实施例中，导线541被称为耦合到节点nd3的导线(如图6C所示)，并且电源轨511被称为耦合到节点nd4的电源轨(如图6C所示)，其中节点nd3-nd4是包括在半导体器件中的集成电路中的节点。在一些实施例中，节点nd3被配置为接收从节点nd4传输的电源电压。在一些实施例中，导线542被配置为在操作中接收控制信号(例如，控制信号CS)以控制包括栅极带531的晶体管结构。将在以下段落中讨论详细的配置。

如图5A所示，电源轨511和有源区520在x方向上延伸，并且有源区520在布局图中与电源轨511重叠。栅极带531在y方向上延伸并且与电源轨511交叉。栅极带531在x方向上相互分离。导线541-542在x方向上延伸并且在y方向上相互分离。导线541-542与电源轨511部分重叠。在一些实施例中，电源轨511的宽度大于y方向上的有源区520和导线541-542的宽度。

在一些实施例中，如图5A所示，通孔VB3沿y方向的宽度与有源区520的宽度基本相同。在各个实施例中，通孔VB3沿y方向的宽度在有源区520的宽度与有源区520的宽度之间。在各种实施例中，通孔VB3具有锥形形状。

现在参考图5B。图5B是根据各种实施例的图5A中的半导体器件500沿线D-D'的部分的截面图。如图5B所示，导电部段551设置在有源区520的有源区521上。通孔VD3耦合在导线541和导电部段551之间，因此，有源区521通过有源区521耦合到通孔VD3和导电部段551。通孔VB3耦合在电源轨511和有源区521之间。

在一些实施例中，由包括在电源轨511和导线541之间的例如通孔VD3、VB3、有源区521和导电部段551的布线结构所贡献的电阻被表示为电阻单元R6。在一些实施例中，电阻单元R6对应于图3C的电阻单元R1-R2的组合。

出于说明目的给出了图5A-图5B的配置。各种实施方式都在本公开的预期范围内。例如，在一些实施例中，半导体器件500还包括相对于通孔VD3和VB3配置的多个通孔，并且耦合到导电部段551和有源区520的其他有源区。因此，在电源轨511和导线541之间创建多于一个的导电路径。

现在参考图6A。图6A是根据各种实施例的半导体器件600的平面图中的布局图。关于图5A-图5B的实施例，为了易于理解，与图6A相同的附图标记被指定为相同的附图标记。

与图5A相比，半导体器件600包括更多的栅极带531和导电部段551。另外，与电源轨511相对应的电源轨具有包括半导体器件600中的电源轨511a-511b的两个部分。如图6A所示，电源轨511a-511b在x方向上相互分离。导线541与两个电源轨511a-511b重叠。代替具有一个通孔VD3和一个通孔VB3，半导体器件600还包括布置在半导体器件600的两个部分处的两个通孔VD3和两个通孔VB2。此外，每个栅极带531通过一个通孔VG2与导线542耦合。

现在参考图6B。图6B是根据各种实施例的图6A中的半导体器件600沿线E-E'的部分的截面图。如图6B所示，电源轨511a通过通孔VD3、VB3、有源区521和电源轨511a上方的导电部段551耦合到导线541。类似地，电源轨511b通过通孔VD3、VB3、有源区521和在电源轨511b上方的导电部段551耦合到导线541。换句话说，创建了两个导电路径，用于从导线541向电源轨511a-511b/向导线541从电源轨511a-511b传输信号。

如图6B所示，在一些实施例中，栅极带531和在栅极带531的相对侧上的有源区521被包括在用作晶体管Ts的结构中。参考图6B-图6C，图6C是根据各种实施例的对应于图6A-图6B的半导体器件600的部分的等效电路。如图6C所示，半导体器件600包括串联耦合的多个晶体管Ts。

在一些实施例中，图6B中的有源区521可以在电源轨511a上方耦合到通孔VB3，电源轨511a被包括在用作图6C中的晶体管Ts的第一晶体管的端子的结构中。图6B中的另一个有源区521在电源轨511b上方耦合到通孔VB3，电源轨511b被包括在用作图6C中的晶体管Ts的不同于第一晶体管的第二晶体管的端子的结构中。栅极带531对应于晶体管Ts的栅极端子。

在一些实施例中，在操作期间，晶体管Ts的栅极端子通过通孔VG2和导线542耦合到地。因此，晶体管Ts的结构被配置为包括去耦电容，而信号是在导线541和电源轨511a-511b之间传输的电流。换句话说，布置在电阻单元R6旁边的晶体管Ts或布置在电阻单元R6之间的晶体管Ts被连接以包括具有电阻单元R6的去耦电容。

在一些方法中，在集成电路中需要额外的区域用于去耦电容并从前侧金属层传输电压。利用本公开的配置，发送和去耦的功能被集成在半导体器件600中。

现在参考图7A。图7A是根据各种实施例的半导体器件700的平面图中的布局图。关于图6A-图6B的实施例，与图7A相同的附图标记被指定为相同的附图标记。

与图6A相比，代替具有连续的导线541和两片电源轨511a-511b，半导体器件700包括与图6A的导线541相对应的导线，导线具有包括导线541a-541b的两个部分。如图7A所示，导线541a-541b在x方向上相互分离。两条导线541a-541b都与电源轨511重叠。

现在参考图7B-图7C。图7B是图7A中的半导体器件700沿线F-F'的部分的截面图。图7C是根据各种实施例的对应于图7A-图7B的半导体器件700的部分的等效电路。如图7B所示，电源轨511通过通孔VD3、VB3、有源区521和在导线541a下方的导电部段551耦合到导线541a。类似地，电源轨511也通过通孔VD3、VB3、有源区521和在导线541b下方的导电部段551耦合到导线541b。换句话说，在一些实施例中，如图7C所示，电源轨511通过分离的导线541a-541b向两个器件输出/接收信号。

出于说明性目的给出了图6A-图7C的配置。各种实施方式都在本公开的预期范围内。现在参考图8A-图8B。图8A-图8B是根据各种实施例的分别对应于半导体器件600-700的部分的等效电路。例如，在一些实施例中，如图8A至图8B所示，在操作期间，布置在电阻单元R6旁边的晶体管Ts的栅极端子是浮置的。因此，半导体器件600-700中的寄生电容被最小化，并且低寄生电容导致高操作速度。在另一个实施例中，布置在电阻单元R6之间的晶体管Ts的栅极端子是浮置的。在又一个实施例中，图8A-图8B的晶体管Ts的栅极端子耦合到高电阻单元。

现在参考图9A。图9A是根据各种实施例的半导体器件900的平面图中的布局图。关于图1A-图8B的实施例，与图9A相同的附图标记被指定为相同的附图标记。

如图9A所示，半导体器件900包括对应于图9A中的一个的单元CELL1和在y方向上邻接单元CELL1的单元CELL2。在一些实施方案中，图9A的单元CELL1可以包括包括有源区121-122的有源区921。单元CELL2包括有源区922。在一些实施例中，单元CELL2是跨过沿x方向延伸的镜线910的镜像。换句话说，相对于单元CELL1中的电源轨道111配置有电源轨道112，并且电源轨道111-112在镜线910的相对侧并且相互对准。相对于单元CELL1中的有源区921配置有源区922，并且有源区921-922位于镜线910的相对侧并且相互对准。相对于单元CELL1中的通孔VD1配置通孔VD4，并且通孔VD1和VD4在镜线910的相对侧并且相互对准。相对于单元CELL1中的通孔VB1配置通孔VB4，并且通孔VB1和VB4在镜线910的相对侧并且相互对准。分别相对于导线142和141配置导线144和145，并且导线143由单元CELL1-CELL2共享。栅极结构131-133由单元CELL1-CELL2共享。

在一些实施例中，邻接单元CELL1-CELL2被包括在单元CELL3(例如，标准单元)中，用于在电源轨111-112与导线141和145之间传输信号。如图9A所示，单元CELL3包括布置在5个金属轨道中的导线141-145，并且每个单元CELL1-CELL2包括在2.5个金属轨道中的导线。换句话说，包括在每个单元CELL1-CELL2中的金属迹线的数量不是整数，并且包括在单元CELL1-CELL2中的金属迹线的总数是整数。出于说明目的给出了单元CELL1-CELL3的配置。各种实施方式在本公开的预期范围内。例如，在一些实施例中，每个单元CELL1-CELL2中包括的金属迹线的数量是整数。

在一些实施例中，有源区921-922具有不同的导电类型。有源区921是第一导电类型，例如，P型。有源区922是第二导电类型，例如，N型。

图9B是根据各种实施例的对应于图9A的半导体器件900的部分的等效电路。现参考图9A-图9B所示。在一些实施例中，单元CELL1对应于与电源轨111和导线141耦合的P型晶体管P1，并且单元CELL2对应于与电源轨112和导线145耦合的N型晶体管N1。在操作中，根据一些实施例，共享的栅极结构132对应于晶体管P1和N1的栅极端子。控制信号S4通过导线143传输到晶体管P1和N1。在一些实施例中，当控制信号S4具有高逻辑状态(即，逻辑1)时，晶体管N1导通以接收电压(例如，电压VSS，在一些实施例中为地)，并将该电压提供给通过导线145耦合到半导体器件900的其他器件(未示出)。类似地，当控制信号S4具有低逻辑状态(例如，逻辑0)时，晶体管P1导通以接收另一个电压(例如，电压VDD，在一些实施例中，该电压大于电压VSS)，并将该电压提供给耦合到半导体器件900的其他器件(未示出)。

出于说明性目的给出了图9A-图9B的配置。各种实施方式在本公开的预期范围内。例如，在一些实施例中，单元CELL3中的单元CELL1-CELL2由图2A至图2C中的半导体器件200、图3A-图3C中的半导体器件300或其组合中的至少一个实现。

现在参考图10A。图10A是根据各种实施例的半导体器件1000的平面图中的布局图。关于图1A-图9B的实施例，与图10A相同的附图标记被指定为相同的附图标记。

与图9A相比，代替在单元CELL3中具有一个单元CELL1和一个单元CELL2，半导体器件1000的单元CELL3还包括多个单元CELL1和多个单元CELL2。为了说明，单元CELL1和单元CELL2是交错的。如图10A所示，半导体器件1000还包括导线1001-1010和电源轨113-114。在一些实施例中，相对于例如导线141-145配置导线1001-1010。相对于例如电源轨111-112配置电源轨113-114。

为了说明，导线1001-1005被包括在单元CELL3的上部的单元CELL1-CELL2中，并且导线1006-1010被包括在单元CELL3的底部的单元CELL1-CELL2中。电源轨113-114分别包括在单元CELL3的底部的单元CELL1-CELL2中。栅极结构131-133还被单元CELL3中的所有单元共享。

如图10A所示，半导体器件1000还包括单元CELL1中的有源区921和单元CELL2中的有源区922。在一些实施例中，有源区921是P型的，并且有源区922是N型的。

参考图10B。图10B是根据各种实施例的对应于图10A的半导体器件1000的部分的等效电路。现在参考图10A。在一些实施例中，单元CELL3的上部的单元CELL1-CELL2分别对应于与电源轨111和导线1001耦合的P型晶体管P1以及与电源轨112和导线1005耦合的和N型晶体管N1。类似地，单元CELL3的底部的单元CELL1-CELL2分别对应于与电源轨113和导线1006耦合的P型晶体管P2和与电源轨114和导线1010耦合的N型晶体管N2。

在操作中，根据一些实施例，共享的栅极结构132对应于晶体管P1-P2和N1-N2的栅极端子。控制信号S4通过导线1003和/或导线1008传输到晶体管P1-P2和N1-N2。在一些实施例中，当控制信号S4具有高逻辑状态(例如，逻辑1)时，然后，晶体管N1-N2导通以接收电压(例如，电压VSS，在一些实施例中为地)，并将该电压提供给通过导线1005和1010耦合到半导体器件1000的其他器件(未示出)。类似地，当控制信号S4具有低逻辑状态(例如，逻辑0)时，晶体管P1-P2导通以接收另一电压(例如，电压VDD，在一些实施例中，该电压大于电压VSS)，并将该电压提供给通过导线1001和1006耦合到半导体器件1000的其他器件(未示出)。

出于说明目的给出了图10A-图10B的配置。各种实施方式在本公开的预期范围内。例如，在一些实施例中，单元CELL1的数量等于单元CELL2的数量，其范围为2-4。在一些实施例中，单元CELL1的数量等于单元CELL2的数量大于四个。

在各个实施例中，单元CELL3的上部的单元CELL1-CELL2中的有源区921-922是P型的，并且单元CELL3的底部的单元CELL1-CELL2中的有源区921-922单元CELL3是N型的。换句话说，单元CELL3中的有源区921-922是按任意顺序排列的P型有源区和N型有源区的组合。例如，在一些实施例中，从单元格CELL3的顶部到单元格CLEE3的底部的有源区921-922的类型的序列可以是PPNP、PNNP、PPPN、NPNP、NPPN、NPPP或任何其他合适的安排。

现在参考图11。图11是根据各种实施例的半导体器件1100的平面图中的布局图。关于图1A-图10B的实施例，与图11相同的附图标记被指定为相同的附图标记。

与图9A相比，代替具有在2.5个金属轨道中布置的导线的单元CELL1-CELL2，在单元CELL4中的单元CELL1-CELL2具有布置在半导体器件1100中的3个金属轨道中的导线，如图11所示。为了说明，单元CELL1包括导线141、142，导线143的一半和导线146的一半。类似地，单元CELL2包括导线144、145，导线143的一半和导线147的一半。

现在参考图12A。图12A是根据各种实施例的半导体器件1200的平面图中的布局图。关于图1A-图11的实施例，与图12A相同的附图标记被指定为相同的附图标记。

为了说明，与图11的半导体器件1000和单元CELL4相比，半导体器件1200还包括导线1011-1013。在一些实施例中，图12A的导线1001-1005和1011-1012可以是相对于例如图11的导线141-147配置。

为了说明，单元CELL4的单元CELL1包括导线1001、1002，导线1003的一半和导线1011的一半。类似地，单元CELL4的单元CELL2包括导线1004、1005，导线1003的一半和导线1012的一半。

此外，半导体器件1200还包括另一个单元CELL1，该单元CELL1不包括在单元CELL4中，并且布置在与单元CELL2的单元CELL4中的单元CELL1相对的一侧，如图12A所示。为了说明，另一单元CELL1包括导线1006、1007，导线1008的一半和导线1013的一半。

如上所述，与图10A相比，在一些实施例中，代替在单元CELL3中具有相等比率的单元CELL1和CELL2，半导体器件1200包括不同比率的不同导电类型的单元。为了说明，图12A的半导体器件1200包括两个单元CELL1和一个单元CELL2。在一些实施例中，有源区921是P型的，并且有源区922是N型的。

参考图12B。图12B是根据各种实施例的对应于图12A的半导体器件1200的部分的等效电路。现参考图12A-图12B。在一些实施例中，单元CELL4的单元CELL1-CELL2分别对应于与电源轨111和导线1001耦合的P型晶体管P1以及与电源轨112和导线1005耦合的N型晶体管N1。从单元CELL4中排除的单元CELL1对应于与电源轨113和导线1006耦合的P型晶体管P2。

在操作中，根据一些实施例，共享的栅极结构132对应于晶体管P1-P2和N1的栅极端子。控制信号S4通过导线1003和/或导线1008传输到晶体管P1-P2和N1。在一些实施例中，当控制信号S4具有高逻辑状态(例如，逻辑1)时，晶体管N1导通以接收电压(例如，电压VSS，在一些实施例中为地)，并将该电压提供给通过导线1005耦合到半导体器件1200的其他器件(未示出)。当控制信号S4具有低逻辑状态(例如，逻辑0)时，晶体管P1-P2导通以接收另一电压(例如，电压VDD，在一些实施例中，电压大于电压VSS)，并将该电压提供给通过导线1001和1006耦合到半导体器件1200的另一器件(未示出)。

出于说明目的给出了图12A-图12B的配置。各种实施方式在本公开的预期范围内。例如，在一些实施例中，半导体器件1200包括大于N型晶体管的数量的P型晶体管或大于P型晶体管的数量的N型晶体管。在一些实施例中，P型或N型晶体管中的第一类型的数量为二至四个，P型或N型晶体管中的第二类型的数量为一至三。

现在参考图13A。图13A是根据本公开的一些实施例的形成包括在半导体器件(例如300-600或700)中的集成电路的方法1300A的流程图。应该理解，可以在图13A所示的过程之前、之中和/或之后提供附加的操作。对于该方法的其他实施例，以下描述的一些操作可以被替换或消除。操作/过程的顺序可以互换。贯穿各种视图和说明性实施例，类似的参考标号用于指示类似的元件。方法1300A包括以下参考图4的集成电路400和图6A-图6C的半导体器件600描述的操作1310、1320和1321-1325，作为非限制性示例。

在一些实施例中，方法1300A的一些或全部由计算机的处理器执行。在一些实施例中，方法1300A中的一些或全部由电子设计自动化(EDA)系统1400的处理器1402执行，下面参考图14进行讨论。

在操作1310中，对图4所示的集成电路400中的节点nd1和节点nd2之间的连接配置进行识别。为了说明，节点nd1接收电压V1并且通过电阻单元R4耦合到nd2。

在操作1320中，响应于指示节点nd2被配置为接收从节点nd1传输的电压Vl的连接配置，例如，如图3A中的部分所示，生成集成电路的布局设计。

此外，在一些实施例中，生成布局设计包括操作1321，其中，生成在集成电路400的前侧的第一层中沿x方向延伸的导线141以耦合到节点nd2，如图3A所示。

随后，在一些实施例中，生成布局设计还包括操作1322，其中生成在集成电路400的背侧在第一层下方的第二层中沿x方向延伸的电源轨111以耦合到节点nd1。

生成布局设计还包括操作1323，在一些实施例中，其中，生成在第一层和第二层之间的第三层中沿x方向延伸的有源区120。

生成布局设计还包括操作1324，在一些实施例中，其中，生成通孔VD1以耦合在有源区121和导线141之间，并且在一些实施例中，通孔VD2生成为如图3A-图3B所示，在有源区122和导线141之间耦合有有源区122和有源区122。

生成布局设计还包括操作1325，在一些实施例中，其中，生成通孔VB1以耦合在有源区122和电源轨111之间，并且在一些实施例中，生成通孔VB2以耦合在有源区121和电源轨111之间，如图3A-图3B所示。在一些实施例中，沿y方向，有源区120和通孔VB1-VB2具有相同的宽度。在一些实施例中，如图3A所示，通孔VD1与通孔VB2重叠，并且通孔VD2与通孔VB1重叠。

在一些实施例中，如图6A所示，生成方法1300A的布局设计还包括生成沿y方向延伸的多个栅极带531和生成导线542。为了说明，栅极带531在y方向上延伸并且插入在将有源区521耦合到导线541的通孔VD3之间。栅极带531通过通孔VG2耦合到导线542。

在一些实施例中，如图6A所示，生成电源轨511包括生成电源轨511a(电源轨511的第一部分)和电源轨511b(电源轨511的第二部分，与第一部分分离)。在一些实施例中，与电源轨511a、在电源轨511a上方的通孔VD3、VB3相对应的图案在图6A中相互重叠。类似地，在一些实施例中，对应于电源轨511b的图案以及在电源轨511b上方的通孔VD3、VB3在图6A中相互重叠。

在一些实施例中，方法1300A还包括基于布局设计来制造集成电路的至少一个元件(例如，集成电路400)的一个或多个操作，作为IC制造流程的部分，IC制造流程对应于下面参考图15讨论的IC制造系统1500。

现在参考图13B。图13B是根据本公开的一些实施例的制造半导体器件100-700或900-1200的方法1300B的流程图。应该理解，可以在图13B所示的过程之前、之中和/或之后提供附加的操作。对于该方法的其他实施例，以下描述的一些操作可以被替换或消除。操作/过程的顺序可以互换。贯穿各种视图和说明性实施例，类似的参考标号用于指示类似的元件。方法1300B包括以下作为非限制性示例参考半导体器件500描述的操作1301-1305。

在一些实施例中，方法1300B可以由IC制造系统用作IC制造流程的部分，例如下面参考图15所讨论的IC制造系统1500。

在操作1301中，例如有源区520的有源区形成在半导体器件500的第一侧(例如，通孔VB上方的前侧)，并且沿x方向延伸，如图5B所示。

在一些实施例中，方法1300B还包括在有源区(例如，有源区520)上形成一个或多个导电部段，例如，导电部段551。

在操作1302中，在有源区的有源区(例如，有源区520的有源区521)上方，在导电部段(例如，导电部段551)上形成通孔，例如通孔VD3。。

在操作1303中，导线(例如，导线541)形成在通孔上方，并通过通孔(例如，通过通孔VD3的有源区520)耦合到有源区。例如导线541的导线在x方向上延伸。

在一些实施例中，在完成用于半导体器件(例如，半导体器件500)前侧的组件(即，有源器件)的制造过程之后，去除衬底(未示出)并且去除晶圆，将其上下翻转以在半导体器件(例如，半导体器件500)的背侧执行制造工艺。

在操作1304中，例如通孔VB3的背侧通孔形成在与半导体器件500的第一侧相对的第二侧(即，有源区520下方的背侧)。

在操作1305中，在背侧通孔(例如，通孔VB3)下方形成电源轨(例如，电源轨511)，并通过背侧通孔耦合到有源区(例如，有源区520)，如图5B所示。在一些实施例中，在翻转晶圆之后，在背侧通孔上方形成电源轨。

在一些实施例中，方法1300B进一步包括在操作1304中形成多个背侧通孔，例如，多个通孔VB3。如图6B所示，通孔VB3中的一个形成为耦合有源区521和电源轨511a，另一个形成为耦合另一有源区510和电源轨511b。在一些实施例中，方法1300B还包括在背侧通孔之间形成栅极带，例如栅极带531。

在一些实施例中，方法1300B还包括在电源轨上方形成布置在多个(例如，三个)金属轨道中的导线。例如，如图11所示，导线141-142和146布置在电源轨111上方的三个金属轨道中。类似地，导线144-145和147布置在电源轨112上方的三个金属轨道中。

在一些实施例中，方法1300B还包括形成第一导电类型的多个有源区和不同于第一导电类型的第二导电类型的多个有源区。例如，如图12A所示，有源区921是P型，有源区922是N型。有源区921的数量(例如2)大于有源区922的数量(例如1)。

现在参考图14。图14是根据本公开的一些实施例的能够设计集成电路布局设计的EDA系统1400的框图。EDA系统1400被配置为实现图13A中公开的方法1300A的一个或多个操作，并结合图1A-图12B进一步解释。在一些实施例中，EDA系统1400包括APR系统。

在一些实施例中，EDA系统1400是通用计算器件，其包括硬件处理器1402和非暂时性计算机可读存储介质1404。除其他之外，存储介质1404被编码(即存储)计算机程序代码(指令)1406(即一组可执行指令)。由硬件处理器1402执行的指令1406代表(至少部分地)表示一种EDA工具，该工具实现了方法(例如方法1300A)的部分或全部。

处理器1402通过总线1408电耦合到计算机可读存储介质1404。处理器1402还通过总线1408电耦合到I/O接口1410和制造工具1416。网络接口1412也是经由总线1408电连接到处理器1402。网络接口1412连接到网络1414，使得处理器1402和计算机可读存储介质1404能够经由网络1414连接到外部元件。处理器1402被配置为执行计算机程序编码在计算机可读存储介质1404中的代码1406，以便使EDA系统1400可用于执行所提到的过程和/或方法的部分或全部。在一个或多个实施例中，处理器1402是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质1404是电的、磁的、光的、电磁的、红外的和/或半导体系统(或器件或器件)。例如，计算机可读存储介质1404包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1404包括光盘只读存储器(CD-ROM)、光盘读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。

在一个或多个实施例中，存储介质1404存储计算机程序代码1406，该计算机程序代码1406被配置为使EDA系统1400(其中这种执行(至少部分地表示EDA工具)可用于执行所述的部分或全部过程和/或方法。在一个或多个实施例中，存储介质1404还存储有助于执行部分或全部所述过程和/或方法的信息。在一个或多个实施例中，存储介质1404存储包括如本文所公开的这种标准单元的标准单元的IC布局图1420，例如，以上相对于图1A-图12B讨论的半导体器件100-700和900-1200中包括的单元。

EDA系统1400包括I/O接口1410。I/O接口1410耦合到外部电路。在一个或多个实施例中，I/O接口1410包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，用于将信息和命令传达给处理器1402。

EDA系统1400还包括耦合到处理器1402的网络接口1412。网络接口1412允许EDA系统1400与一个或多个其他计算机系统连接到的网络1414通信。网络接口1412包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个系统1400中实现了所述过程和/或方法的部分或全部。

在一些实施例中，EDA系统1400还包括耦合到处理器1402的制造工具1416。制造工具1416被配置为制造集成电路，例如，图1A-图12B所示的半导体器件100-700和900-1200根据处理器1402处理的设计文件。

EDA系统1400被配置为通过I/O接口1410接收信息。通过I/O接口1410接收的信息包括指令、数据、设计规则、标准单元的库和/或其他参数中的一个或多个。通过总线1408将信息传送到处理器1402。EDA系统1400被配置为通过I/O接口1410接收与UI有关的信息。该信息作为设计规范1422存储在计算机可读介质1404中。

在一些实施例中，所述过程和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的过程和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用。在一些实施例中，所述过程和/或方法的部分或全部被实现为EDA系统1400所使用的软件应用程序。在一些实施例中，使用诸如工具之类的工具来生成包括标准单元的布局图。可从CADENCE DESIGN SYSTEMS,Inc.或其他合适的布局生成工具获得。

在一些实施例中，这些过程被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储或存储单元，例如，诸如DVD的光盘中的一个或多个，诸如硬盘之类的磁盘，诸如ROM之类的半导体存储器、RAM、存储卡等。

图15是根据一些实施例的IC制造系统1500以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用IC制造系统1500制造以下中的至少一下：(A)一个或多个半导体掩模中或(B)半导体集成电路的层中的至少一个组件。

在图15中，IC制造系统1500包括在设计、开发和制造周期和/或相互相互作用的实体，例如设计室1520、掩模室1530和IC制造商/制造者(“FAB”)1550。与制造IC器件1560有关的服务或服务。IC制造系统1500中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如企业内部网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其中一个或多个其他实体接收服务。在一些实施例中，设计室1520、掩模室1530和IC FAB 1550中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室1520、掩模室1530和IC FAB 1550中的两个或更多个在公共设施中共存并使用公共资源。

设计室(或设计团队)1520生成IC设计布局图1522。IC设计布局图1522包括各种几何图案，例如，图1B、图2B、图3B、图5A、图6A、图7A、图9A、图10A、图11和/或图12A中所描绘的布局设计，其被设计用于IC器件1560，例如图1A-图12B中的半导体器件100-700和900-1200。几何图案对应于构成要制造的IC器件1560的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局图1522的部分包括各种IC部件，例如有源区、栅电极、源极和漏极、导电部段或层间互连的通孔，以形成在半导体衬底(例如硅晶圆)中和设置在半导体衬底上的各种材料层。设计室1520实施适当的设计程序以形成IC设计布局图1522。设计程序包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图1522呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1522可以以GDSII文件格式或DFII文件格式表达。

掩模室1530包括数据准备1532和掩模制造1544。掩模室1530使用IC设计布局图1522来制造一个或多个掩模1545，以根据IC设计布局图1522来制造IC器件1560的各个层。掩模室1530执行掩模数据准备1532，其中IC设计布局图1522被转换成代表性数据文件(“RDF”)。掩模数据准备1532向RDF提供掩模制造1544。掩模制造1544包括掩模写入器。掩模写入器将RDF转换为基板上的图像，例如掩模(掩模版)1545或半导体晶圆1553。IC设计布局图1522由掩模数据准备1532操纵以符合掩模写入器的特定特性，并且/或IC FAB 1550的要求。在图15中，数据准备1532和掩模制造1544被示为单独的元件。在一些实施例中，数据准备1532和掩模制造1544可以被统称为掩模数据准备。

在一些实施例中，数据准备1532包括光学邻近校正(OPC)，该光学邻近校正使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局图1522。在一些实施例中，数据准备1532包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助功能、相移掩膜、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。

在一些实施例中，数据准备1532包括掩模规则检查器(MRC)，该掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1522，该掩模创建规则包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图1522以补偿掩模制造1544期间的限制，其可以撤消由OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，数据准备1532包括光刻工艺检查(LPC)，其模拟将由IC FAB1550实施以制造IC器件1560的处理。LPC基于IC设计布局图1522来仿真该处理以创建仿真的制造品。LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关的参数，与用于制造IC的工具相关的参数和/或制造过程的其他方面。LPC考虑到各种因素，例如航拍图像对比度、焦深(DOF)、蒙版误差增强因子(MEEF)、其他合适的因素等或其组合。在一些实施例中，在已经通过LPC创建了模拟的制造器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1522。

应该理解，为了清楚起见，已经简化了对数据准备1532的以上描述。在一些实施例中，数据准备1532包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局图1522。另外，可以以各种不同的顺序执行在数据准备1532期间应用于IC设计布局图1522的处理。

在数据准备1532之后以及在掩模制造1544期间，基于修改的IC设计布局图1522制造掩模1545或一组掩模1545。在一些实施例中，掩模制造1544包括基于IC设计布局图1522进行一次或多次光刻曝光。在一些实施例中，基于修改的IC设计布局图1522，使用电子束(e-beam)或多个电子束的机构在掩模(光掩模或掩模版)1545上形成图案。掩模1545可以以各种技术形成。在一些实施例中，使用二进制技术形成掩模1545。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如紫外线(UV)束)被不透明区域阻挡并且透射通过透明区域。在一实例中，掩模1545的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1545。在掩模1545的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1544生成的掩模被用于多种工艺中。例如，在离子注入工艺中使用这样的掩模，以在半导体晶圆1553中形成各种掺杂区域，在蚀刻工艺中使用这种掩模，以在半导体晶圆1553中形成各种蚀刻区域，和/或在其他合适的工艺中使用。

IC FAB 1550包括晶圆制造1552。IC FAB 1550是IC制造企业，其包括一个或多个制造设施，用于制造各种不同的IC产品。在一些实施例中，IC FAB 1550是半导体铸造厂。例如，可能有一个制造工厂用于多个IC产品的前端制造(前端(FEOL)制造)，而第二个制造工厂可以为互连和封装提供后端制造IC产品(后端(BEOL)的制造)，第三制造工厂可能会为铸造业务提供其他服务。

在一些实施例中，IC FAB 1550包括被配置为在半导体晶圆1553上执行各种制造操作的制造工具，从而根据诸如掩模1545的掩模来制造IC器件1560。在各种实施例中，制造工具包括晶圆步进器、离子注入机、光致抗蚀剂涂布机、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或其他具有执行本文的一种或多种合适的制造工艺的制造器件中的一个或多个。

IC FAB 1550使用由掩模室1530所制造的掩模1545来制造IC器件1560。因此，ICFAB 1550至少间接地使用IC设计布局图1522来制造IC器件1560。在一些实施例中，。由ICFAB 1550使用掩模1545来制造半导体晶圆1553，以形成IC器件1560。在一些实施例中，IC制造包括至少间接基于IC设计布局图1522进行一次或多次光刻曝光。半导体晶圆1553包括硅衬底或在其上形成有材料层的其他合适的衬底。半导体晶圆1553进一步包含各种掺杂区、电介质部件、多层互连等中的一个或多个(在随后的制造步骤中形成)。

如上，本公开中的半导体器件在模拟单元中提供背侧电源轨，以将电源信号传输到前侧的有源器件。利用本公开的配置，在有源器件和电源轨之间的较短的布线导致较快的性能速度。此外，通过将电源轨设置在半导体器件的背侧，可以更有效地利用前侧区域。

在一些实施例中，公开了一种半导体器件，其包括第一导线和第一电源轨以及布置在第一导线和第一电源轨之间的第一晶体管结构。第一导线和第一电源轨在第一方向上相互分离，第一方向是半导体器件的布局的法线方向。第一晶体管结构包括通过第一通孔耦合到第一导线的第一有源区；通过第二通孔耦合到第一电源轨和第二有源区；第一栅极结构，介于第一有源区和第二有源区之间，并被配置为接收第一控制信号。第一晶体管结构被配置为响应于第一控制信号而在第一导线和第一电源轨之间传输信号。在一些实施例中，耦合到第一有源区和第一电源轨的第一有源区、第一通孔和第三通孔被配置为第一导电路径，第一导电路径被配置为传输信号，并且耦合到第二有源区的第二有源区、第二通孔和第四通孔以及第一导线被配置为被配置为第二导电路径，第二导电路径被配置为传输信号。在一些实施例中，半导体器件还包括第二导线和第二电源轨，在第一方向上相互分离并且在与第一方向不同的第二方向上与第一导线和第一电源轨分离。第二导线被配置为接收通过第一导线传输的信号。第二晶体管结构被配置为响应于不同于第一控制信号的第二控制信号在第二导线和第二电源轨之间传输信号，并且布置在第二导线和第二电源轨之间。第二晶体管结构包括：第三有源区，通过第三通孔耦合到第二导线；第四有源区，通过第四通孔耦合到第二电源轨；和第二栅极结构，介于第三有源区和第四有源区之间，并且被配置为接收第二控制信号。在一些实施例中，由第一电源轨接收的第一电压与由第二电源轨接收的第二电压基本上不同。在一些实施例中，第一控制信号是浮置的。在一些实施例中，第一导线在半导体器件的前侧，并且第一电源轨在半导体器件的背侧。在一些实施例中，第一晶体管结构还包括串联耦合的多个第一晶体管。第一有源区包括在用作多个第一晶体管的第一晶体管的端子的结构中，并且第二有源区包括在用作多个第一晶体管的第二晶体管的端子的结构中。在一些实施例中，多个第一晶体管的栅极端子是浮置的或者耦合到地。在一些实施例中，第一导线包括第一部分和在不同于第一方向的第二方向上与第一部分分离的第二部分。第一导线的第一部分通过第一通孔耦合到第一有源区，并且第一导线的第二部分通过第三通孔耦合到第二有源区。在一些实施例中，第一导线和第一电源轨在与第一方向不同的第二方向上延伸。沿与第一方向和第二方向不同的第三方向，第一电源轨的宽度大于第一导线的宽度。

还公开了一种半导体器件，其包括至少一个第一单元和至少一个第二单元。至少一个第一单元包括：第一导电类型的第一有源区，在第一层中；第一电源轨，在第一层下方的第二层中；和第一通孔，耦合在第一有源区与第一电源轨之间。至少一个第二单元格邻接至少一个第一单元格的第一侧。至少一个第二单元包括：不同于第一导电类型的第二导电类型的第二有源区，在第一层中；第二电源轨，在第二层中；和第二通孔，耦合在第二有源区与第二电源轨之间。至少一个第二单元是至少一个第一单元跨镜线的镜像。在一些实施例中，至少一个第一单元包括多个第一单元，并且至少一个第二单元包括多个第二单元。多个第一单元和多个第二单元是交错的。在一些实施例中，半导体器件包括第三单元，设置在至少一个第一单元的与第一侧相对的第二侧。第三单元包括：第一导电类型的第三有源区，在第一层中；第三电源轨，在第二层中；和第三通孔，耦合在第三有源区与第三电源轨之间。在一些实施例中，第一导电类型是P型，第二导电类型是N型。在一些实施例中，至少一个第一单元中包括的金属迹线的数量为非整数，并且至少一个第一单元和至少一个第二单元中包括的金属迹线的总数量是整数。

还公开了一种方法，该方法包括以下操作：识别集成电路中第一节点和第二节点之间的连接配置；和

响应于连接配置指示第一节点被配置为从第二节点接收电源电压，生成集成电路的布局设计，包括：生成第一导线，第一导线在集成电路的前侧的第一层中沿第一方向延伸并且被配置为耦合到第一节点；生成电源轨，电源轨在集成电路的背侧在第一层下方的第二层中沿第一方向延伸，并且被配置为耦合到第二节点；在第一层和第二层之间的第三层中生成沿第一方向延伸的有源区；生成耦合在有源区的第一区域和第一导线之间的第一通孔，并且生成耦合在有源区的第二区域和第一导线之间的第二通孔；以及生成耦合在有源区的第一区域和电源轨之间的第三通孔，并且生成耦合在有源区的第二区域和电源轨之间的第四通孔。在一些实施例中，在与第一方向不同的第二方向上，有源区、第三通孔和第四通孔具有相同的宽度。在一些实施例中，生成集成电路的布局设计还包括：生成多个栅极带，多个栅极带在布局设计中沿不同于第一方向的第二方向延伸，并且介于第一通孔和第二通孔之间；以及生成在第一方向上延伸的第二导线，其中，第二导线在第二方向上与第一导线分离并且耦合到多个栅极带。在一些实施例中，生成电源轨包括：生成电源轨的第一部分和在第一方向上与第一部分分离的电源轨的第二部分，其中，在布局视图中，第一通孔和第三通孔与电源轨的第一部分重叠，第二通孔和第四通孔与电源轨的第二部分重叠。在一些实施例中，在布局视图中，第一通孔和第三通孔相互重叠，并且第二通孔和第四通孔相互重叠。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。