一种脉冲产生电路

技术领域

本发明涉及半导体集成电路设计领域，尤其涉及一种脉冲产生电路。

背景技术

现有的脉冲产生电路如图1所示，主要包括第一反向延迟电路1、NAND闸2和第二反向延迟电路3。时钟信号CLK经第一反向延迟电路1相位反转180度且延迟Δt时间后得到时钟信号CLKB。时钟信号CLK和时钟信号CLKB作为NAND闸2的输入，信号依次经过NAND闸2、第二反向延迟电路3最终得到时钟信号CLKO。现有的脉冲产生电路利用第一反向延迟电路1的Δt时间延迟与时钟信号CLK的时间差产生脉冲(脉冲也成脉波)，该脉冲宽度Tpw等于Δt，原理图如图2所示。

由于现有的脉冲产生电路是通过在NAND闸2的前端设计一个相位反转180度的延迟电路产生脉冲，该脉冲宽度由延迟电路的延迟时间Δt决定，可能无法满足设计需要的脉波宽度。

发明内容

本发明提供一种脉冲产生电路，能够提高脉冲宽度。技术方案如下：

本发明的实施例提供一种脉冲产生电路，包括：逻辑处理电路、NAND闸电路和反向延迟电路；

所述逻辑处理电路包括至少两个输入端和一个输出端，其中所述至少两个输入端中的至少一个用于接收时钟信号CLK，以及所述至少两个输入端中的至少另一个用于接收所述反向延迟电路反馈的时钟信号CLKO，所述逻辑处理电路的输出端连接所述NAND闸电路的一个输入端；

所述NAND闸电路包括两个输入端和一个输出端，其中所述两个输入端中的一个输入端用于接收所述时钟信号CLK，另一个输入端与所述逻辑处理电路的输出端连接，用于接收所述逻辑处理电路输出的时钟信号CLKB，所述NAND闸电路的输出端与所述反向延迟电路的输入端连接；

所述反向延迟电路包括一个输入端和至少一个输出端，所述反向延迟电路的输入端与所述NAND闸电路的输出端连接，用于接收所述NAND闸电路输出的时钟信号CLK1，所述反向延迟电路的至少一个输出端与所述逻辑处理电路的至少一个输入端连接。

可选地，所述逻辑处理电路包括两个输入端，其中一个输入端接收时钟信号CLK，另一个输入端接收所述反向延迟电路反馈的时钟信号CLKO；

所述逻辑处理电路还包括晶体管M1、M2、M3，其中晶体管M1为PMOS，晶体管M2、M3为NMOS；晶体管M1的栅极与时钟信号CLK连接，源极与电源连接，漏极与晶体管M2的漏极连接；晶体管M2的栅极与所述反向延迟电路的输出端连接，源极与晶体管M3的漏极连接；晶体管M3的栅极与所述反向延迟电路的输出端连接，源极与地连接。

可选地，所述NAND闸电路包括晶体管M4、M5、M6和至少两个M7，所述晶体管M4、M5为NMOS，晶体管M6、M7为PMOS，且所述至少两个M7串联连接；串联连接的至少两个M7中的第一个M7的源极与电源连接，最后一个M7的漏极与晶体管M5的漏极连接，且每个M7的栅极与所述逻辑处理电路的输出端连接；晶体管M5的栅极与时钟信号CLK连接，源极与晶体管M4的漏极连接；晶体管M4的栅极与所述逻辑处理电路的输出端连接，源极与地连接；晶体管M6的栅极与时钟信号CLK连接，源极与电源连接，漏极与地连接。

可选地，所述晶体管M7的个数为2。

可选地，所述逻辑处理电路包括两个输入端，其中一个输入端接收时钟信号CLK，另一个输入端接收所述反向延迟电路反馈的时钟信号CLKO；

所述逻辑处理电路还包括晶体管M11、M12、M13和至少一个M14，所述晶体管M11为PMOS，晶体管M12、M13、M14为NMOS，其中当所述M14为多个时，多个M14串联连接；串联连接的多个M14中的第一个M14的漏极与所述反向延迟电路的输出端连接，最后一个M14的源极与晶体管M12的栅极连接，且每个M14的栅极与时钟信号CLK连接；晶体管M11的栅极与时钟信号CLK连接，源极与电源连接，漏极与晶体管M12的漏极连接；晶体管M12的源极与晶体管M13的漏极连接；晶体管M13的栅极与时钟信号CLK连接，源极与地连接。

可选地，所述晶体管M14的个数为1。

本发明的上述技术方案的有益效果是：

本发明实施例提供的脉冲产生电路包括：逻辑处理电路、NAND闸电路和反向延迟电路；所述逻辑处理电路包括至少两个输入端和一个输出端，所述至少两个输入端中的至少一个用于接收时钟信号CLK，以及所述至少两个输入端中的至少另一个用于接收所述反向延迟电路反馈的时钟信号CLKO，所述逻辑处理电路的输出端连接所述NAND闸电路的一个输入端；所述NAND闸电路包括两个输入端和一个输出端，其中所述两个输入端中的一个输入端用于接收所述时钟信号CLK，另一个输入端与所述逻辑处理电路的输出端连接，用于接收所述逻辑处理电路输出的时钟信号CLKB，所述NAND闸电路的输出端与所述反向延迟电路的输入端连接；所述反向延迟电路包括一个输入端和至少一个输出端，所述反向延迟电路的输入端与所述NAND闸电路的输出端连接，用于接收所述NAND闸电路输出的时钟信号CLK1，所述反向延迟电路的至少一个输出端与所述逻辑处理电路的至少一个输入端连接。本发明实施例将脉冲产生电路输出端的时钟信号CLKO回授到输入端，通过增加回授的延迟，增加了NAND闸电路200的延迟时间Δt1和反向延迟电路300的延迟时间Δt2，从而实现增加整体电路的延迟时间，由此实现脉冲宽度变大。

附图说明

图1为现有的脉冲产生电路的电路结构示意图；

图2为基于现有的脉冲产生电路的脉冲宽度分析示意图；

图3为本发明实施例公开的一种脉冲产生电路的电路结构示意图；

图4为本发明实施例公开的另一种脉冲产生电路的电路结构示意图；

图5为本发明实施例中的脉冲宽度分析示意图；

图6为本发明实施例公开的再一种脉冲产生电路的电路结构示意图；

图7为本发明实施例公开的再一种脉冲产生电路的电路结构示意图；

图8为本发明实施例公开的再一种脉冲产生电路的电路结构示意图；

图9为本发明实施例中2个M14串联连接的连接方式示意图。

另还需要说明的是：

1：表示高电平信号

2：表示低电平信号

X：表示高电平信号、低电平信号均可

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。在下面的描述中，提供诸如具体的配置和组件的特定细节仅仅是为了帮助全面理解本发明的实施例。因此，本领域技术人员应该清楚，可以对这里描述的实施例进行各种改变和修改而不脱离本发明的范围和精神。另外，为了清楚和简洁，省略了对已知功能和构造的描述。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。

在介绍本发明实施例前，申请人首先需要说明的是，本发明实施例中关于输入端、输出端的个数的定义，是分别根据不同输入信号的个数和不同输出信号的个数定义的，而不涉及对实际产品输入引脚、输出引脚的个数限定。举例来说，比如电路A会接收时钟信号CLK1、CLK2和CLK3，因为CLK1、CLK2和CLK3属于3种不同的时钟信号，所以本发明实施例定义电路A包括3个输入端，比如电路B同时输出时钟信号CLK4、CLK5，因为CLK4和CLK5属于2种不同的时钟信号，所以本发明实施例定义电路B包括2个输出端。

本发明实施例提供的脉冲产生电路，如图3所示，包括：逻辑处理电路100、NAND闸电路200和反向延迟电路300。

逻辑处理电路100包括至少两个输入端和一个输出端，其中所述至少两个输入端中的至少一个输入端用于接收时钟信号CLK，所述至少两个输入端中的至少另一个输入端与反向延迟电路300的输出端连接，用于接收反向延迟电路300反馈的时钟信号CLKO，所述逻辑处理电路100的输出端与NAND闸电路200的一个输入端连接。需要说明的是，本发明实施例中的逻辑处理电路100具有反向180°及时间延迟Δt的逻辑处理能力，可结合图4所示，只有当时钟信号CLK和时钟信号CLKO均为高电平(1)时，逻辑处理电路100输出的时钟信号CLKB为低电平(0)，其他情况逻辑处理电路100输出的时钟信号CLKB均为高电平(1)。

NAND闸电路200包括两个输入端和一个输出端，其中所述两个输入端中的一个输入端用于接收时钟信号CLK，另一个输入端与逻辑处理电路100的输出端连接，用于接收逻辑处理电路100输出的时钟信号CLKB，NAND闸电路200的输出端与反向延迟电路300的输入端连接。

反向延迟电路300包括一个输入端和至少一个输出端，所述反向延迟电路300的输入端与NAND闸电路200的输出端连接，用于接收NAND闸电路200输出的时钟信号CLK1，反向延迟电路300的至少一个输出端与逻辑处理电路100的至少一个输入端连接，实现将时钟信号CLKO反馈回脉冲产生电路，继续作为脉冲产生电路的输入信号。

结合图5所示，本发明实施例提供的脉冲产生电路相比于现有的脉冲产生电路，将脉冲产生电路输出端的时钟信号CLKO回授到输入端，此时整个脉冲产生电路的延迟时间变成Δt+Δt1+Δt2，也即整个电路的脉冲宽度Tpw＝Δt+Δt1+Δt2，相比于现有技术中的脉冲宽度Tpw＝Δt，本发明实施例通过增加回授的延迟，即增加了NAND闸电路200的延迟时间Δt1和反向延迟电路300的延迟时间Δt2，实现增加整体电路的延迟时间，由此实现脉冲宽度变大。

同时，本发明实施例提供的脉冲产生电路，当时钟信号CLKO的扇出数量增加，外部负载变大时，会造成时钟信号CLKO的讯号爬升变慢，而正因为时钟信号CLKO的讯号爬升变慢，所以对应的反向延迟电路300的延迟时间就会变长，即Δt2的数值随之增加而变大，由此使得整个脉冲产生电路的脉冲宽度Tpw自动调整变大，可以有效提高电路的工作稳定性。

进一步，在图3的基础上，可以对脉冲产生电路中的逻辑处理电路100和/或NAND闸电路200做进一步改进，以增大相应的延迟时间Δt、Δt1的值。下面，申请人就本发明实施例提供的几种优选的脉冲产生电路的具体电路设计结构进行举例并详细说明。

实施例一

如图6所示，本发明实施例提供的脉冲产生电路中，逻辑处理电路100包括两个输入端，其中一个输入端接收时钟信号CLK，另一个输入端接收反向延迟电路300反馈的时钟信号CLKO。具体的：

逻辑处理电路100还包括晶体管M1、M2、M3，其中晶体管M1为PMOS，晶体管M2、M3为NMOS；晶体管M1的栅极与时钟信号CLK连接，源极与电源连接，漏极与晶体管M2的漏极连接；晶体管M2的栅极与反向延迟电路300的输出端连接，用于接收时钟信号CLKO，源极与晶体管M3的漏极连接；晶体管M3的栅极也与反向延迟电路300的输出端连接，用于接收时钟信号CLKO，源极与地连接。

NAND闸电路200采用现有的NAND闸设计电路即可，由2个PMOS和2个NMOS组成，2个PMOS即图5中的晶体管M6、M7，2个NMOS即图5中的晶体管M4、M5，本发明实施例不再赘述。

反向延迟电路300采用现有的反相器设计电路即可，由1个PMOS(图5中的M8)和1个NMOS(图5中的M9)组成。

本实施例一中，相比于现有的脉冲产生电路，除将反向延迟电路300输出的时钟信号CLKO反馈回电路输入端，同时在逻辑处理电路100中增加了一个NMOS，实现两个NMOS(M2、M3)串联。当两个NMOS串联时，提高了NMOS路径的导通电阻，降低了NMOS路径的导通电流。由此，NMOS路径的导通电阻提高，导通电流降低，使得当时钟信号CLKO由低电平转化为高电平时，时钟信号CLKB的讯号下降变慢，而因为时钟信号CLKB的讯号下降变慢，延迟变长，因此也就导致了延迟时间Δt的值变大，使得整体电路的脉冲宽度Tpw变大。

实施例二

本发明实施例提供的脉冲产生电路，在实施例一的基础上，进一步对NAND闸电路200的电路结构进行改进，具体的：

NAND闸电路200包括晶体管M4、M5、M6和至少两个M7，所述晶体管M4、M5为NMOS，晶体管M6、M7为PMOS，且所述至少两个M7串联连接；串联连接的至少两个M7中的第一个M7的源极与电源连接，最后一个M7的漏极与晶体管M5的漏极连接，且每个M7的栅极与所述逻辑处理电路的输出端连接。

如图7所示，以包括两个M7为例，为便于区分，将两个M7分别命名为M7A和M7B。M7A与M7B串联连接，M7A(即第一个M7)的源极与电源连接，M7A的漏极与M7B(即最后一个M7)的源极连接，M7B的漏极与晶体管M5的漏极连接，且M7A、M7B的栅极均分别与逻辑处理电路100的输出端连接。

需要说明的是，本发明实施例中多个M7串联连接的连接方式为：以3个M7，分别为M7A、M7B、M7C为例来说，M7A的源极与电源连接，M7A的漏极与M7B的源极连接，M7B的漏极与M7C的源极连接，M7A、M7B、M7C的栅极均与逻辑处理电路100的输出端连接，接收时钟信号CLKB，M7A的漏极与晶体管M5的漏极连接，当串联连接的M7的个数为多个时，多个M7串联连接的连接方式以此类推。

晶体管M5的栅极与时钟信号CLK连接，源极与晶体管M4的漏极连接；晶体管M4的栅极与逻辑处理电路100的输出端连接，接收时钟信号CLKB，源极与地连接；晶体管M6的栅极与时钟信号CLK连接，源极与电源连接，漏极与地连接。

需要说明的是，考虑到集成电路设计要求在相同功能下，电路使用MOS数量少，可以降低电路在晶圆上的使用面积，增加电路竞争力，因此本发明实施例二中晶体管M7的个数优选为2个。

本实施例二在实施例一的基础上，在NAND闸电路200中增加了一个PMOS，实现两个PMOS(M7A和M7B)串联。当两个PMOS串联时，提高了PMOS路径的导通电阻，降低了PMOS路径的导通电流。由此，PMOS路径的导通电阻提高，导通电流降低，使得当时钟信号CLKB由高电平转化为低电平时，时钟信号CLK1(即NAND闸电路200的输出)的讯号爬升变慢，而因为时钟信号CLK1的讯号爬升变慢，延迟变长，因此也就导致了延迟时间Δt1的值变大，使得整体电路的脉冲宽度Tpw变大。

实施例三

如图8所示，本发明实施例提供的脉冲产生电路中，逻辑处理电路100包括两个输入端，其中一个输入端接收时钟信号CLK，另一个输入端接收反向延迟电路300反馈的时钟信号CLKO。具体的：

逻辑处理电路100还包括晶体管M11、M12、M13和至少一个M14，所述晶体管M11为PMOS，晶体管M12、M13、M14为NMOS，其中当所述M14为多个时，多个M14串联连接；串联连接的多个M14中的第一个M14的漏极与所述反向延迟电路300的输出端连接，最后一个M14的源极与晶体管M12的栅极连接，且每个M14的栅极与时钟信号CLK连接。

如图9所示，本发明实施例三以2个M14串联连接为例进行描述，为便于区分，将两个M14分别命名为M14A和M14B。M14A与M14B串联连接，M14A(即第一个M14)的漏极与所述反向延迟电路300的输出端连接，接收时钟信号CLKO，M14A的源极与M14B(即最后一个M14)的漏极连接，M14B的源极与晶体管M12的栅极连接，且M14A、M14B的栅极均分别与时钟信号CLK连接。

需要说明的是，本发明实施例中多个M14串联连接的连接方式为：以3个M14，分别为M14A、M14B、M14C为例来说，M14A的源极与M14B的漏极连接，M14B的源极与M14C的漏极连接，M14C与晶体管M12的栅极连接，M14A、M14B、M14C的栅极均与时钟信号CLK连接，当串联连接的M14的个数为多个时，多个M14串联连接的连接方式以此类推。

晶体管M11的栅极与时钟信号CLK连接，源极与电源连接，漏极与晶体管M12的漏极连接；晶体管M12的源极与晶体管M13的漏极连接；晶体管M13的栅极与时钟信号CLK连接，源极与地连接。

需要说明的是，考虑到集成电路设计要求在相同功能下，电路使用MOS数量少，可以降低电路在晶圆上的使用面积，增加电路竞争力，因此本发明实施例三中晶体管M14的个数优选为1个。

NAND闸电路200采用现有的NAND闸设计电路即可，由2个PMOS和2个NMOS组成，2个PMOS即图7中的晶体管M15、M18，2个NMOS即图5中的晶体管M16、M17，本发明实施例不再赘述。

反向延迟电路300采用现有的反相器设计电路即可，由1个PMOS(图7中的M19)和1个NMOS(图7中的M20)组成。

本实施例三中，相比于现有的脉冲产生电路，除将反向延迟电路300输出的时钟信号CLKO反馈回电路输入端，同时在逻辑处理电路100中增加了2个NMOS(M12、M14)。M14的栅极连接时钟信号CLK，当时钟信号CLK为高电平时，M14导通，此时随着M14导通，M14的漏极到源极的导通电阻可以提供时钟信号CLKO到M14源极的RC延迟；M12的栅极连接M14的源极，当M14导通时，M12的栅极到漏极跟源极的寄生电容可以提供M12自身导通所需的RC延迟。由此可导致延迟时间Δt的值变大，使得整体电路的脉冲宽度Tpw变大。

本发明实施例提供的脉冲产生电路，利用电路输出到输入的回授、利用MOS充当电阻/电容、以及利用MOS串连的设计，增加了整体电路的脉波宽度，使得整体电路能够得到设计上需要的大脉冲宽度，同时也提高了电路操作的稳定度。另外，本发明实施例考虑到，晶圆的面积寸土寸金，集成电路设计要求在相同功能下，电路使用MOS数量越少，电路在晶圆上的使用面积越少，本发明实施例提供的脉冲产生电路在现有脉冲产生电路的基础上增加非常少量的MOS即可实现产生较大脉冲宽度，增加了电路竞争力。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。