一种分布式处理卫星通信中大数据的装置

技术领域

本发明涉及卫星通信技术领域，具体而言，是一种基于多片FPGA(现场可编程门阵列)之间的万兆以太网高速数据收发接口，分布式处理卫星通信工作过程中产生的大数据量的装置。

背景技术

卫星通信是以卫星作为中继站转发信号，在多个地面站之间通信，具有覆盖区域广，组网灵活且不受复杂地理环境限制的优点。卫星波束覆盖区域广，可以容纳更多的设备，覆盖面积与处理的信息量呈线性相关，更大的信道容量意味着更多的频带资源。卫星居于高空，可以远距离通信，故而不受复杂地理环境限制，但更长的距离带来更大的传输时延。这限制了一方发送到另一方进行应答的速率，进而影响到整条链路的数据吞吐能力。组网灵活是指因实现任意节点间的通信，可以根据需求创建不同的网络拓扑结构。有效整合系统上具有联系的不同功能模组，统一调度减少管理成本。这需要配套的地面设备具有更多的接口，如何有效地串联起这些接口是一个亟待解决的问题。同时卫星通信在涉及到敏感信息的传输时，更需要保证数据的安全性、稳定性和可靠性。

发明内容

本发明的目的在于：通过连结分布在多片设备芯片上的高速以太网接口从而建立起高速、安全、可靠的传输通道以解决分布式处理的卫星通信过程带的高时延、大容量和安全性等问题。在CPU与其他FPGA芯片进行业务通信的过程中，提供接近10Gbps级别高速安全稳定的以太网数据流量，同时在正常工作之外，支持切换模式，自定义报文转发传输从而进行接口间的联通性测试。

为了实现上述目的，本发明采用以下的技术方案：一种分布式处理卫星通信中大数据的装置，基于高速以太网接口技术，建立起多片设备之间的传输通道。标记多个芯片之间的万兆以太网通道为各个节点，单一设备包含多个发送端及多个接收端，从而使连通的节点之间形成双向通路；具体为：

在FPGA中建立的高速以太网接口相关模块包括，10G以太网接口IP模块、接收FIFO数据缓存模块、异步FIFO缓存模块、路由交换模块和联通测试模块；

所述10G以太网接口IP模块通过例化Xilinx 10G/25G Ethernet Subsystem IP核来实现具有10G以太网接口的高速收发器GT，上电之后基于以太网MAC层拉出的信号对IP进行初始化配置及状态检测；

所述接收FIFO数据缓存模块通过控制FIFO读使能来确保完整的一帧以太网报文被读出，两次读数据的间隔最低为1个时钟周期，FIFO的深度大于万兆以太网最大帧长的八分之一；

所述异步FIFO缓存模块，两端异步时钟频率都为156.25Mhz，旨在解决数据跨时钟域问题；

所述路由交换模块将不同接口的以太网数据按照实际卫星通信工作业务需求进行转发；

所述联通测试模块用以发送以太网数据到高速收发器GT，同时进行高速接口的联通测试。

以太网接口为高速Serdes(串行器/解串器)接口，解串器将接收的串行信号转化为并行信号供FPGA内部利用，串行器将内部处理好的信号转化为串行信号加以传输。

IP核主要构成可以分为三个部分，PMA、PCS和MAC子层。PMA层对应就是高速收发器GT部分，接收对FPGA管脚来的的数据(rxn,p)进行时钟恢复，并将串行信号转换为156.25MHz速率66bit位宽的并行数据，对应万兆的线速率10.3125Gbps；发送将PCS层来的66bit位宽、156.25MHz的数据转为串行数据(txn,p)再传输到管脚。PCS层包括64b/66b编解码器、扰码/解扰码等，接收是为了将PMA层来的数据进行解扰码、将66bit位宽数据解码成64bit位宽；发送对MAC层来的数据进行信道编码(64b/66b编码)、加扰码等操作。MAC层完成数据传输引擎、流控制，以及核配置、输出状态信号等功能。

万兆以太网在FPGA内部的信号主要包含64bit长度的发送数据tdata、8bit长度的发送数据保持信号tkeep，1bit长度的发送数据有效tvalid信号以及1bit长度的发送数据最后标志位信号tlast，还有就是用于总线传输的握手信号tready。

接收FIFO数据缓存模块，使用一个接收FIFO来缓存网口来的突发数据，不采用异步时钟读写数据。FIFO宽度为73bit，深度为8192，写数据rx_tdata，rx_tkeep和rx_tlast拼接而成，写使能为rx_tvalid信号，读数据依据写数据格式拆分为64bit的tx_tdata，8bit的tx_tkeep和1bit的tx_last。读使能为读控制逻辑信号rden。

使用一个异步FIFO来进行多节点之间数据传输，目的是解决因异步时钟差异可能导致的FIFO写满，异步时钟的工作频率为156.25MHz，FIFO宽度为73bit，深度8192，写数据为第一级FIFO输出，写使能为第一级FIFO读使能，读使能额外产生。

依据卫星通信具体工作场景建立起多节点之间的联通的路由交换模块，将异步输出的FIFO多节点以太网数据进行转发、交换，从而达到自定义内部互联的目的。

在一个专门的联通测试模块里通过逻辑判断来发送不同来源的报文，既可自定义产生固定格式以太网报文发送。亦或是回环转发同一个以太网IP核来的接收报文。再者转发来自路由交换模块的，正常卫星通信业务工作过程中，源于其他接口的数据。基于转发和自定义报文对主要用于两个FPGA直接的高速接口联通性测试，在FPGA1里面自定义发送固定格式的报文，在FPGA2里面环回数据给FPGA1，停止发送后比对内部发包计数与基于收包序列检测的收包计数是否相同来判断网口联通性，相同则联通无误。

与现有技术相比，本发明提出的一种分布式处理卫星通信中大数据的装置，核心在于采用FPGA万兆以太网技术将多片设备芯片进行板间互联，并在FPGA里将接收到的网口数据进行处理转发等工作。

本发明采用FPGA芯片来处理卫星通信系统的基带处理部分，具有高性能，高吞吐率，架构算法灵活，并行计算、分配存储与动态配置等优势。采用高速以太网接口来传输卫星通信工作过程中产生的大数据量，高速以减少时延，接口技术标准通过在不同的传输层定义安全协议来实现端对端数据完整性、机密性和真实性的保护。对于数据报文本身，依据eCPRI(增强型通用公用无线电接口)对协议层的划分处理及压缩算法可以进一步节省带宽。

本发明结构简单，易于实现，将卫星通信的不同工作内容分布在多片设备芯片之上，通过采用FPGA万兆以太网高速数据收发接口技术，联通FPGA与其他设备芯片之间的万兆高速口，在CPU的统一管理下，协调完成大规模信息处理任务，多片设备在保证通道传输稳定性的同时达到优化资源布局，提升工作效率。

本发明通过在FPGA内实现高速以太网接口，连结分布在不同芯片的多种卫星通信相关的功能模组，在CPU(中央处理器)的统一管理控制下，搭建起一个分布式处理数据的终端平台，协调地完成大规模信息处理任务，从而在保证通道传输稳定性的同时达到优化资源布局，提升工作效率的效果，大大提高对资源的利用率。

在实际工作中，还可对高速网口之间传输的自定义报文进行筛查识别，从而做出准确的判断，为决策工作提供有效的数据支持。

附图说明

图1为实施例中分布式处理卫星通信中大数据的装置结构示意图。

图2为实施例中联通测试发包逻辑图。

图3为实施例中卫星通信业务支持的网口联通通道。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

参考图1，一种分布式处理卫星通信中大数据的装置结构示意图，包含10G以太网接口IP模块，接收FIFO，异步FIFO，路由交换模块和联通测试模块；

所述10G以太网接口IP模块通过例化Xilinx 10G/25G Ethernet Subsystem IP核来实现具有10G以太网接口的高速收发器GT，上电之后基于MAC层拉出的信号对IP进行初始化配置及状态检测；

所述接收FIFO数据缓存模块通过控制FIFO读使能来确保完整的一帧以太网报文被读出，两次读数据的间隔最低为1个时钟周期，FIFO的深度大于万兆以太网最大帧长的八分之一；

所述异步FIFO缓存模块，两端异步时钟频率都为156.25Mhz，旨在解决数据跨时钟域问题；

所述路由交换模块将不同接口的以太网数据按照实际卫星通信工作业务需求进行转发；

所述联通测试模块用以发送以太网数据到高速收发器GT，同时进行高速接口的联通测试。

实际工作中，待接口工作正常后，接收FIFO数据缓存模块处理以太网数据，包含rx_tdata、rx_tkeep、rx_tvalid以及rx_tlast，还有就是用于总线传输的握手信号tx_tready。万兆网口数据到第一级接收FIFO缓存。写数据由64bit的rx_tdata，8bit的rx_tkeep，1bit的rx_tlast拼接而成，位宽73bit，深度为8192，写使能为接收的1bit的rx_tvalid信号，读数据依据写数据格式拆分为64bit的tx_tdata，8bit的tx_tkeep和1bit的tx_last。读使能为读控制逻辑信号rden。

就FIFO的读使能逻辑进一步详细说明，rx_tvalid与rx_tlast都为高电平时记为写入一个完整报文标志wr_eop，tx_tvalid与tx_last都为高电平时记为读出一个完整报文标志rd_eop。记pak_cnt为FIFO内完整报文数，当wr_eop为高且rd_eop为低时，pak_cnt计数加一，当wr_eop为低且rd_eop为高时，pak_cnt计数减一。当pak_cnt为0时，空标志empty拉高。当写入一个完整报文进入FIFO，此时empty拉低，rden拉高，读出数据；当rd_eop拉高时，再将rden拉低等待下一次写入。

第一级FIFO的输出可以进入到下一级读写独立控制且异步时钟都为156.25Mhz的异步FIFO进行跨时钟域处理，此模块FIFO读写逻辑原理同上接收FIFO，区别在于采用异步时钟处理。输出的数据送往路由交换模块。路由交换模块的工作在于以按实际卫星通信业务需要将不同网口的数据交传输。无论是第一级FIFO的输出还是路由交换模块的输出都可以借由联通测试模块送往相应的以太网接口IP发出去。

下面就联通测试模块的逻辑做进一步详细说明，该模块跟对应以太网IP处在同一个时钟域下，发包逻辑如图2所示，可以选择发送自定义以太网二层协议包，或者环回IP接收到的数据，又或是发送正常业务通信的数据。自定义的二层报文内容按照测试对象和测试方式的不同进行修改，如果为FPGA内部环回测试，则任意定义，不同于CPU所用的外设PHY对MAC地址的要求，FPGA以太网IP核的MAC对地址协议类型等不敏感，发送方向仅在二层包到MAC后加上前导码、起始符和尾端的帧校验序列(DCS)，接收方向则是将三者剔除成普通报文。如果测试对其他CPU外设PHY的联通则在报文内确定好DMAC、SMAC和协议类型进行发送。

如图3所示，此方法最终联通五片设备芯片，任意两片都建立万兆网络通信，联通测试下面以两个FPGA1与FPGA2为例，在FPGA1内部以发送方向以太网core时钟生成自定义固定报文，直接送完以太网IP核，同时对发包做计数。在FPGA2接收FPGA1来的报文，缓存并转发回给FPGA1，FPGA1再接收FPGA2来的报文，以FPGA1内部缓存FIFO的读写使能作触发条件，FIFO输出的tx_tdata与之前设定的报文内容作序列检测，检测一致则计数加一，当检测结果收发包数量一致，则测试该通道没问题。

在正式的卫星通信业务中，以CPU作为管控中心，协调处理分布在多片FPGA设备中的不同功能模组。其间的高速数据传输基于本方案的接口，在保证通道传输稳定性的同时达到优化资源布局，提升工作效率的效果。同时，CPU可通过此接口接收负责解调工作的FPGA来的信号，下发信号到负责调制的设备。

以上详细描述了本发明的具体实施例，以上所述的实施方式，仅仅是本发明的一部分实施例，而不是全部的实施例，并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。