半导体器件及其形成方法

技术领域

本公开涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

随着半导体芯片的不断发展，其关键尺寸不断缩小，但由于光刻机台本身结构的限制，半导体芯片上光刻图案的尺寸缩小存在极限值，为此，具有三维结构的DRAM等半导体器件应运而生。但是，现有的半导体器件还存在内部耦合电容效应较大等问题，从而导致半导体器件的良率还有待进一步提高。

因此，如何改善降低半导体器件内部的耦合电容效应，从而改善半导体器件的电性能，是当前亟待解决的技术问题。

发明内容

本公开一些实施例提供的半导体器件及其形成方法，用于降低半导体器件内部的耦合电容效应，从而改善半导体器件的电性能。

根据一些实施例，本公开提供了一种半导体器件，包括如下步骤：

衬底，包括存储区域、以及位于所述存储区域外侧的外围区域；

存储结构，位于所述存储区域上方，包括存储阵列和多条信号线，所述存储阵列至少包括沿所述第一方向间隔排布的多个存储单元，所述信号线电连接所述存储单元，其中，所述第一方向垂直于所述衬底的顶面；

外围结构，位于所述外围区域上方，包括外围堆叠层、位于所述外围堆叠层上方的外围电路、以及位于所述外围电路上方的多条外围引线，所述外围引线的一端电连接所述外围电路、另一端电连接所述信号线。

在一些实施例中，所述外围堆叠层包括沿所述第一方向交替堆叠的第一半导体层和第二半导体层；所述外围结构还包括：

第一隔离层，位于所述外围堆叠层与所述外围电路之间。

在一些实施例中，所述外围电路包括：

外围衬底，包括外围有源区，所述外围衬底的顶面等于或者高于所述存储阵列的顶面；

外围电极，位于所述外围有源区上方，所述外围引线的一端电连接所述外围电极、另一端电连接所述信号线。

在一些实施例中，所述外围衬底为全耗尽型绝缘体上硅衬底、半耗尽型绝缘体上硅衬底或者金属氧化物半导体衬底。

在一些实施例中，所述信号线沿所述第一方向延伸、并与沿所述第一方向间隔排布的多个所述存储单元电连接；

所述外围衬底的顶面与所述信号线的顶面平齐。

在一些实施例中，所述外围区域沿第二方向分布于所述存储区域的外侧，所述存储结构还包括沿所述第一方向延伸、且与所述信号线接触电连接的信号线插塞，所述外围引线沿所述第一方向延伸，且所述外围引线在所述第一方向上的长度小于或者等于所述信号线插塞在所述第一方向上的长度；所述半导体器件还包括：

连接桥，位于所述存储结构和所述外围结构上方，且沿第二方向延伸，所述连接桥的一端与所述信号线插塞接触电连接、另一端与所述外围引线接触电连接，其中，所述第二方向平行于所述衬底的顶面。

在一些实施例中，所述信号线包括沿所述第一方向间隔排布的多条第一信号线，且沿所述第一方向相邻的两条所述第一信号线中，靠近所述衬底的一条所述第一信号线沿第三方向的长度大于另一条所述第一信号线沿所述第三方向的长度，所述第三方向平行于所述衬底的顶面；

所述外围电路包括沿所述第三方向间隔排布的多个第一外围电路，所述外围引线包括沿所述第三方向间隔排布的多个第一外围引线，所述第一外围引线的一端一一对应电连接所述第一外围电路、另一端一一对应电连接所述第一信号线。

在一些实施例中，所述信号线包括沿所述第三方向间隔排布的多条第二信号线，且多条所述第二信号线的顶面平齐；

所述外围电路包括沿所述第三方向间隔排布的多个第二外围电路，所述外围引线包括沿所述第三方向间隔排布的多个第二外围引线，所述第二外围引线的一端一一对应电连接所述第二外围电路、另一端一一对应电连接所述第二信号线。

在一些实施例中，所述第一信号线为字线，所述第二信号线为位线；或者，

所述第一信号线为位线，所述第二信号线为字线。

在一些实施例中，所述衬底包括位于所述外围区域外侧的多个所述存储区域，每个所述存储区域上方均包括所述存储结构；

所述外围区域包括多个所述外围结构、以及位于相邻的两个所述外围结构之间的第二隔离层，多个所述外围结构与多个所述存储结构一一对应电连接。

根据另一些实施例，本公开还提供了一种半导体器件的形成方法，包括如下步骤：

提供衬底，所述衬底包括存储区域、以及位于所述存储区域外侧的外围区域；

形成存储结构于所述存储区域、并形成外围结构于所述外围区域，所述存储结构包括存储阵列和多条信号线，所述存储阵列至少包括沿所述第一方向间隔排布的多个存储单元，所述信号线电连接所述存储单元，其中，所述第一方向垂直于所述衬底的顶面，所述外围结构包括外围堆叠层、位于所述外围堆叠层上方的外围电路、以及位于所述外围电路上方的多条外围引线，所述外围引线的一端电连接所述外围电路、另一端电连接所述信号线。

在一些实施例中，形成存储结构于所述存储区域、并形成外围结构于所述外围区域的具体步骤包括：

形成覆盖所述存储区域和所述外围区域的初始堆叠层于所述衬底表面，所述初始堆叠层包括沿所述第一方向交替堆叠的第一半导体层和第二半导体层；

去除所述存储区域所有的所述第二半导体层、并去除所述外围区域最顶层的所述第二半导体层，于所述存储区域暴露所述第一半导体层，并于所述外围区域形成第一沟槽，所述第一沟槽下方保留的所述初始堆叠层作为所述外围堆叠层；

于所述存储区域形成所述存储单元和所述信号线、并于所述外围区域的所述外围堆叠层上方形成所述外围电路；

于所述存储单元之间形成层间隔离层、并于所述第一沟槽内形成第一隔离层；

电连接所述信号线和所述外围电路。

在一些实施例中，去除所述存储区域所有的所述第二半导体层、并去除所述外围区域最顶层的所述第二半导体层的具体步骤包括：

于所述存储区域和所述外围区域之间的所述初始堆叠层中形成第三隔离层、并于所述存储区域的所述初始堆叠层中形成支撑层，所述第三隔离层和所述支撑层沿所述第一方向贯穿所述初始堆叠层；

去除所述存储区域的所述初始堆叠层中的所述第二半导体层，暴露所述存储区域的所述第一半导体层；

去除所述外围区域的所述初始堆叠层中最顶层的所述第二半导体层，于所述外围区域形成第一沟槽，所述第一沟槽下方保留的所述初始堆叠层作为所述外围堆叠层，所述第一沟槽上方保留的所述第一半导体层作为外围衬底。

在一些实施例中，所述外围区域沿第二方向分布于所述存储区域的外侧，所述第二方向平行于所述衬底的顶面；所述信号线包括第一信号线；于所述存储区域形成所述存储单元和所述信号线、并于所述外围区域的所述外围堆叠层上方形成所述外围电路的具体步骤包括：

于所述存储区域形成所述存储单元中的晶体管，且多个所述晶体管沿所述第一方向和第三方向呈阵列排布，所述第三方向平行于所述衬底的顶面，且所述第三方向与所述第二方向相交；

形成沿所述第一方向间隔排布的多条所述第一信号线，每条所述第一信号线沿所述第三方向延伸、并一一对应电连接沿所述第三方向间隔排布的多个所述晶体管，且沿所述第一方向相邻的两条所述第一信号线中，靠近所述衬底的一条所述第一信号线沿第三方向的长度大于另一条所述第一信号线沿所述第三方向的长度，所述第三方向平行于所述衬底的顶面；

于所述外围衬底中形成沿所述第三方向间隔排布的多个第一外围电路。

在一些实施例中，所述信号线还包括第二信号线；于所述存储区域形成所述存储单元和所述信号线、并于所述外围区域的所述外围堆叠层上方形成所述外围电路的具体步骤还包括：

形成沿所述第三方向间隔排布的多条所述第二信号线，所述第二信号线沿所述第一方向延伸、且一一对应电连接沿所述第一方向间隔排布的多个所述晶体管；

于所述外围衬底中形成沿所述第三方向间隔排布的多个第二外围电路。

在一些实施例中，形成沿所述第三方向间隔排布的多条所述第二信号线的具体步骤包括：

形成沿所述第三方向间隔排布的多条所述第二信号线，且所述第二信号线的顶面与所述外围衬底的顶面平齐。

在一些实施例中，电连接所述信号线和所述外围电路之前，还包括如下步骤：

于所述存储区域形成所述存储单元中的电容器，所述电容器电连接所述晶体管。

在一些实施例中，电连接所述信号线和所述外围电路的具体步骤包括：

同时形成与所述第一信号线电连接的第一信号线插塞、与所述第一外围电路电连接的第一外围引线、与所述第二信号线电连接的第二信号线插塞、以及与所述第二外围电路电连接的第二外围引线；

形成电连接所述第一信号线插塞与所述第一外围引线的第一连接桥、并同时形成电连接所述第二信号线插塞与所述第二外围引线的第二连接桥。

在一些实施例中，所述第一信号线为字线，所述第二信号线为位线；或者，

所述第一信号线为位线，所述第二信号线为字线。

在一些实施例中，所述衬底包括位于所述外围区域外侧的多个所述存储区域；于所述存储区域形成所述存储单元和所述信号线、并于所述外围区域的所述外围堆叠层上方形成所述外围电路的具体步骤包括：

于每一所述存储区域形成所述存储单元和所述信号线；

于所述外围区域的所述外围堆叠层上方形成多个所述外围电路、以及位于相邻所述外围电路之间的第二隔离层。

本公开一些实施例提供的半导体器件及其形成方法，通过将外围电路设置在外围堆叠层的上方，从而可以减小外围引线的长度，进而降低了相邻外围引线之间的正对面积，最终达到降低相邻外围引线之间的电容耦合效应的效果，以改善了半导体器件的电性能。另外，所述外围引线长度的减少，还能够节省形成所述半导体器件的原料，从而降低半导体器件的制造成本。而且，本公开一些实施例中的外围堆叠层可以与存储区域中用于形成存储阵列的堆叠层同步形成，无需增加额外的外围堆叠层形成工艺，从而有助于简化所述半导体器件的制程工艺，降低所述半导体器件的制造成本。

附图说明

附图1是本公开具体实施方式中半导体器件的俯视结构示意图；

附图2是附图1在AA位置的截面示意图；

附图3是本公开具体实施方式中半导体器件的形成方法流程图；

附图4-附图10是本公开具体实施方式在形成半导体器件的过程中主要的工艺截面示意图；

附图11是本公开具体实施方式中半导体器件的部分立体结构示意图。

具体实施方式

下面结合附图对本公开提供的半导体器件及其形成方法的具体实施方式做详细说明。

本具体实施方式提供了一种半导体器件，附图1是本公开具体实施方式中半导体器件的俯视结构示意图，附图2是附图1在AA位置的截面示意图，附图11是本公开具体实施方式中半导体器件的部分立体结构示意图。如图1、图2和图11所示，所述半导体器件，包括：

衬底10，包括存储区域11、以及位于所述存储区域11外侧的外围区域12；

存储结构，位于所述存储区域11上方，包括存储阵列和多条信号线，所述存储阵列至少包括沿所述第一方向D1间隔排布的多个存储单元，所述信号线电连接所述存储单元，其中，所述第一方向D1垂直于所述衬底10的顶面；

外围结构，位于所述外围区域12上方，包括外围堆叠层120、位于所述外围堆叠层120上方的外围电路、以及位于所述外围电路上方的多条外围引线，所述外围引线的一端电连接所述外围电路、另一端电连接所述信号线。

具体来说，所述衬底10可以是但不限于硅衬底，本具体实施方式以所述衬底10为硅衬底为例进行说明。在其他实施例中，所述衬底10还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底10用于支撑在其上的器件结构。在一示例中，所述外围区域12沿第二方向D2位于所述存储区域11的外侧，所述第二方向D2与所述衬底10的顶面平行，如图1和图2所示。在其他示例中，多个所述存储区域11可以环绕一个所述外围区域12的外周分布，从而进一步提高所述半导体器件的集成度。所述衬底10的顶面是指所述衬底10朝向所述存储结构和所述外围结构的表面。

在一示例中，所述信号线(例如图1和图2中的字线14和/或位线19)的顶面与所述外围引线电连接，所述外围引线的底面与所述外围电路直接接触电连接。所述外围结构中的所述外围电路通过所述外围引线(例如图1和图2中的第一外围引线17和/或第二外围引线23)电连接所述存储结构中的所述信号线，从而将外界控制信号传输至所述存储单元，以实现所述存储单元的读取、写入、以及擦除等操作。其中，所述外围电路可以是但不限于CMOS电路。本具体实施方式通过将所述外围结构中的所述外围电路设置在所述外围堆叠层120的上方，从而减小了所述外围电路与所述信号线的顶面之间的高度差，使得用于电连接所述外围电路与所述信号线的所述外围引线沿所述第一方向D1的长度减小，相邻所述外围引线之间的正对面积减小，进而使得相邻所述外围引线之间的电容耦合效应降低，实现了对所述半导体器件电性能的改善。另外，本具体实施方式将所述外围电路形成在所述外围堆叠层120上方，降低了所述外围结构对所述衬底10的要求，扩大了所述衬底10的选择范围，从而有助于进一步改善所述半导体器件的性能、提高所述半导体器件的良率。

在一实施例中，所述半导体器件还包括位于所述衬底10上的第三隔离层38，所述第三隔离层38位于所述存储结构与所述外围结构之间，用于隔离所述存储结构和所述外围结构。所述第三隔离层38的顶面位于所述存储阵列的顶面上方，且所述第三隔离层38的顶面与所述信号线的顶面平齐或者所述第三隔离层38的顶面高于位于所述信号线的顶面上方。所述半导体器件还包括覆盖所述存储结构、所述外围结构和所述第三隔离层38的介质层35，通过对所述介质层35进行平坦化处理，便于形成后续的金属互连层或者其他器件结构。

在一些实施例中，所述外围堆叠层120包括沿所述第一方向D1交替堆叠的第一半导体层31和第二半导体层32；所述外围结构还包括：

第一隔离层37，位于所述外围堆叠层120与所述外围电路之间。

在一些实施例中，所述外围电路包括：

外围衬底36，包括外围有源区，所述外围衬底36的顶面等于或者高于所述存储阵列的顶面；

外围电极25，位于所述外围有源区上方，所述外围引线的一端电连接所述外围电极25、另一端电连接所述信号线。

具体来说，所述外围结构包括沿所述第一方向D1依次叠置的所述外围堆叠层120、所述第一隔离层37和所述外围电路，所述第一隔离层37用于电性隔离所述外围堆叠层和所述外围电路。为了简化所述半导体器件的制程工艺，在一实施例中，所述第一半导体层31的材料为Si，所述第二半导体层32的材料为SiGe。所述第一隔离层37的材料可以为但不限于氧化物材料(例如二氧化硅)。所述外围电路包括外围晶体管，所述外围晶体管包括位于所述外围衬底36中的外围有源区(例如包括外围沟道区、外围源极区和外围漏极区)和位于所述外围有源区上方的外围电极(例如包括外围栅电极、外围源电极和外围漏电极)。所述外围引线电连接所述外围电极中的所述外围栅电极、外围源电极或者外围漏电极。

为了增强所述外围结构的电性能，在一些实施例中，所述外围衬底36为全耗尽型绝缘体上硅(Fully Depleted Silicon On Insulator，FDSOI)衬底、半耗尽型绝缘体上硅(Partly Depleted Silicon On Insulator，PDSOI)衬底或者金属氧化物半导体衬底。在一示例中，所述金属氧化物半导体衬底可以为In

在一些实施例中，所述信号线沿所述第一方向D1延伸、并与沿所述第一方向D1间隔排布的多个所述存储单元电连接；

所述外围衬底36的顶面与所述信号线的顶面平齐。

在一些实施例中，所述外围区域12沿第二方向D2分布于所述存储区域11的外侧，所述存储结构还包括沿所述第一方向D1延伸、且与所述信号线接触电连接的信号线插塞，所述外围引线沿所述第一方向D1延伸，且所述外围引线在所述第一方向D1上的长度小于或者等于所述信号线插塞在所述第一方向D1上的长度；所述半导体器件还包括：

连接桥，位于所述存储结构和所述外围结构上方，且沿第二方向D2延伸，所述连接桥的一端与所述信号线插塞接触电连接、另一端与所述外围引线接触电连接，其中，所述第二方向D2平行于所述衬底10的顶面。

举例来说，所述信号线插塞沿所述第一方向D1延伸，且所述信号线插塞的底面与所述信号线直接接触电连接，所述信号线插塞的顶面与所述连接桥直接接触电连接。所述外围引线也沿所述第一方向D1延伸，且所述外围引线的底面与所述外围电路直接接触电连接，所述外围引线的顶面与所述连接桥直接接触电连接。所述连接桥位于所述第三隔离层38上方，且所述连接桥在所述衬底10的顶面上的投影自所述存储区域11延伸至所述外围区域12。将所述外围衬底的顶面设置为与沿所述第一方向D1延伸的所述信号线的顶面平齐，能够使得所述外围引线沿所述第一方向D1的长度小于或者等于所述信号线插塞沿所述第一方向D1的长度，从而能够在进一步降低相邻外围引线之间的电容耦合效应的同时，同步形成所述外围引线和所述信号线插塞，进一步简化所述半导体器件的制程工艺。

在一些实施例中，所述信号线包括沿所述第一方向D1间隔排布的多条第一信号线，且沿所述第一方向D1相邻的两条所述第一信号线中，靠近所述衬底10的一条所述第一信号线沿第三方向D3的长度大于另一条所述第一信号线沿所述第三方向D3的长度，所述第三方向D3平行于所述衬底10的顶面；

所述外围电路包括沿所述第三方向D3间隔排布的多个第一外围电路16，所述外围引线包括沿所述第三方向D3间隔排布的多个第一外围引线17，所述第一外围引线17的一端一一对应电连接所述第一外围电路16、另一端一一对应电连接所述第一信号线。

在一些实施例中，所述信号线包括沿所述第三方向D3间隔排布的多条第二信号线，且多条所述第二信号线的顶面平齐；

所述外围电路包括沿所述第三方向D3间隔排布的多个第二外围电路22，所述外围引线包括沿所述第三方向D3间隔排布的多个第二外围引线23，所述第二外围引线23的一端一一对应电连接所述第二外围电路22、另一端一一对应电连接所述第二信号线。

在一些实施例中，所述第一信号线为字线，所述第二信号线为位线；或者，

所述第一信号线为位线，所述第二信号线为字线。

以下以所述第一信号线为字线、所述第二信号线为位线，所述连接桥包括第一连接桥和第二连接桥，所述信号线插塞包括第一信号线插塞和第二信号线插塞为例进行说明。如图1和图2所示，所述存储阵列包括沿所述第一方向D1和所述第三方向D3呈阵列排布的多个所述存储单元。每个所述存储单元包括晶体管、以及与所述晶体管电连接的电容器24。所述晶体管包括沟道区26、以及沿所述第二方向D2分布于所述沟道区26的相对两侧的源极区28和漏极区27，所述漏极区27电连接所述电容器24。相邻所述存储单元之间还具有层间隔离层29，用于电性隔离相邻的所述存储单元。多条字线14沿所述第一方向D1间隔排布，且每条所述字线14沿所述第三方向D3延伸、且连续覆盖沿所述第三方向D3间隔排布的多个所述沟道区，从而形成水平字线结构。在一实施例中，还可以在所述字线14与所述沟道区之间设置栅极介质层。所述字线14的端部延伸出所述存储阵列，以便于与第一信号线插塞13接触电连接。多条所述字线14延伸出所述存储阵列的端部构成台阶状结构，以便于将多条所述字线14一一与多个所述第一信号线插塞13接触电连接。所述台阶状结构是指，沿所述第一方向D1相邻的两条所述字线14中，靠近所述衬底10的一条所述字线14沿所述第三方向D3的长度大于另一条所述字线14沿所述第三方向D3的长度，举例来说，靠近所述衬底10的一条所述字线14沿所述第三方向D3的长度大于另一条所述字线14沿所述第三方向D3的长度。所述第一信号线插塞13的底面与所述字线14接触电连接、顶面与第一连接桥15接触电连接。所述第一外围引线17的底面与所述第一外围电路16接触电连接、顶面与所述第一连接桥15接触电连接。

多条位线19沿所述第三方向D3间隔排布，且每条所述位线19沿所述第一方向D1延伸、且连续与沿所述第一方向D1间隔排布的多个所述源极区28接触电连接。多条所述位线19的顶面平齐，不仅有助于简化所述位线的形成工艺，还可以简化第二信号线插塞20的形成工艺。所述第二信号线插塞20的底面与所述位线19接触电连接、顶面与第二连接桥21接触电连接。所述第二外围引线23的底面与所述第二外围电路22接触电连接、顶面与所述第二连接桥21接触电连接。其中，所述第二外围引线23与所述第一外围引线17沿所述第一方向D1的长度可以相同，从而可以同步形成所述第二外围引线23与所述第一外围引线17，从而进一步简化所述半导体器件的形成工艺。

以上仅是举例说明，在其他实施例中，所述第一信号线也可以为位线，所述第二信号线为字线。

在一些实施例中，所述衬底10包括位于所述外围区域12外侧的多个所述存储区域11，每个所述存储区域11上方均包括所述存储结构；

所述外围区域12包括多个所述外围结构、以及位于相邻的两个所述外围结构之间的第二隔离层33，多个所述外围结构与多个所述存储结构一一对应电连接。

举例来说，所述衬底10包括所述外围区域12、以及沿所述第二方向D2分布于所述外围区域12的相对两侧的两个所述存储区域11，即两个所述存储区域11共用一个所述外围区域12，从而提高所述衬底10表面空间的利用率，进而提高所述半导体器件的集成度。每个所述存储区域11内形成有一个所述存储结构，所述外围区域12内形成有一一与两个所述存储结构电连接的两个所述外围结构，且为了避免信号的串扰，两个所述外围结构通过所述第二隔离层33电性隔离。在一实施例中，所述第二隔离层33的材料可以是氮化物材料(例如氮化硅)。

在一实施例中，所述存储结构中还包括支撑层30，所述支撑层30沿所述第一方向D1延伸、且沿所述第一方向D1贯穿所述存储阵列，用于支撑所述存储阵列，以提高所述存储阵列的结构稳定性。

本具体实施方式还提供了一种半导体器件的形成方法，附图3是本公开具体实施方式中半导体器件的形成方法流程图，附图4-10是本公开具体实施方式在形成半导体器件的过程中主要的工艺截面示意图。本具体实施方式形成的半导体器件的结构可以参见图1、图2和图11。如图1-图11所示，所述半导体器件的形成方法，包括如下步骤：

步骤S31，提供衬底10，所述衬底10包括存储区域11、以及位于所述存储区域11外侧的外围区域12，如图4所示。

具体来说，所述衬底10可以是但不限于硅衬底，本具体实施方式以所述衬底10为硅衬底为例进行说明。在其他实施例中，所述衬底10还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。在一实施例中，可以于所述衬底10上定义多个所述存储区域11、以及位于相邻两个所述存储区域11之间的所述外围区域12。

步骤S32，形成存储结构于所述存储区域11、并形成外围结构于所述外围区域12，所述存储结构包括存储阵列和多条信号线，所述存储阵列至少包括沿所述第一方向D1间隔排布的多个存储单元，所述信号线电连接所述存储单元，其中，所述第一方向D1垂直于所述衬底10的顶面，所述外围结构包括外围堆叠层120、位于所述外围堆叠层120上方的外围电路、以及位于所述外围电路上方的多条外围引线，所述外围引线的一端电连接所述外围电路、另一端电连接所述信号线。

在一些实施例中，形成存储结构于所述存储区域11、并形成外围结构于所述外围区域12的具体步骤包括：

形成覆盖所述存储区域11和所述外围区域12的初始堆叠层50于所述衬底10表面，所述初始堆叠层50包括沿所述第一方向D1交替堆叠的第一半导体层31和第二半导体层32，如图5所示；

去除所述存储区域11所有的所述第二半导体层32、并去除所述外围区域12最顶层的所述第二半导体层32，于所述存储区域11暴露所述第一半导体层31，并于所述外围区域12形成第一沟槽71，所述第一沟槽71下方保留的所述初始堆叠层50作为所述外围堆叠层，如图7所示；

于所述存储区域11形成所述存储单元和所述信号线、并于所述外围区域12的所述外围堆叠层上方形成所述外围电路；

于所述存储单元之间形成层间隔离层29、并于所述第一沟槽内形成第一隔离层37，如图8所示；

电连接所述信号线和所述外围电路。

在一些实施例中，去除所述存储区域11所有的所述第二半导体层32、并去除所述外围区域12最顶层的所述第二半导体层32的具体步骤包括：

于所述存储区域11和所述外围区域12之间的所述初始堆叠层50中形成第三隔离层38、并于所述存储区域11的所述初始堆叠层50中形成支撑层30，所述第三隔离层38和所述支撑层30沿所述第一方向D1贯穿所述初始堆叠层50，如图6所示；

去除所述存储区域11的所述初始堆叠层50中的所述第二半导体层32，暴露所述存储区域11的所述第一半导体层31；

去除所述外围区域12的所述初始堆叠层50中最顶层的所述第二半导体层32，于所述外围区域12形成第一沟槽71，所述第一沟槽71下方保留的所述初始堆叠层50作为所述外围堆叠层，所述第一沟槽71上方保留的所述第一半导体层31作为外围衬底36。

在一些实施例中，所述衬底10包括位于所述外围区域12外侧的多个所述存储区域11；于所述存储区域11形成所述存储单元和所述信号线、并于所述外围区域的所述外围堆叠层上方形成所述外围电路的具体步骤包括：

于每一所述存储区域11形成所述存储单元和所述信号线；

于所述外围区域的所述外围堆叠层上方形成多个所述外围电路、以及位于相邻所述外围电路之间的第二隔离层33。

以下以所述衬底10上包括外围区域12、以及沿所述第二方向D2分布于所述外围区域12相对两侧的两个所述存储区域11为例进行说明。举例来说，可以采用外延生长的方法于所述衬底10的表面形成沿所述第一方向D1交替堆叠的所述第一半导体31和所述第二半导体层32，形成具有超晶格堆栈结构的所述初始堆叠层50，且所述初始堆叠层50连续覆盖所述存储区域11和所述外围区域12。所述初始堆叠层50中所述第一半导体层31和所述第二半导体层32交替堆叠的具体层数，本领域技术人员可以根据实际需要进行选择。所述第一半导体层31和所述第二半导体层32交替堆叠的层数越多，形成所述半导体器件的存储容量越大。在一实施例中，所述第一半导体层31的材料为Si，所述第二半导体层32的材料为SiGe。

可以采用光刻工艺于所述初始堆叠层50中形成位于所述存储区域11和所述外围区域12之间的第三隔离孔、以及位于所述存储区域11内的支撑孔。接着，填充氮化物(例如氮化硅)等绝缘介质材料于所述第三隔离层内和所述支撑孔内，于所述第三隔离层内形成沿所述第一方向D1贯穿所述初始堆叠层50的所述第三隔离层38、并于所述支撑孔内形成沿所述第一方向D1贯穿所述初始堆叠层50的所述支撑层30。所述第三隔离层38用于隔离所述存储区域11和所述外围区域12。所述支撑层30一方面用于支撑所述初始堆叠层50，避免后续去除所述第二半导体层32的过程中出现倾倒或者坍塌；另一方面用于所述存储区域11的所述初始堆叠层50中定义出晶体管区域、电容区域、以及信号线区域(例如位线区域)。之后，可以采用湿法刻蚀工艺去除所述存储区域11的所述初始堆叠层50中的所述第二半导体层32，于所述存储区域11中形成位于相邻所述第一半导体层31之间的第一空隙。然后，采用原子层沉积工艺沉积氧化物(例如二氧化硅)等绝缘介质材料于所述第一空隙内，形成层间隔离层29，如图6所示。

接着，在形成覆盖所述存储区域11的所述初始堆叠层50顶面的第一阻挡层72之后，去除所述外围区域12的所述初始堆叠层50中最顶层的所述第二半导体层32，于所述外围区域12形成第一沟槽71。所述第一沟槽71将所述外围区域12的所述初始堆叠层50分隔为位于所述第一沟槽71上方的顶层第一半导体层70、以及位于所述第一沟槽71下方的初始外围堆叠层，如图7所示。然后，填充氧化物(例如二氧化硅)等绝缘介质材料于所述第一沟槽71内，形成初始第一隔离层。刻蚀所述外围区域12的所述初始堆叠层50，形成暴露所述衬底10的第二隔离孔。填充氮化物(例如氮化硅)等绝缘介质材料于所述第二隔离孔内，形成所述第二隔离层33。所述第二隔离层33将所述初始堆叠层50分隔为两个所述外围堆叠层、将所述初始第一隔离层分隔为两个所述第一隔离层37、同时将所述顶层第一半导体层70分隔为两个所述外围衬底36，如图8所示。之后，去除所述第一阻挡层72。

在一些实施例中，所述外围区域12沿第二方向D2分布于所述存储区域11的外侧，所述第二方向D2平行于所述衬底10的顶面；所述信号线包括第一信号线；于所述存储区域11形成所述存储单元和所述信号线、并于所述外围区域的所述外围堆叠层上方形成所述外围电路的具体步骤包括：

于所述存储区域11形成所述存储单元中的晶体管，且多个所述晶体管沿所述第一方向D1和第三方向D3呈阵列排布，所述第三方向D3平行于所述衬底10的顶面，且所述第三方向D3与所述第二方向D2相交；

形成沿所述第一方向D1间隔排布的多条所述第一信号线，每条所述第一信号线沿所述第三方向D3延伸、并一一对应电连接沿所述第三方向D3间隔排布的多个所述晶体管，且沿所述第一方向D1相邻的两条所述第一信号线中，靠近所述衬底10的一条所述第一信号线沿第三方向D3的长度大于另一条所述第一信号线沿所述第三方向的长度，所述第三方向D3平行于所述衬底10的顶面；

于所述外围衬底36中形成沿所述第三方向D3间隔排布的多个第一外围电路16。

在一些实施例中，所述信号线还包括第二信号线；于所述存储区域11形成所述存储单元和所述信号线、并于所述外围区域12的所述外围堆叠层上方形成所述外围电路的具体步骤还包括：

形成沿所述第三方向D3间隔排布的多条所述第二信号线，所述第二信号线沿所述第一方向D1延伸、且一一对应电连接沿所述第一方向D1间隔排布的多个所述晶体管；

于所述外围衬底36中形成沿所述第三方向D3间隔排布的多个第二外围电路22。

在一些实施例中，形成沿所述第三方向D3间隔排布的多条所述第二信号线的具体步骤包括：

形成沿所述第三方向D3间隔排布的多条所述第二信号线，且所述第二信号线的顶面与所述外围衬底36的顶面平齐。

在一些实施例中，所述第一信号线为字线，所述第二信号线为位线；或者，

所述第一信号线为位线，所述第二信号线为字线。

以下以所述第一信号线为字线、所述第二信号线为位线为例进行说明。举例来说，形成覆盖所述外围衬底36的第二阻挡层80之后，注入掺杂离子至所述晶体管区域的所述第一半导体层31中，形成多个所述晶体管，且多个所述晶体管沿所述第一方向D1和所述第三方向D3呈阵列排布。每个所述晶体管包括存储沟道区26、以及沿所述第二方向D2分布于所述存储沟道区26的相对两侧的存储源极区28和存储漏极区27。之后，沉积字线材料(例如金属钨或者TiN等导电材料)于所述晶体管区域，形成沿所述第一方向D1间隔排布的多条所述字线14。每条所述字线14沿所述第三方向D3延伸、且连续覆盖沿所述第三方向D3间隔排布的多个所述存储沟道区26。每条所述字线14的端部延伸出所述存储阵列。对多条所述字线14延伸出所述存储阵列的端部进行刻蚀，形成台阶状结构。所述台阶状结构是指，沿所述第一方向D1相邻的两条所述字线14中，靠近所述衬底10的一条所述字线14沿所述第三方向D3的长度大于另一条所述字线14沿所述第三方向D3的长度。接着，去除位线区域残留的所述第一半导体层31，形成暴露所述衬底10的位线通孔。填充金属钨等导电材料于所述位线通孔内，形成所述位线19，如图8所示。多条所述位线19沿所述第三方向D3间隔排布，且每条所述位线19连续与沿所述第一方向D1间隔排布的多个所述存储源极区28电连接。

在形成所述晶体管、所述位线19和所述字线14之后，去除所述第二阻挡层80，并对所述外围衬底36进行掺杂等处理，并于所述外围衬底36上方形成外围电极25等元器件，从而形成外所述第一外围电路16和所述第二外围电路22，如图1和图9所示。

在一些实施例中，电连接所述信号线和所述外围电路之前，还包括如下步骤：

于所述存储区域11形成所述存储单元中的电容器24，所述电容器电连接所述晶体管。

具体来说，在形成所述外围电路之后，形成覆盖所述外围电路顶面和已形成的所述存储结构的顶面的第三阻挡层90，如图9所示。之后，于所述存储区域11中形成与所述晶体管的所述存储漏极区27的所述电容器24。去除所述第三阻挡层90之后，得到如图10所示的结构。本具体实施方式在形成所述外围电路之后再形成所述电容器24，避免所述外围电路的形成工艺对所述电容器24造成损伤。

在一些实施例中，电连接所述信号线和所述外围电路的具体步骤包括：

同时形成与所述第一信号线电连接的第一信号线插塞13、与所述第一外围电路16电连接的第一外围引线17、与所述第二信号线电连接的第二信号线插塞20、以及与所述第二外围电路22电连接的第二外围引线23；

形成电连接所述第一信号线插塞13与所述第一外围引线17的第一连接桥15、并同时形成电连接所述第二信号线插塞20与所述第二外围引线23的第二连接桥21，如图1、图2和图11所示。

具体来说，可以通过刻蚀及填充工艺，同步形成所述第一信号线插塞13、所述第一外围引线17、所述第二信号线插塞20、以及与所述第二外围引线23。其中，所述第一信号线插塞13、所述第一外围引线17、所述第二信号线插塞20、以及与所述第二外围引线23的材料可以均为金属钨。所述第一连接桥15和所述第二连接桥21的材料可以均为金属铜。

本具体实施方式一些实施例提供的半导体器件及其形成方法，通过将外围电路设置在外围堆叠层的上方，从而可以减小外围引线的长度，进而降低了相邻外围引线之间的正对面积，最终达到降低相邻外围引线之间的电容耦合效应的效果，以改善了半导体器件的电性能。另外，所述外围引线长度的减少，还能够节省形成所述半导体器件的原料，从而降低半导体器件的制造成本。而且，本具体实施方式一些实施例中的外围堆叠层可以与存储区域中用于形成存储阵列的堆叠层同步形成，无需增加额外的外围堆叠层形成工艺，从而有助于简化所述半导体器件的制程工艺，降低所述半导体器件的制造成本。

以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。