与禁用区相邻的边界单元

技术领域

本公开涉及半导体领域，尤其涉及与禁用区相邻的边界单元

背景技术

集成电路(IC)小型化的最新趋势导致功耗更低但以更高速度提供更多功能的更小器件。小型化工艺也导致了更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(EDA)工具生成、优化和验证集成电路的标准单元布局设计，同时确保满足标准单元布局设计和制造规范。

发明内容

本公开的第一方面涉及一种集成电路，包括：具有第一竖直区边界的第一禁用区；具有第二竖直区边界的第二禁用区；第一型有源区结构的阵列和第二型有源区结构的阵列，在所述第一竖直区边界和所述第二竖直区边界之间在第一方向上延伸，并且其中，所述第一竖直区边界和所述第二竖直区边界中的每个在垂直于所述第一方向的第二方向上延伸；第一侧边界单元的阵列，沿所述第二方向与所述第一竖直区边界对齐，其中，第一侧边界单元具有拾取区和一个或多个ESD保护电路；和第二侧边界单元的阵列，沿所述第二方向与所述第二竖直区边界对齐，其中，所述第二侧边界单元具有一个或多个ESD保护电路。

本公开的第二方面涉及一种集成电路，包括：第一禁用区，具有在垂直于第一方向的第二方向上延伸的第一竖直区边界；第二禁用区，具有在所述第二方向上延伸的第二竖直区边界；有源区结构的阵列，包括第一对相邻有源区结构和第二对相邻有源区结构，所述第一对相邻有源区结构具有第一第一型有源区结构和第一第二型有源区结构，所述第二对相邻有源区结构具有第二第一型有源区结构和第二第二型有源区结构，其中，所述第一第一型有源区结构与所述第二第一型有源区结构相邻，并且其中，所述有源区结构的阵列中的每个有源区结构在所述第一竖直区边界和所述第二竖直区边界之间在所述第一方向上延伸；第一侧边界单元，与所述第一竖直区边界相邻并且具有一个或多个ESD保护电路和至少一个拾取区；和第二侧边界单元，与所述第二竖直区边界相邻并且具有一个或多个ESD保护电路。

本公开的第三方面涉及一种半导体器件，包括：硅通孔；围绕所述硅通孔的禁用区；有源区结构，终止于所述禁用区的竖直区边界；边界单元，具有所述有源区结构中的ESD器件区、虚设器件区和拾取区，其中，所述拾取区位于所述ESD器件区和所述虚设器件区之间；并且其中，所述边界单元与所述竖直区边界相邻，并且具有所述ESD器件区中的ESD保护电路。

附图说明

在结合附图阅读时，通过下面的具体描述来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1是根据一些实施例的集成电路的示意性平面图。

图2A-2E是根据一些实施例的围绕图1中的禁用区(keep-out zone)的边界单元中的各种器件区的示意图。

图3A-3B是根据一些实施例的在禁用区的两个竖直区边界之间的区域的示意性平面图。

图4A-4B是根据一些实施例的图3A中的边界单元中的ESD器件区的片段的布局图。

图4A1是根据一些实施例的图4A所指定的ESD器件区在切割平面A-A’中的截面图。

图4A2是根据一些实施例的图4A所指定的ESD器件区在切割平面B-B’中的截面图。

图4A3是根据一些实施例的图4A所指定的ESD器件区在切割平面C-C’中的截面图。

图4C是根据一些实施例的图3B中的边界单元中的p型拾取区和填充区的片段的布局图。

图4D是根据一些实施例的图3B中的边界单元中的n型拾取区和填充区在竖直翻转之后的片段的布局图。

图4E是根据一些实施例的图2D的边界单元中的填充区的片段的布局图。

图5A-5B是根据一些实施例的对应地表示图4A-4B中的布局图的棍棒图(stickdiagram)。

图5C-5D是根据一些实施例的对应地表示图4C-4D中的布局图的棍棒图。

图5E是根据一些实施例的表示图4E中的布局图的棍棒图。

图6A-6B是分别对应于图5A-5B的棍棒图的等效电路。

图6C-6D是分别对应于图5C-5D的棍棒图的等效电路。

图6E是对应于图5E的棍棒图的等效电路。

图7A是根据一些实施例的集成电路的示意性平面图。

图7B-7C是如图7B所示的阵列边界单元中的边界单元的示例。

图8A-8B是根据一些实施例的禁用区的两个竖直区边界之间的区域的示意性平面图。

图9是根据一些实施例的半导体器件的截面图。

图10是根据一些实施例的电子设计自动化(EDA)系统的框图。

图11是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流的框图。

具体实施方式

下面的公开提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。以下描述了组件、值、操作、材料、布置等的具体示例，以简化本公开。当然，这些只是示例，并不打算加以限制。其他组件、值、操作、材料、布置等都在考虑之中。例如，在后面的描述中第二特征之上或上的第一特征的形成可包括第一和第二特征形成直接接触的实施例，并且可包括附加功能可在第一和第二特征之间形成使得第一和第二特征可能不会直接接触的实施例。此外，本公开可在各种示例中重复引用数字和/或字母。这种重复是为了简单和清晰，本身并不规定所讨论的各种实施例和/或配置之间的关系。

此外，为了便于描述，本文可使用空间相关术语，如“下方”、“之下”、“低于”、“之上”、“高于”等，以描述图中所示的一个元素或特征与另一个元素或特征的关系。空间相对术语旨在包含除了在图中描述的方向之外在使用或操作中器件的不同方向。装置可以以其他方式定向(旋转90度或在其他方向)，本文使用的空间相对描述符可同样相应地解释。

在一些实施例中，集成电路包括一个或多个矩形禁用区，并且每个禁用区被设计为容纳至少一个硅通孔(through silicon via，TSV)。在一些集成电路中，穿过TSV的导电柱被实现为RF天线的一部分。在一些实施例中，边界单元被实现为与禁用区相邻并且与禁用区的区边界对齐。当一些边界单元使用拾取区(pick-up region)来实现以保持PMOS晶体管的n阱和NMOS晶体管的p阱的适当电压电平时，两个相邻矩形禁用区之间的一些面积可用于实现功能电路单元(即使在两个相邻矩形禁用区之间的区域中没有实现抽头单元)。此外，当一些边界单元使用静电放电(“ESD”)保护电路来实现以保护MOS晶体管免受静电放电时，与替代设计(在这些替代设计中，ESD保护电路也在两个相邻矩形禁用区之间的区域中实现)相比，两个相邻矩形禁用区之间的更多面积可用于实现功能电路单元。一些ESD保护电路包括二极管器件。一些ESD保护电路包括扩大的栅极导体区域，以保护MOS晶体管免受天线效应导致的静电放电。

图1是根据一些实施例的集成电路100的示意性平面图。如平面图所示，集成电路100具有两个矩形禁用区190A和190B。禁用区190A由两个竖直区边界191A和193A以及两个水平区边界192A和194A界定。禁用区190B由两个竖直区边界191B和193B以及两个水平区边界192B和194B界定。在一些实施例中，每个禁用区指定(集成电路100中的)这样的区域：该区域没有由自动布局布线(Automatic Place and Route，APR)程序定位的电路单元。在一些实施例中，每个禁用区指定(集成电路100中的)这样的区域：该区域没有由从单元库或单元数据库获取的单元设计指定的电路结构。在一些实施例中，每个禁用区指定(集成电路100中的)不包含晶体管和/或pn结二极管的区域。

在如图1所示的非限制性示例中，禁用区190A和190B中的每一个包括为实现硅通孔(TSV)198B而保留的区域。具体地，禁用区190A被设计为容纳圆形TSV禁用区195A，用于在圆形TSV禁用区195A的中心实现对应的TSV，并且禁用区190B被设计为容纳TSV圆形禁用区195B，用于在圆形TSV禁用区195B的中心实现对应的TSV。TSV 198B的截面图在图9中示出。

在图1中，边界单元的阵列110A沿Y方向与禁用区190A左侧的竖直区边界191A对齐，并且边界单元的阵列110B沿Y方向与禁用区190B左侧的竖直区边界191B对齐。阵列110A和110B中的边界单元的示例在图2B中示出为边界单元210。在图1中，边界单元的阵列120A沿Y方向与禁用区190A右侧的竖直区边界193A对齐，并且边界单元的阵列120B沿Y方向与禁用区190B右侧的竖直区边界193B对齐。阵列120A和120B中的边界单元的示例在图2A中示出为边界单元220。

图2A-2E是根据一些实施例的围绕图1中的禁用区的边界单元中的各种器件区的示意图。图2A中的边界单元220实现为用于在禁用区右侧的边界单元的阵列120A和120B中的边界单元。边界单元220具有沿X方向延伸的两个水平边界221h和沿Y方向延伸的两个竖直边界221v。Y方向垂直于X方向。边界单元220的竖直单元边界221v之一与禁用区的竖直区边界293对齐。作为示例，当边界单元220用于图1中的禁用区190A右侧的边界单元的阵列120A中时，边界单元220的竖直单元边界之一与竖直区边界193A对齐。当边界单元220用于图1中的禁用区190B右侧的边界单元的阵列120B中时，边界单元220的竖直单元边界之一与竖直区边界193B对齐。

在一些实施例中，边界单元220的竖直单元边界与竖直区边界293对齐，使得竖直单元边界直接与竖直区边界293交汇。在一些实施例中，边界单元220的竖直单元边界与竖直区边界293充分对齐，使得沿X方向上竖直单元边界221v与竖直区边界293的分离距离被作为本领域普通技术人员的设计者认为是可接受的。

在图2A中，边界单元220包括沿X方向延伸的有源区结构101p中的p型ESD器件区222P和虚设器件区229P。有源区结构101p具有PMOS晶体管的一个或多个沟道区和源极/漏极区。虚设器件区229P沿X方向具有足够大的宽度以满足设计规则要求。虚设器件区229P位于p型ESD器件区222P和竖直区边界293之间。边界单元220还包括沿X方向延伸的有源区结构101n中的n型ESD器件区222N和虚设器件区229N。有源区结构101n具有NMOS晶体管的一个或多个沟道区和源极/漏极区。虚设器件区229N沿X方向具有足够大的宽度以满足设计规则要求。虚设器件区229N位于n型ESD器件区222N和竖直区边界293之间。图4A-4B中描绘了具有p型ESD器件区222P和n型ESD器件区222N的边界单元220的示例设计的片段。在一些实施例中，p型ESD器件区222P沿X方向的长度占据边界单元220内的有源区结构101p的大部分长度。在一些实施例中，n型ESD器件区222N沿X方向的长度占据边界单元220内的有源区结构101p的大部分长度。

在图2B中，边界单元210实现为用于在禁用区左侧的边界单元的阵列110A和110B中的边界单元。边界单元210具有沿X方向延伸的两个水平边界211h和沿Y方向延伸的两个竖直边界211v。边界单元210的竖直单元边界之一与禁用区的竖直区边界291对齐。作为示例，当边界单元210用于图1中的禁用区190A左侧的边界单元的阵列110A中时，边界单元210的竖直单元边界之一与竖直区边界191A对齐。当边界单元210用于图1中的禁用区190B左侧的边界单元的阵列110B中时，边界单元210的竖直单元边界之一与竖直区边界191B对齐。

在一些实施例中，边界单元210的竖直单元边界与竖直区边界291对齐，使得竖直单元边界直接与竖直区边界291交汇。在一些实施例中，边界单元210的竖直单元边界与竖直区边界291充分对齐，使得沿X方向上竖直单元边界与竖直区边界291的分离距离被本领域普通技术人员的设计者认为是可接受的。

在图2B中，边界单元210包括在X方向延伸的有源区结构101p中的p型ESD器件区212P和虚设器件区219P，并且边界单元210还包括在X方向延伸的有源区结构102p中的p型ESD器件区214P和虚设器件区217P。有源区结构101p和102p中的每一个具有PMOS晶体管的一个或多个沟道区和源极/漏极区。在有源区结构102p的两段之间实现n型拾取区215N。n型拾取区215N的示例设计的片段在图4E中描绘。虚设器件区219P和217P中的每一个具有沿X方向足够大的宽度以满足设计规则要求。虚设器件区219P位于p型ESD器件区212P和竖直区边界291之间。虚设器件区217P位于n型拾取区215N和竖直区边界291之间。n型拾取区215N位于p型ESD器件区214P和虚设器件区217P之间。在一些实施例中，p型ESD器件区212P和/或214P沿X方向的长度占据边界单元210内的有源区结构的大部分长度。

在图2B中，边界单元210包括在X方向延伸的有源区结构101n中的n型ESD器件区212N和虚设器件区219N，并且边界单元210还包括在X方向延伸的有源区结构102n中的n型ESD器件区214N和虚设器件区217N。有源区结构101n和102n中的每一个具有NMOS晶体管的一个或多个沟道区和源极/漏极区。在有源区结构101n的两段之间实现p型拾取区215P。在图4D中描绘了p型拾取区215P的示例设计的片段。虚设器件区219N和217N中的每一个具有沿X方向足够大的宽度以满足设计规则要求。虚设器件区217N位于n型ESD器件区214N和竖直区边界291之间。虚设器件区219N位于p型拾取区215P和竖直区边界291之间。p型拾取区215P位于n型ESD器件区212N和虚设器件区219N之间。在一些实施例中，n型ESD器件区212N和/或214N沿X方向的长度占据边界单元210内的有源区结构的大部分长度。

实现图2C中的角单元280，以在禁用区的角落使用。角单元280的竖直单元边界之一与禁用区的竖直区边界293对齐。作为示例，当角单元280用作图1中的禁用区190A的角落处的角单元142A和144A时，角单元280的竖直单元边界之一与竖直区边界193A对齐。当角单元280用作图1中的禁用区190B的角落处的角单元142B和144B时，角单元280的竖直单元边界之一与竖直区边界193B对齐。

在图2C中，角单元280包括沿X方向延伸的有源区结构109p中的p型填充区286P和虚设器件区289P。虚设器件区289P具有沿X方向足够大的宽度以满足设计规则要求。虚设器件区289P位于p型填充区286P和竖直区边界293之间。在图2C中，角单元280还包括在X方向延伸的n有源区结构109n中的型填充区286N和虚设器件区289N。虚设器件区289N具有沿X方向足够大的宽度以满足设计规则要求。虚设器件区289N位于n型填充区286N和竖直区边界293之间。在图4C中描绘了p型填充区和n型填充区的示例设计的片段。

实现图2D中的角单元290，以在禁用区的角落使用。角单元290的竖直单元边界之一与禁用区的竖直区边界291对齐。作为示例，当角单元290用作图1中的禁用区190A的角落处的角单元132A和134A时，角单元290的竖直单元边界之一与竖直区边界191A对齐。当角单元290用作图1中的禁用区190B的角落处的角单元132B和134B时，角单元290的竖直单元边界之一与竖直区边界191B对齐。

在图2D中，角单元290包括在X方向延伸的有源区结构109p中的p型填充区296P和虚设器件区299P。虚设器件区279P具有沿X方向足够大的宽度以满足设计规则要求。虚设器件区279P位于p型填充区276P和竖直区边界291之间。在图2D中，角单元290还包括在X方向延伸的有源区结构109n中的n型填充区296N和虚设器件区299N。虚设器件区279N具有沿X方向足够大的宽度以满足设计规则要求。虚设器件区279N位于n型填充区276N和竖直区边界291之间。在图4C中描绘了p型填充区和n型填充区的示例性设计的片段。

在图1中，除了在禁用区190A的角落处的角单元(132A、134A、142A和144A)和在禁用区190B的角落处的角单元(132B、134B、142B和144B)包括填充区之外，根据一些实施例，图1的平面图中的其他区域也包括填充区。例如，在一些实施例中，与禁用区的水平区边界相邻的区域152A、154A、152B和154B中的一个或多个也包括p型填充区和n型填充区。这里，区域152A和154A对应地与水平区边界192A和194A相邻。区域152B和154B对应地与水平区边界192B和194B相邻。

在图1的平面图中，竖直区边界193A和191B之间的区域实现有与竖直区边界193A相邻的边界单元的阵列120A和与竖直区边界191B相邻的边界单元的阵列110B。在边界单元的阵列120A和边界单元的阵列110B之间的区域180中实现多个行的电路单元(例如，单元行101和单元行102)。在一些实施例中，区域180中的相邻单元行被分组为成对的单元行，并且每对单元行在一端终止于双高度边界单元(例如，图2B中的边界210)并且在另一端终止于两个单高度边界单元(例如，图2A中的边界220)。

图3A-3B是根据一些实施例的在禁用区的两个竖直区边界之间的区域的示意性平面图。单元行101和102终止于与竖直区边界191B相邻的边界单元210[101DH]，并终止于与竖直区边界193A相邻的两个边界单元220[101]和220[102]。关于图2A中的边界单元220描述了边界单元220[101]或220[102]的示例实现。关于图2B中的边界单元210描述了图3A中的边界单元210[101DH]的示例实现。在一些替代实施例中，图3A中的边界单元210[101DH]替换为图2E中的两个边界单元210[101]和210[102]。在又一些替代实施例中，图3A中的边界单元210[101DH]替换为图3B中具有填充区216P和216N的边界单元210F[101DH]。填充区216P与有源区结构101p中的ESD器件区214P对齐。填充区216N与有源区结构101n中的ESD器件区214N对齐。

在图3A-3B中，单元行101包括在竖直区边界193A和191B之间在X方向延伸的有源区结构101p和101n。有源区结构101p和101n在单元行101中形成一对相邻的有源区结构。单元行102包括在竖直区边界193A和191B之间在X方向延伸的有源区结构102p和102n。有源区结构102p和102n在单元行102中形成一对相邻的有源区结构。有源区结构101p和102p中的每一个包括PMOS晶体管的一个或多个沟道区和源极/漏极区。有源区结构101n和102n中的每一个包括PMOS晶体管的一个或多个沟道区和源极/漏极区。

此外，有源区结构101p、101n、102p和102n中的每个还包括隔离结构，一个电路单元中的沟道区和源极/漏极区通过这些隔离结构与其相邻电路单元的沟道区和源极/漏极区隔离。在一些实施例中，通过识别单元行中对应的有源区结构(例如，101p和101n)中的隔离结构，能够在集成电路器件中识别单元行(例如，101)中的电路单元的竖直边界。在一些实施例中，通过识别一个单元行(例如，101)与其相邻单元行(例如，102或103)共享的电源轨，能够在集成电路器件中识别该单元行中的电路单元的水平边界。在一些实施例中，通过识别对应单元行(例如，101)中PMOS晶体管的源极/漏极区的对齐，能够在集成电路器件中识别用于这些PMOS晶体管的有源区结构(例如，101p)，并且通过识别对应单元行(例如，101)中NMOS晶体管的源极/漏极区的对齐，能够在集成电路器件中识别用于这些NMOS晶体管的有源区结构(例如，101n)。

在图3A-3B中，围绕用于PMOS晶体管的有源区结构101p和102p的n型阱被配置为利用n型拾取区215N中的抽头单元而保持在较高电源电压VDD。围绕用于NMOS晶体管的有源区结构101n的p型阱被配置为利用p型拾取区215P中的抽头单元而保持在较低电源电压VSS。围绕用于NMOS晶体管的有源区结构102n的p型阱被配置为利用邻近边界单元210[101DH]的边界单元210[103DH]中的p型拾取区215P[103]中的抽头单元而保持在较低电源电压VSS。在图3A-3B中，单元行103终止于与竖直区边界191B相邻的边界单元210[103DH]，并且终止于与竖直区边界193A相邻的边界单元220[103]。

图4A-4B是根据一些实施例的图3A中的边界单元210[101DH]中的ESD器件区212P和212N的片段400AB的布局图。图5A-5B是根据一些实施例的对应地表示图4A-4B中的布局图的棍棒图。图6A-6B是分别对应于图5A-5B的棍棒图的等效电路。如图4A-4B和图5A-5B所示，图4A-4B的布局图中的每个包括这样的布局图案：这些布局图案用于指定在X方向上延伸的有源区结构101p和101n、以及在X方向上延伸的水平导线422、424、425、426和428。图4A-4B的每个布局图包括用于指定在Y方向上延伸的栅极导体和在Y方向上延伸的端子导体的布局图案。由图4A-4B中的布局图案指定的栅极导体包括栅极导体452p、452n、454p、454n、456p、456n、458p和458n。栅极导体452p、454p、456p和458p中的每一个与有源区结构101p相交并且用作ESD器件区212P中的PMOS晶体管的栅极端子。栅极导体452n、454n、456n和458n中的每一个与有源区结构101n相交并且用作ESD器件区212N中的NMOS晶体管的栅极端子。此外，栅极导体452p、454p、456p和458p中的每一个通过相应的过孔连接器VG连接到较高电源电压VDD，并且栅极导体452n、454n、456n和458n中的每一个通过相应的过孔连接器VG连接到较低电源电压VSS。

如图4A和图5A中所示，由图4A中的布局图案指定的端子导体包括端子导体432p、432n、434、435p、435n、436、438p和438n。端子导体432p、435p和438p中的每一个通过相应的过孔连接器VD连接到水平导线424，并且水平导线424保持在较高电源电压VDD。端子导体432n、435n和438n中的每一个通过相应的过孔连接器VD连接到水平导线426，并且水平导线426保持在较低电源电压VSS。此外，端子导体434和436中的每一个通过相应的过孔连接器VD连接到水平导线425，并且水平导线425用作ESD保护电路的输入节点。在图6A中示出了对应于图4A中的布局图案的等效电路。图4A中的ESD器件区212P和212N中的每一个是二极管器件区。

如图4B和图5B中所示，由图4B中的布局图案指定的端子导体包括端子导体432、434、435、436和438。端子导体432、434、435、436和438中的每一个通过相应的过孔连接器VD连接到水平导线425，并且水平导线425用作天线效应保护电路的输入节点。在图6B中示出了对应于图4B中的布局图案的等效电路。图4B中的ESD器件区212P和212N中的每一个是天线器件区。

图4A1是根据一些实施例的图4A所指定的ESD器件区212P和212N在切割平面A-A’中的截面图。在图4A1中，栅极导体452p与衬底20上的有源区结构101p相交，并且栅极导体452n与衬底20上的有源区结构101n相交。水平导线422、424、425、426和428在第一金属层中，该第一金属层在覆盖栅极导体452p和452n的绝缘层上面。栅极导体452p和452n通过过孔连接器VG对应地连接到电源轨VDD和VSS。

图4A2是根据一些实施例的图4A所指定的ESD器件区212P和212N在切割平面B-B’中的截面图。在图4A2中，端子导体435p与衬底20上的有源区结构101p相交，并且端子导体435n与衬底20上的有源区结构101n相交。水平导线422、424、425、426和428在第一金属层中，该第一金属层在覆盖端子导体435p和435n的绝缘层上面。端子导体435p和435n通过过孔连接器VD对应地连接到水平导线424和426。

图4A3是根据一些实施例的图4A所指定的ESD器件区212P和212N在切割平面C-C’中的截面图。在图4A3中，端子导体436与衬底20上的有源区结构101p和有源区结构101n两者相交。水平导线422、424、425、426和428位于第一金属层中，第一金属层在覆盖端子导体436的绝缘层上面。端子导体436通过过孔连接器VD连接到水平导线425。

图4C是根据一些实施例的图3B中的边界单元210[101DH]中的p型拾取区215P和填充区216P的片段400P的布局图。图4D是根据一些实施例的图3B中的边界单元210[101DH]中的n型拾取区215N和填充区216N在竖直翻转之后的片段400N的布局图。图5C-5D是根据一些实施例的对应于图4C-4D中的布局图的棍棒图。图6C-6D是对应于图5C-5D的棍棒图的等效电路。

如图4C-4D和图5C-5D所示，图4C-4D的布局图中的每一个包括这样的布局图案：这些布局图案用于指定在X方向上延伸的有源区结构101p和101n、以及在X方向上延伸的水平导线422、424、425、426和428。图4C-4D中的每个布局图包括用于指定栅极导体、虚设栅极导体和端子导体的布局图案。

如图4C和图5C中所示，栅极导体452p、454p、456p和458p中的每一个与有源区结构101p相交并且用作填充区216P中的PMOS晶体管的栅极端子。栅极导体452p、454p、456p和458p中的每一个通过相应的过孔连接器VG连接到较高电源电压VDD。虚设栅极导体452n、454n、456n和458n中的每一个在隔离区处与有源区结构101n相交。端子导体432n、434n、435n、436n和438n中的每一个通过相应的过孔连接器(图4C中未示出)连接到较低电源电压VSS，由此围绕有源区结构102n的p型阱保持在较低电源电压VSS。在图6C中示出了对应于图4C中的布局图案的等效电路。

如图4D和图5D所示，栅极导体452n、454n、456n和458n中的每一个与有源区结构101n相交并且用作填充区216N中的NMOS晶体管的栅极端子。栅极导体452n、454n、456n和458n中的每一个通过相应的过孔连接器VG连接到较低电源电压VSS。虚设栅极导体452p、454p、456p和458p中的每一个在隔离区处与有源区结构101p相交。端子导体432p、434p、435p、436p和438p中的每一个通过相应的过孔连接器(图4D中未示出)连接到较高电源电压VDD，由此围绕有源区结构102p的n型阱保持在较高电源电压VDD。在图6D中示出了对应于图4D中的布局图案的等效电路。

图4E是根据一些实施例的图2D的边界单元290中的填充区276P和276E的片段400E的布局图。图5E是根据一些实施例的表示图4E中的布局图的棍棒图。图6E是对应于图5E的棍棒图的等效电路。如图4E和图5E所示，图4E的布局图包括这样的布局图案，这些布局图案用于指定有源区结构101p和101n的布局图案，以及用于指定在X方向上延伸的水平导线422、424、425、426和428。图4E的布局图包括用于指定栅极导体和端子导体的布局图案。由图4E中的布局图案指定的端子导体包括端子导体432p、432n、434p、434n、435p、435n、436p、436n、438p和438n。在图4E和图5E中，栅极导体452p、454p、456p和458p中的每一个与有源区结构101p相交并通过相应的过孔连接器VG连接到较高电源电压VDD。栅极导体452n、454n、456n和458n中的每一个与有源区结构101n相交并通过相应的过孔连接器VG连接到较低电源电压VSS。在图6E中示出了对应于图4E中的布局图案的等效电路。

图7A是根据一些实施例的集成电路700的示意性平面图。图7A中的平面图是图1中的平面图的修改版本。在图7A中，边界单元的阵列110A沿Y方向与禁用区190A右侧的竖直区边界193A对齐，并且边界单元的阵列110B沿Y方向与禁用区190B右侧的竖直区边界193B对齐。相比之下，在图1中，边界单元的阵列110A沿Y方向与禁用区190A左侧的竖直区边界191A对齐，并且边界单元的阵列110B沿Y方向与禁用区190B左侧的竖直区边界191B对齐。阵列110A和110B中的边界单元的示例在图7B中示出为边界单元710。

此外，在图1中，边界单元的阵列120A沿Y方向与禁用区190A左侧的竖直区边界191A对齐，并且边界单元的阵列120B沿Y方向与禁用区190B左侧的竖直区边界191B对齐。作为比较，在图1中，边界单元的阵列120A沿Y方向与禁用区190A右侧的竖直区边界193A对齐，并且边界单元的阵列120B沿Y方向与禁用区190B右侧的竖直区边界193B对齐。阵列120A和120B中的边界单元的示例在图7C中示出为边界单元720。

图8A-8B是根据一些实施例的禁用区的两个竖直区边界之间的区域的示意性平面图。图8A中的平面图是图3A中的平面图的修改。在图8A中，围绕用于PMOS晶体管的有源区结构101p和102p的n型阱被配置为利用邻近竖直区边界193A的边界单元820[102]中的n型拾取区815N中的抽头单元保持在较高电源电压VDD。相比之下，在图3A中，围绕用于PMOS晶体管的有源区结构101p和102p的n型阱被配置为利用邻近竖直区边界191B的边界单元210[101DH]中的n型拾取区215N中的抽头单元而保持在较高电源电压VDD。

图8B中的平面图是图8A中的平面图的修改版本。在图8A中，ESD器件区222P和222N中的每一个的边缘与边界单元220[101]的竖直边界221v之一对齐。在图8B中，作为图8A的修改版本，ESD器件区822P和822N的边缘不与边界单元820[101]的竖直边界821v对齐。

图9是根据一些实施例的半导体器件900的截面图。在半导体器件900的截面图中，TSV 198B延伸得高于衬底20的顶表面25。在半导体器件900中，TSV 198B的第一端911在衬底20的与边界单元210和220相反的一侧，并且TSV 198B的第二端913在衬底20的与边界单元210和220相同的一侧。在竖直区边界191B和193B之间的矩形禁用区190B中，电路元件被从衬底20的顶表面25排除。在一些实施例中，该对电路元件的排除沿TSV的侧面向上延伸至天线衬垫914。接地环919位于衬底的顶表面25处的边界单元210和220与TSV 198B的侧壁之间。在一些实施例中，接地环919比边界单元210和220更深地延伸到衬底中。

天线衬垫914靠近TSV 198B的第二端913。在半导体器件900中，天线衬垫914与TSV198B的第二端913直接接触。在一些实施例中，天线衬垫914通过介电材料层与TSV 911的第二端913分离，并且通过从天线衬垫914延伸到TSV 198B的第二端913的至少一个触点或过孔电连接到TSV。

天线衬垫914分别通过导电柱921和922电连接到衬底20中的ESD单元边界单元210和220中的ESD保护电路。导电柱921电连接到边界单元210中的ESD保护电路和导线912a。在一些实施例中，导电柱921电连接到边界单元210中的ESD保护电路的输入节点(例如，图4A和图5A中的水平导线425)。导电柱922电连接到边界单元220中的ESD保护电路和导线912b。在一些实施例中，导电柱922电连接到边界单元220中的ESD保护电路的输入节点(例如，图4A和图5A中的水平导线425)。导线912a和导线912b电连接到天线衬垫914。在一些实施例中，导线直接电连接到天线衬垫914。

在半导体器件900中，天线部分916a和916b从天线衬垫914向衬底20延伸。天线部分916a在靠近导电柱921位置处电连接到天线衬垫914并且位于导电柱921和TSV 198B之间。天线部分916b在衬底的与ESD单元相同的一侧电连接到天线衬垫914。天线部分916b在导电柱922和TSV 198B之间。

图10是根据一些实施例的电子设计自动化(EDA)系统1000的框图。

在一些实施例中，EDA系统1000包括APR系统。根据一些实施例，本文描述的设计布局图的方法表示根据一个或多个实施例的布线布置，例如，可使用EDA系统1000实现。

在一些实施例中，EDA系统1000是通用计算设备，包括硬件处理器1002和非暂时性计算机可读存储介质1004。存储介质1004尤其是编码有、即存储计算机程序代码1006，即一组可执行指令。硬件处理器1002对指令1006的执行代表(至少部分地)EDA工具，其根据一个或多个实施例实现本文描述的方法的一部分或全部(下文中，所提及的过程和/或方法)。

处理器1002通过总线1008电耦合到计算机可读存储介质1004。处理器1002还通过总线1008电耦合到I/O接口1010。网络接口1012也通过总线1008电连接到处理器1002。网络接口1012连接到网络1014，使得处理器1002和计算机可读存储介质1004能够通过网络1014连接到外部元件。处理器1002被配置为执行编码在计算机可读存储介质1004中的计算机程序代码1006，以便使系统1000可用于执行部分或全部所述过程和/或方法。在一个或多个实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质1004是电子的、磁性的、光学的、电磁的、红外线的和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1004包括半导体或固态存储器、磁带、可移除计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1004包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频光盘(DVD)。

在一个或多个实施例中，存储介质1004存储计算机程序代码1006，该计算机程序代码1006被配置为使系统1000(其中这种执行(至少部分地)表示EDA工具)可用于执行部分或全部所述过程和/或方法。在一个或多个实施例中，存储介质1004还存储有助于执行部分或全部所述过程和/或方法的信息。在一个或多个实施例中，存储介质1004存储标准单元的库1007，包括如本文所公开的这样的标准单元。在一个或多个实施例中，存储介质1004存储一个或多个布局图1009，其对应于在此公开的一个或多个布局。

EDA系统1000包括I/O接口1010。I/O接口1010耦合到外部电路。在一个或多个实施例中，I/O接口1010包括用于向处理器1002传送信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键。

EDA系统1000还包括耦合到处理器1002的网络接口1012。网络接口1012允许系统1000与一个或多个其他计算机系统连接到的网络1014通信。网络接口1012包括无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，部分或全部提到的过程和/或方法在两个或多个系统1000中实现。

系统1000被配置为通过I/O接口1010接收信息。通过I/O接口1010接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器1002处理的其他参数中的一项或多项。信息通过总线1008传输到处理器1002。EDA系统1000被配置为通过I/O接口1010接收与UI相关的信息。信息作为用户界面(UI)1042存储在计算机可读介质1004中。

在一些实施例中，部分或全部提到的过程和/或方法被实现为由处理器执行的独立软件应用程序。在一些实施例中，部分或全部提到的过程和/或方法被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，部分或全部提到的过程和/或方法被实现为软件应用程序的插件。在一些实施例中，提到的过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用程序。在一些实施例中，部分或全部提到的过程和/或方法被实现为由EDA系统1000使用的软件应用程序。在一些实施例中，包括标准单元的布局图是使用诸如可从CADENCE DESIGN SYSTEMS,Inc.获得的

在一些实施例中，这些过程被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移除和/或内部/内置存储或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡等)中的一个或多个。

图11是根据一些实施例的集成电路(IC)制造系统1100以及与其相关联的IC制造流的框图。在一些实施例中，基于布局图，使用制造系统1100制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。

在图11中，IC制造系统1100包括在设计、开发和制造周期中相互交互的实体，例如设计室1120、掩模室1130和IC制造商/制造者(“fab”)1150，和/或与制造IC器件1160相关的服务。系统1100中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1120、掩模室1130和ICfab 1150中的两个或更多个由单个更大的公司拥有。在一些实施例中，设计室1120、掩模室1130和IC fab 1150中的两个或更多个共存于公共设施中并使用公共资源。

设计室(或设计团队)1120生成IC设计布局图1122。IC设计布局图1122包括为IC器件1160设计的各种几何图案。几何图案对应于金属、氧化物或半导体层的图案，其组成要制造的IC器件1160的各种组件。各层组合形成各种IC特征。例如，IC设计布局图1122的一部分包括各种IC特征，例如有源区、栅极电极、源极和漏极、层间互连的金属线或过孔、以及用于键合衬垫的开口，其将在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层中形成。设计室1120实现适当的设计程序以形成IC设计布局图1122。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图1122呈现在一个或多个具有几何图案信息的数据文件中。例如，IC设计布局图1122可以GDSII文件格式或DFII文件格式表示。

掩模室1130包括数据准备1132和掩模制造1144。掩模室1130使用IC设计布局图1122来制造一个或多个掩模1145，用于根据IC设计布局图1122制造IC器件1160的各个层。掩模室1130执行掩模数据准备1132，其中IC设计布局图1122被转换成代表性数据文件(“RDF”)。掩模数据准备1132将RDF提供给掩模制造1144。掩模制造1144包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(掩模版)1145或半导体晶圆1153。设计布局图1122由掩模数据准备1132操纵以符合掩模写入器的特定特性和/或IC fab 1150的要求。在图11中，掩模数据准备1132和掩模制造1144被示为单独的元素。在一些实施例中，掩模数据准备1132和掩模制造1144可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1132包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他过程效应等引起的那些。OPC调整IC设计布局图1122。在一些实施例中，掩模数据准备1132包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用逆光刻技术(ILT)，其将OPC视为逆成像问题。

在一些实施例中，掩模数据准备1132包括掩模规则检查器(MRC)，该检查器检查IC设计布局图1122，该IC设计布局图1122在OPC中使用一组掩模创建规则进行处理，该规则包含某些几何和/或连接性限制确保足够的余量，以解决半导体制造过程中的可变性等。在一些实施例中，MRC修改IC设计布局图1122以补偿掩模制造1144期间的限制，这可以撤销由OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备1132包括光刻工艺检查(LPC)，其模拟将由IC fac1150实现以制造IC器件1160的处理。LPC基于IC设计布局图1122模拟该处理以创建模拟制造器件，例如IC器件1160。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，例如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或它们的组合。在一些实施例中，在LPC创建了模拟制造器件之后，如果模拟器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1122。

应当理解，为了清楚起见，对掩码数据准备1132的上述描述已被简化。在一些实施例中，数据准备1132包括附加特征，例如逻辑操作(LOP)，以根据制造规则修改IC设计布局图1122。此外，在数据准备1132期间应用于IC设计布局图1122的过程可以以各种不同的顺序执行。

在掩模数据准备1132之后和掩模制造1144期间，基于修改的IC设计布局图1122制造掩模1145或掩模组1145。在一些实施例中，掩模制造1144包括基于IC设计布局图1122执行一个或多个光刻曝光。在一些实施例中，电子束(e-束)或多个e-束的机制用于基于修改的IC设计布局图1122在掩模(光掩模或掩模版)1145上形成图案。掩模1145可以用各种技术形成。在一些实施例中，掩模1145使用二元技术形成。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的例如紫外(UV)束的辐射束被不透明区域阻挡并透过透明区域。在一个示例中，掩模1145的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1145。在掩模1145的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1144产生的掩模用于多种工艺。例如，这样的掩模用于离子注入工艺中以在半导体晶圆1153中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆1153中形成各种蚀刻区域，和/或用于其他合适的工艺中。

IC fab 1150是IC制造企业，包括一个或多个制造设施，用于制造各种不同的IC产品。在一些实施例中，IC Fab 1150是半导体代工厂。例如，可能有一个制造设施用于多个IC产品的前端制造(生产线前端(FEOL)制造)，而第二制造设施可以提供用于IC产品的互连和封装的后端制造(生产线后端(BEOL)制造)，而第三制造工厂可以为代工业务提供其他服务。

IC fab 1150包括制造工具1152，制造工具1152被配置为对半导体晶圆1153执行各种制造操作，从而根据掩模(例如掩模1145)制造IC器件1160。在各种实施例中，制造工具1152包括晶圆步进机、离子注入机、光致抗蚀剂涂布机、工艺室(例如，CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或能够执行如本文所讨论的一种或多种合适的制造过程的其他制造设备中的一种或多种。

IC fab 1150使用由掩膜室1130制造的掩膜1145来制造IC器件1160。因此，IC fab1150至少间接地使用IC设计布局图1122来制造IC器件1160。在一些实施例中，半导体晶圆1153由IC fab 1150使用掩模1145制造以形成IC器件1160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122进行一次或多次光刻曝光。半导体晶圆1153包括硅衬底或其他适当的衬底，其上形成有材料层。半导体晶圆1153进一步包括各种掺杂区、介电特征、多级互连等(在随后的制造步骤中形成)中的一个或多个。

关于集成电路(IC)制造系统(例如，图11的系统1100)和与其相关联的IC制造流的详细信息见于例如2016年2月9日授权的美国专利号9,256,709、2015年10月1日公布的美国授权前公布号20150278429、2014年2月6日公布的美国授权前公布号20140040838和2007年8月21日授权的美国专利号7,260,442，每个专利的全部内容在此通过引用并入。

本公开的一个方面涉及一种集成电路。该集成电路包括具有第一竖直区边界的第一禁用区和具有第二竖直区边界的第二禁用区。该集成电路还包括在第一竖直区边界和第二竖直区边界之间沿第一方向延伸的第一型有源区结构的阵列和第二型有源区结构的阵列。第一竖直区边界和第二竖直区边界中的每一个沿垂直于第一方向的第二方向延伸。该集成电路还包括沿第二方向与第一竖直区边界对齐的第一侧边界单元的阵列，以及沿第二方向与第二竖直区边界对齐的第二侧边界单元的阵列。在集成电路中，第一侧边界单元具有拾取区和一个或多个ESD保护电路，第二侧边界单元具有一个或多个ESD保护电路。

本公开的另一方面还涉及一种集成电路。该集成电路包括具有沿垂直于第一方向的第二方向延伸的第一竖直区边界的第一禁用区，以及具有沿第二方向延伸的第二竖直区边界的第二禁用区。该集成电路还包括有源区结构的阵列。有源区结构的阵列包括第一对相邻有源区结构和第二对相邻有源区结构。第一对相邻有源区结构具有第一第一型有源区结构和第一第二型有源区结构。第二对相邻有源区结构具有第二第一型有源区结构和第二第二型有源区结构。第一第一型有源区结构与第二第一型有源区结构相邻。有源区结构的阵列中的每个有源区结构在第一竖直区边界和第二竖直区边界之间在第一方向上延伸。该集成电路还包括与第一竖直区边界相邻的第一侧边界单元，以及与第二竖直区边界相邻的第二侧边界单元。第一侧边界单元具有一个或多个ESD保护电路和至少一个拾取区。第二侧边界单元具有一个或多个ESD保护电路。

本公开的又一方面涉及一种半导体器件。该半导体器件包括硅通孔、围绕硅通孔的禁用区、以及终止于禁用区的竖直区边界的有源区结构。该半导体器件还包括在有源区结构中具有ESD器件区、虚设器件区和拾取区的边界单元。拾取区位于ESD器件区和虚设器件区之间。边界单元与竖直区边界相邻并且具有ESD器件区中的ESD保护电路。

本领域普通技术人员将容易地看出，所公开的实施例中的一个或多个实现了上述优点中的一个或多个。在阅读前述说明书之后，普通技术人员将能够影响本文广泛公开的各种改变、等效物的替换和各种其他实施例。因此，在此授予的保护旨在仅受所附权利要求及其等价物中包含的定义的限制。

示例1.一种集成电路，包括：

具有第一竖直区边界的第一禁用区；

具有第二竖直区边界的第二禁用区；

第一型有源区结构的阵列和第二型有源区结构的阵列，在所述第一竖直区边界和所述第二竖直区边界之间在第一方向上延伸，并且其中，所述第一竖直区边界和所述第二竖直区边界中的每个在垂直于所述第一方向的第二方向上延伸；

第一侧边界单元的阵列，沿所述第二方向与所述第一竖直区边界对齐，其中，第一侧边界单元具有拾取区和一个或多个ESD保护电路；和

第二侧边界单元的阵列，沿所述第二方向与所述第二竖直区边界对齐，其中，所述第二侧边界单元具有一个或多个ESD保护电路。

示例2.根据示例1所述的集成电路，其中，所述第一侧边界单元中的有源区结构的大部分长度被一个或多个ESD器件区占据。

示例3.根据示例1所述的集成电路，其中，所述第一侧边界单元中的有源区结构中具有ESD器件区和虚设器件区，并且其中，所述虚设器件区位于所述ESD器件区和所述第一竖直区边界之间。

示例4.根据示例3所述的集成电路，其中，所述ESD器件区是二极管器件区和天线器件区之一。

示例5.根据示例1所述的集成电路，其中，所述第一侧边界单元中还具有虚设器件区，并且其中，所述虚设器件区位于所述拾取区和所述第一竖直区边界之间。

示例6.根据示例1所述的集成电路，其中，所述第二侧边界单元中的有源区结构的大部分长度被一个或多个ESD器件区占据。

示例7.根据示例1所述的集成电路，其中，所述第二侧边界单元中的有源区结构中具有ESD器件区和虚设器件区，并且其中，所述虚设器件区位于所述ESD器件区和所述第二竖直区边界之间。

示例8.根据示例1所述的集成电路，其中，所述第二侧边界单元还具有拾取区。

示例9.一种集成电路，包括：

第一禁用区，具有在垂直于第一方向的第二方向上延伸的第一竖直区边界；

第二禁用区，具有在所述第二方向上延伸的第二竖直区边界；

有源区结构的阵列，包括第一对相邻有源区结构和第二对相邻有源区结构，所述第一对相邻有源区结构具有第一第一型有源区结构和第一第二型有源区结构，所述第二对相邻有源区结构具有第二第一型有源区结构和第二第二型有源区结构，其中，所述第一第一型有源区结构与所述第二第一型有源区结构相邻，并且其中，所述有源区结构的阵列中的每个有源区结构在所述第一竖直区边界和所述第二竖直区边界之间在所述第一方向上延伸；

第一侧边界单元，与所述第一竖直区边界相邻并且具有一个或多个ESD保护电路和至少一个拾取区；和

第二侧边界单元，与所述第二竖直区边界相邻并且具有一个或多个ESD保护电路。

示例10.根据示例9所述的集成电路，其中，所述第一侧边界单元包括所述第一第一型有源区结构中的第一虚设器件区和所述第一第二型有源区结构中的第二虚设器件区，并且其中，所述第一虚设器件区和所述第二虚设器件区中的每一个与所述第一竖直区边界相邻。

示例11.根据示例10所述的集成电路，其中，所述第一侧边界单元包括所述第一第一型有源区结构中的第一ESD器件区和所述第一第二型有源区结构中的第二ESD器件区。

示例12.根据示例11所述的集成电路，其中，所述第一侧边界单元还包括在所述第二ESD器件区和所述第二虚设器件区之间的第一拾取区。

示例13.根据示例10所述的集成电路，其中，所述第一侧边界单元包括所述第二第一型有源区结构中的第三虚设器件区和所述第二第二型有源区结构中的第四虚设器件区，并且其中，所述第三虚设器件区与所述第四虚设器件区中的每个与所述第一竖直区边界相邻。

示例14.根据示例13所述的集成电路，其中，所述第一侧边界单元包括所述第二第一型有源区结构中的第三ESD器件区和所述第二第二型有源区结构中的第四ESD器件区。

示例15.根据示例14所述的集成电路，其中，所述第一侧边界单元还包括在所述第三ESD器件区和所述第三虚设器件区之间的第二拾取区。

示例16.根据示例9所述的集成电路，其中，所述第二侧边界单元包括所述第一第一型有源区结构中的ESD器件区和虚设器件区，并且其中，所述虚设器件区位于所述ESD器件区和所述第二竖直区边界之间。

示例17.根据示例9所述的集成电路，其中，所述第二侧边界单元包括所述第一第二型有源区结构中的ESD器件区和虚设器件区，并且其中，所述虚设器件区位于所述ESD器件区和所述第二竖直区边界之间。

示例18.根据示例9所述的集成电路，其中，所述第二侧边界单元包括所述第一第一型有源区结构中的ESD器件区、拾取区和虚设器件区，并且其中，所述拾取区位于所述ESD器件区和所述虚设器件区之间。

示例19.一种半导体器件，包括：

硅通孔；

围绕所述硅通孔的禁用区；

有源区结构，终止于所述禁用区的竖直区边界；

边界单元，具有所述有源区结构中的ESD器件区、虚设器件区和拾取区，其中，所述拾取区位于所述ESD器件区和所述虚设器件区之间；并且

其中，所述边界单元与所述竖直区边界相邻，并且具有所述ESD器件区中的ESD保护电路。

示例20.根据示例19所述的半导体器件，还包括：

天线衬垫，电连接到所述ESD保护电路。