像素电路及其驱动方法、显示装置

技术领域

本公开实施例涉及但不限于显示技术领域，尤其涉及一种像素电路及其驱动方法、显示装置。

背景技术

有机发光二极管(Organic Light-Emitting Diode，OLED)显示器件具有厚度薄、质量轻、宽视角、主动发光、发光颜色连续可调、成本低、响应速度快、驱动电压低、工作温度范围宽、生产工艺简单及可柔性显示等优点，在手机、平板电脑、数码相机等显示领域的应用越来越广泛。其中，像素电路设计是OLED显示器件的核心技术内容，具有重要的研究意义。

随着对显示器件的显示多样化需求的增加，提高屏幕利用率成为了新的发展需求，目前主要通过降低屏幕的刷新频率以满足在某些显示下的需求来降低功耗，但是，当一些像素电路的驱动方式为低频驱动时，发光元件在发光时容易出现闪烁现象，使得显示效果较差。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

第一方面，本公开实施例提供了一种像素电路，包括：驱动电路、数据写入电路和节点控制电路，其中，

所述数据写入电路，与第一扫描信号端、数据信号端、第一发光信号端、第一电源端、第一节点和第二节点连接，被配置为在所述第一扫描信号端的信号的控制下，将所述数据信号端的信号写入所述第一节点并存储所述数据信号端的信号；还被配置为在所述第一发光信号端的信号的控制下，将第一电源端的信号写入所述第二节点，以使所述驱动电路处于偏置状态；

所述驱动电路，与所述第一节点、所述第二节点和第三节点连接，被配置为在所述数据信号端的信号的控制下，向所述第三节点提供所述第一电源端的信号，发光元件的第一极与所述第三节点连接；

所述节点控制电路包括：第一节点控制子电路和第二节点控制子电路，其中，所述第一节点控制子电路，与第二扫描信号端、所述第三节点和第四节点连接，被配置为在所述第二扫描信号端的信号的控制下，控制所述第三节点和所述第四节点之间的连接状态；所述第二节点控制子电路，与第三扫描信号端、所述第一节点和所述第四节点连接，被配置为在所述第三扫描信号端的信号的控制下，控制所述第一节点和所述第四节点之间的连接状态。

第二方面，本公开实施例提供了一种显示装置，包括：上述实施例中的所述的像素电路。

第三方面，本公开实施例提供了一种像素电路的驱动方法，应用于上述实施例中的所述的像素电路，所述驱动方法包括：

在数据写入补偿阶段，通过第二扫描信号端的信号控制第一节点控制子电路开启，通过第三扫描信号端的信号控制第二节点控制子电路开启，并通过第一扫描信号端的信号，控制数据写入电路将所述数据信号端的信号经过所述第一节点控制子电路和所述第二节点控制子电路写入第一节点并存储所述数据信号端的信号；

在磁滞调节阶段，通过第一发光信号端的信号控制所述数据写入电路将第一电源端的信号写入第二节点，以使驱动电路处于偏置状态；

在发光阶段，通过所述第二扫描信号端的信号控制所述第一节点控制子电路关闭，通过所述第三扫描信号端的信号控制所述第二节点控制子电路关闭，并通过所述数据信号端的信号控制驱动电路，向发光元件的第一极提供第一电源端的信号，以驱动所述发光元件发光。

本公开实施例提供的像素电路及其驱动方法、显示装置，当像素电路处于低频驱动方式时，通过第一节点控制子电路可以减少第一节点的漏电问题，这样，在发光元件发光时，从而可以减少发光元件的发光亮度降低所引起的发光闪烁现象。而且，通过将第一电源端的信号写入第二节点，可以使得驱动电路在发光阶段之前处于偏置状态，在发光阶段驱动电路可以从偏置状态开始写入数据信号端的信号来驱动发光元件发光，这样，在发光元件发光时，可以避免驱动电路的磁滞现象所引起的发光闪烁现象。因此，本公开实施例所提供的像素电路，可以避免发光元件在低频驱动时发生的发光闪烁现象，从而，可以提升显示效果。

本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。

图1为一种7T1C像素电路的结构示意图；

图2为本公开示例性实施例提供的像素电路的一种电路示意图；

图3为本公开示例性实施例提供的像素电路的另一种电路示意图；

图4为图2所示的像素电路的一种等效电路示意图；

图5为本公开示例性实施例中像素电路的信号时序图；

图6为图4所示的像素电路处于第一阶段S1时的电路示意图；

图7为图4所示的像素电路处于第二阶段S2时的电路示意图；

图8为图4所示的像素电路处于第三阶段S3中的第一子阶段S31时的电路示意图；

图9为图4所示的像素电路处于第三阶段S3中的第二子阶段S32时的电路示意图；

图10为图4所示的像素电路处于第四阶段S4时的电路示意图；

图11为本公开示例性实施例中的像素电路的驱动方法的流程示意图。

具体实施方式

本文描述了多个实施例，但是该描述是示例性的，而不是限制性的，在本文所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在示例性实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

在描述具有代表性的实施例时，说明书可能已经将方法或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文步骤的特定顺序的程度上，该方法或过程不应限于的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本公开实施例的精神和范围内。

在附图中，有时为了明确起见，夸大表示了每个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中每个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述每个构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”例如可以是电极或布线，或者是晶体管等开关元件，或者是电阻器、电感器或电容器等其它功能元件等。

在本说明书中，晶体管是指至少包括栅电极(又可称为栅极或控制极)、漏电极(又可称为漏电极端子、漏区域或漏极)以及源电极(又可称为源电极端子、源区域或源极)这三个端子的元件。晶体管在漏电极与源电极之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，为了区分晶体管除栅电极之外的两极，直接描述了其中一极为第一极，另一极为第二极，其中，第一极可以为漏电极且第二极可以为源电极，或者，第一极可以为源电极且第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。

本公开实施例中的晶体管均可以为薄膜晶体管(Thin Film Transistor，TFT)或场效应管(Field Effect Transistor，FET)或其它特性相同的器件。例如，本公开实施例中使用的薄膜晶体管可以包括但不限于氧化物薄膜晶体管(Oxide TFT)或者低温多晶硅薄膜晶体管(Low Temperature Poly-silicon TFT，LTPS TFT)等。例如，薄膜晶体管可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。这里，本公开实施例对此不做限定。

图1为一种7T1C像素电路的结构示意图，如图1所示，该7T1C像素电路包括：7个晶体管(第一晶体管T1到第七晶体管T7)、1个存储电容Cst和7个信号输入端(数据信号端DATA、第一扫描信号端Scan1、第二扫描信号端Scan2、第一发光信号端EM1、初始信号端INIT、第一电源端VDD和第二电源端VSS)。其中，存储电容Cst的第一端与第一电源端VDD连接，存储电容Cst的第二端与第一节点N1连接，即存储电容Cst的第二端与第三晶体管T3的控制极连接。第一晶体管T1的控制极与第二扫描信号端Scan2连接，第一晶体管T1的第一极与第一节点N1连接，第一晶体管的第二极与初始信号端INIT连接。第二晶体管T2的控制极与第一扫描信号端Scan1连接，第二晶体管T2的第一极与第一节点N1连接，第二晶体管T2的第二极与第三节点N3连接。第三晶体管T3的控制极与第一节点N1连接，即第三晶体管T3的控制极与存储电容Cst的第二端连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。第四晶体管T4的控制极与第一扫描信号端Scan1连接，第四晶体管T4的第一极与第二节点N2连接，第四晶体管T4的第二极与数据信号端DATA连接。第五晶体管T5的控制极与第一发光信号端EM1连接，第五晶体管T5的第一极与第一电源端VDD连接，第五晶体管T5的第二极与第二节点N2连接。第六晶体管T6的控制极与第一发光信号端EM1连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光元件L的第一极连接。第七晶体管T7的控制极与第一扫描信号端Scan1连接，第七晶体管T7的第一极与发光元件L的第一极连接，第七晶体管T7的第二极与初始信号端INIT连接。发光元件L的第二极与第二电源端VSS连接。

经本公开发明人研究发现，在图1所示的传统的像素电路中，一方面，第一节点N1的电位会同时受到第一晶体管T1和第二晶体管T2的影响，使得初始信号端INIT和第三节点N3的电位变化都会影响第一节点N1的电位。第三晶体管T3是根据其控制极与第一极之间的电位差来确定在第一电源端VDD与第二电源端VSS之间流动的驱动电流的量，由于第三晶体管T3的控制极与第一节点N1连接，那么，第一节点N1的电位变化会影响发光元件L的显示亮度。在实际工作过程中，晶体管并不能完全保证无损耗的关闭，尤其是当该像素电路的驱动方式切换至低频驱动时，第一晶体管T1和第二晶体管T2容易出现无法完全关闭的情况导致出现漏电情况，从而，极其容易导致第一节点N1的电位发生变化，容易出现第一节点N1发生漏电的问题，导致发光元件L的亮度下降，进而，使得发光元件L在发光时容易出现闪烁现象，降低了显示效果。另一方面，当该像素电路的驱动方式切换至低频驱动时，由于第三晶体管T3的磁滞效应，使得发光元件L在发光时容易出现闪烁现象，降低了显示效果。

图2为本公开示例性实施例提供的像素电路的一种电路示意图，如图2所示，本公开实施例提供的像素电路可以包括：驱动电路21、数据写入电路22和节点控制电路23；其中，

数据写入电路22，与第一扫描信号端Scan1、数据信号端DATA、第一发光信号端EM1、第一电源端VDD、第一节点N1和第二节点N2连接，被配置为在第一扫描信号端Scan1的信号的控制下，将数据信号端DATA的信号写入第一节点N1并存储数据信号端DATA的信号；还被配置为在第一发光信号端EM1的信号的控制下，将第一电源端VDD的信号写入第二节点N2，以使驱动电路21处于偏置状态；

驱动电路21，与第一节点N1、第二节点N2和第三节点N3连接，被配置为在数据信号端DATA的信号的控制下，向第三节点N3提供第一电源端VDD的信号，发光元件L的第一极(例如，阳极)与第三节点N3连接；发光元件L的第二极(例如，阴极)与第二电源端VSS连接。

节点控制电路23可以包括：第一节点控制子电路231和第二节点控制子电路232；其中，第一节点控制子电路231，与第二扫描信号端Scan2、第三节点N3和第四节点N4连接，被配置为在第二扫描信号端Scan2的信号的控制下，控制第三节点N3和第四节点N4之间的连接状态；第二节点控制子电路232，与第三扫描信号端Scan3、第一节点N1和第四节点N4连接，被配置为在第三扫描信号端Scan3的信号的控制下，控制第一节点N1和第四节点N4之间的连接状态。

如此，本公开实施例中所提供的像素电路，当像素电路处于低频驱动方式时，通过第一节点控制子电路231可以减少第一节点N1的漏电问题，这样，在发光元件L发光时，从而可以减少发光元件L的发光亮度降低所引起的发光闪烁现象。而且，通过将第一电源端VDD的信号写入第二节点N2，可以使得驱动电路21在发光阶段之前处于偏置状态，在发光阶段驱动电路21可以从偏置状态开始写入数据信号端DATA的信号来驱动发光元件L发光，这样，在发光元件L发光时，可以避免驱动电路21的磁滞现象所引起的发光闪烁现象。因此，本公开实施例中所提供的像素电路，可以避免发光元件L在低频驱动时发生的发光闪烁现象，从而，可以提升显示效果。

在一种示例性实施例中，如图2所示，数据写入电路22可以包括：输入子电路221、电压控制子电路222和存储子电路223，其中，

输入子电路221，与第一扫描信号端Scan1、数据信号端DATA和第二节点N2连接，被配置为在第一扫描信号端Scan1的信号的控制下，将数据信号端DATA的信号写入第二节点N2；

电压控制子电路222，与第一发光信号端EM1、第一电源端VDD和第二节点N2连接，被配置为在第一发光信号端EM1的信号的控制下，将第一电源端VDD的信号写入第二节点N2，以使驱动电路21处于偏置状态；

存储子电路223，与第一电源端VDD和第一节点N1连接，被配置为存储数据信号端DATA的信号。

在一种示例性实施例中，如图2所示，该像素电路还可以包括：复位电路24，复位电路24可以包括：第一传输子电路241和第二传输子电路242。其中，

第一传输子电路241，与第二发光信号端EM2、初始信号端INIT和第四节点N4连接，被配置为在第二发光信号端EM2的信号的控制下，向第四节点N4提供初始信号端INIT的信号；

第二传输子电路242，与第二发光信号端EM2、第三节点N3和发光元件L的第一极连接，被配置为在第二发光信号端EM2的信号的控制下，向发光元件L的第一极提供第三节点N3的信号；

发光元件L的第一极通过第二传输子电路242与第三节点N3连接，发光元件L的第二极与第二电源端VSS连接。

如此，本公开实施例所提供的像素电路，在驱动电路21驱动发光元件L发光之前的初始化阶段，可以通过第二扫描信号端Scan2的信号控制第一节点控制子电路231开启并通过第三扫描信号端Scan3的信号控制第二节点控制子电路232开启，这样，可以通过第二发光信号端EM2的信号可以控制第一传输子电路241，经过第二节点控制子电路232向第一节点N1提供初始信号端INIT的信号，以对数据写入电路22和驱动电路21进行初始化，并可以通过第二发光信号端EM2的信号控制复位电路24，经过第一节点控制子电路231向发光元件L的第一极提供初始信号端INIT的信号，以对发光元件L进行初始化，这样，可以使得显示效果更佳。

在一种示例性实施例中，如图3所示，该复位电路24还可以包括：电压调节子电路243，其中，第一传输子电路241可以通过电压调节子电路243与初始信号端INIT连接；电压调节子电路243，与第二发光信号端EM2和初始信号端INIT连接，被配置为在第二发光信号端EM2的信号的控制下，调节初始信号端INIT向第一传输子电路241输出的信号的电压，以调节第四节点N4的电位。如此，在发光元件L发光时，通过电压调节子电路243调节初始信号端INIT向第一传输子电路241输出的信号的电压，可以调节第四节点N4的电位，从而，可以调节第一节点N1的相对电位大小，可以减少第一节点N1出现漏电问题，这样，可以减少发光元件L的发光亮度降低所引起的发光闪烁现象，可以使得显示效果更佳。

在一种示例性实施例中，电压调节子电路可以包括：可变电阻，可变电阻的控制端与第二发光信号端EM2连接，可变电阻的第一端与第一传输子电路241连接，可变电阻的第二端与初始信号端INIT连接。这里，可变电阻的电阻值可以被第二发光信号端EM2控制而改变。如此，本公开实施例通过采用可变电阻，可以动态调节初始信号端INIT向第一传输子电路241输出的信号的电压，可以实现调节第四节点的电位，从而，可以实现调节第一节点N1的相对电位大小，进而可以改变发光元件L的两极之间的电压差，可以实现调节发光元件L的发光亮度，可以避免发光元件在发光时出现发光闪烁现象，可以使得显示效果更佳。

图4为图2所示的像素电路的一种等效电路示意图。下面以图4所示的电路结构作参考，对本公开示例性实施例提供的像素电路进行说明。其中，图4中的晶体管的类型均是示例性的，不应被视作对本公开的实施例的限制。

在一种示例性实施例中，如图4所示，驱动电路21可以包括：第三晶体管T3，第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。

在一种示例性实施例中，如图4所示，第一节点控制子电路231可以包括：第二晶体管T2，第二晶体管T2的控制极与第二扫描信号端Scan2连接，第二晶体管T2的第一极与第四节点N4连接，第二晶体管T2的第二极与第三节点N3连接。

在一种示例性实施例中，如图4所示，第二节点控制子电路232可以包括：第七晶体管T7，第七晶体管T7的控制极与第三扫描信号端Scan3连接，第七晶体管T7的第一极与第一节点N1连接，第七晶体管T7的第二极与第四节点N4连接。

在一种示例性实施例中，如图4所示，第一传输子电路241可以包括：第一晶体管T1，第一晶体管T1的控制极与第二发光信号端EM2连接，第一晶体管T1的第一极与第四节点N4连接，第一晶体管T1的第二极与初始信号端INIT连接。

在一种示例性实施例中，如图4所示，第二传输子电路242可以包括：第六晶体管T6，第六晶体管T6的控制极与第二发光信号端EM2连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6T6的第二极与发光元件L的第一极连接。

在一种示例性实施例中，如图4所示，输入子电路221可以包括：第四晶体管T4，第四晶体管T4的控制极与第一扫描信号端Scan1连接，第四晶体管T4的第一极与第二节点N2连接，第四晶体管T4的第二极与数据信号端DATA连接；第四晶体管T4，被配置为在第一扫描信号端Scan1的信号的控制下，将数据信号端DATA的信号写入第二节点N2。

在一种示例性实施例中，如图4所示，电压控制子电路222可以包括：第五晶体管T5，第五晶体管T5的控制极与第一发光信号端EM1连接，第五晶体管T5的第一极与第一电源端VDD连接，第五晶体管T5的第二极与第二节点N2连接；第五晶体管T5，被配置为在第一发光信号端EM1的信号的控制下，将第一电源端VDD的信号写入第二节点N2，以使驱动电路21(例如，驱动电路21可以包括：第三晶体管T3)处于偏置状态。

在一种示例性实施例中，如图4所示，存储子电路223可以包括：存储电容Cst，存储电容Cst的第一端与第一电源端VDD连接，存储电容Cst的第二端与第一节点N1连接。

在一种示例性实施例中，存储电容Cst可以是通过工艺制程制作的电容器件，例如，通过制作专门的电容电极来实现电容器件，电容的多个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。或者，存储电容Cst可以是多个器件之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。或者，存储电容Cst可以是由像素电极与公共电极构成的液晶电容。或者，存储电容Cst可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容。存储电容Cst的连接方式包括但不局限于上面描述的方式，可以为其它适用的连接方式，只要能存储相应节点的电平即可。这里，本公开示例性实施例对此不做限定。

在一种示例性实施例中，发光元件L可以包括：有机发光二极管OLED、量子点发光二极管和无机发光二极管中的任意一种。例如，发光元件L可以采用微米级发光元件，例如微型发光二极管(Micro Light-Emitting Diode，Micro LED)、次毫米发光发光二极管(Mini Light-Emitting Diode，Mini LED)或者微型有机发光二极管(Micro OLED)等，本公开实施例对此不做限定。例如，以发光元件L为有机电致发光二极管(OLED)为例，发光元件可以包括：叠设的第一极(例如，作为阳极)、有机发光层和第二极(例如，作为阴极)。

在一种示例性实施例中，第一晶体管T1到第七晶体管T7的类型可以相同，或者，第一晶体管T1到第七晶体管T7的类型可以不相同。例如，第一晶体管T1到第七晶体管T7可以是P型晶体管，或者，第一晶体管T1到第七晶体管T7可以是N型晶体管，如此，像素电路中采用相同类型的晶体管可以简化工艺流程，减少工艺难度，提高产品的良率。例如，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。例如，第一晶体管T1到第七晶体管T7可以包括氧化物薄膜晶体管和低温多晶硅薄膜晶体管。

在一种示例性实施例中，以第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管为例，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6均可以为P型晶体管，第七晶体管T7可以为N型晶体管，其中，P型晶体管在控制极为低电平信号时导通，在控制极为高电平信号时截止；N型晶体管在控制极为高电平信号时导通，在控制极为低电平信号时截止。

在一种示例性实施例中，以第一晶体管T1到第七晶体管T7可以包括氧化物薄膜晶体管和低温多晶硅薄膜晶体管为例，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6均可以为低温多晶硅薄膜晶体管，第七晶体管T7可以为氧化物薄膜晶体管。

在一种示例性实施例中，第六晶体管T6的类型与第一晶体管T1的类型可以相同，或者，第六晶体管T6的类型与第一晶体管T1的类型可以不相同。例如，第六晶体管T6与第一晶体管T1可以均为P型晶体管，或者，第六晶体管T6与第一晶体管T1可以均为N型晶体管。例如，第六晶体管T6可以为低温多晶硅薄膜晶体管，第一晶体管T1可以为氧化物薄膜晶体管。

在一种示例性实施例中，第七晶体管T7的类型与第二晶体管T2的类型可以不相同，或者，第七晶体管T7的类型与第二晶体管T2的类型可以不相同。例如，第七晶体管T7可以为N型晶体管，第二晶体管T2可以为P型晶体管。例如，第七晶体管T7可以为氧化物薄膜晶体管，第二晶体管T2可以为低温多晶硅薄膜晶体管。

在一种示例性实施例中，该像素电路可以为低温多晶氧化物(Low TemperaturePolycrystalline Oxide，LTPO)像素电路。

在一种示例性实施例中，以该像素电路为LTPO像素电路为例，第七晶体管T7可以为氧化物薄膜晶体管(Oxide TFT)，第一晶体管T1、第二晶体管T2第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以为低温多晶硅薄膜晶体管(LTPS TFT)。如此，可以避免由于第七晶体管T7导致的第一节点N1出现漏电问题，那么，在发光元件L发光时，可以避免由于第一节点N1出现漏电问题所导致的发光元件的亮度降低的问题，从而，可以避免由于发光元件L的亮度降低所导致的发光闪烁现象。而且，可以仅设置第七晶体管T7一个晶体管为氧化物薄膜晶体管，与图1所示的像素电路相比，可以降低工艺复杂度。

在一种示例性实施例中，以该像素电路为LTPO像素电路为例，第一晶体管T1可以为氧化物薄膜晶体管。如此，可避免第四节点N4出现漏电问题，进而，可以减少第一节点N1的漏电问题。

在一种示例性实施例中，以该像素电路为LTPO像素电路为例，第二晶体管T2可以为氧化物薄膜晶体管。如此，可避免第四节点N4出现漏电问题，进而，可以减少第一节点N1的漏电问题。

在一种示例性实施例中，第一电源端VDD可以提供高电平信号。

在一种示例性实施例中，第二电源端VSS可以提供低电平信号。例如，第二电源端VSS可以提供零电压或接地电压。

在一种示例性实施例中，初始信号端INIT可以提供复位电压信号，其中，复位电压信号可以为零电压或接地电压，也可以为其他固定的电平，例如低电压等，本公开实施例对此不作限定。

在一种示例性实施例中，第一节点N1、第二节点N2、第三节点N3和第四节点N4并非表示必须实际存在的部件，而是表示电路图中相关电连接的汇合点。

在一种示例性实施例中，如图4所示，本公开示例性实施例中所提供的像素电路可以包括：7个晶体管(第一晶体管T1至第七晶体管T7)、1个存储电容Cst和9个信号输入端(数据信号端DATA、第一扫描信号端Scan1、第二扫描信号端Scan2、第三扫描信号端Scan3、第一发光信号端EM1、第二发光信号端EM2、初始信号端INIT、第一电源端VDD和第二电源端VSS)，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6均为P型晶体管，第七晶体管T7为N型晶体管。其中，如图4所示，存储电容Cst的第一端与第一电源端VDD连接，存储电容Cst的第二端与第一节点N1连接(即存储电容Cst的第二端与第三晶体管T3的控制极连接)。第一晶体管T1的控制极与第二发光信号端EM2连接，第一晶体管T1的第一极与第四节点N4连接，第一晶体管的第二极与初始信号端INIT连接。第二晶体管T2的控制极与第二扫描信号端Scan2连接，第二晶体管T2的第一极与第四节点N4连接(即第二晶体管T2的第一极与第七晶体管T7的第二极连接)，第二晶体管T2的第二极与第三节点N3连接。第三晶体管T3的控制极与第一节点N1连接(即第三晶体管T3的控制极与存储电容Cst的第二端连接)，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。第四晶体管T4的控制极与第一扫描信号端Scan1连接，第四晶体管T4的第一极与第二节点N2连接，第四晶体管T4的第二极与数据信号端DATA连接。第五晶体管T5的控制极与第一发光信号端EM1连接，第五晶体管T5的第一极与第一电源端VDD连接，第五晶体管T5的第二极与第二节点N2连接。第六晶体管T6的控制极与第二发光信号端EM2连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光元件L的第一极连接。第七晶体管T7的控制极与第三扫描信号端Scan3连接，第七晶体管T7的第一极与第一节点N1连接(即第七晶体管T7的第一极与存储电容Cst的第二端连接)，第七晶体管T7的第二极与第四节点N4连接(即第七晶体管T7的第二极与第二晶体管T2的第一极连接)。发光元件L的第二极与第二电源端VSS连接。

下面以图4所示的电路结构作参考，通过像素电路的工作过程，对本公开示例性实施例提供的像素电路进行说明。

图5为本公开示例性实施例中像素电路的信号时序图。其中，图5中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于本公开的实施例，低电平信号对应于P型晶体管的导通信号，而高电平信号对应于P型晶体管的截止信号。如图5所示，本公开示例性实施例提供的像素电路的工作过程可以包括四个阶段，分别为第一阶段S1、第二阶段S2、第三阶段S3以及第四阶段S4，第三阶段S3可以包括第一子阶段S31和第二子阶段S32，图5中示出了每个阶段中多个控制信号的时序波形(包括：第一扫描信号端Scan1、第二扫描信号端Scan2、第三扫描信号端Scan3、第一发光信号端EM1以及第二发光信号端EM2的信号的时序波形)。

图6至图10分别为图4中所示的像素电路对应于图5中的四个阶段的电路示意图。其中，图6为图4所示的像素电路处于第一阶段S1时的电路示意图，图7为图4所示的像素电路处于第二阶段S2时的电路示意图，图8为图4所示的像素电路处于第三阶段S3中的第一子阶段S31时的电路示意图，图9为图4所示的像素电路处于第三阶段S3中的第二子阶段S32时的电路示意图，图10为图4所示的像素电路处于第四阶段S4时的电路示意图。这里，在图6至图10中，用叉号(×)标识的晶体管均表示在对应阶段内处于截止状态，用圆圈(○)标识的晶体管均表示在对应阶段内处于导通状态，带箭头的虚线表示像素电路在对应阶段内的电流路径(箭头方向并不表示电流方向)。此外，图6至图10所示的信号时序图是示意性的，可以根据实际情况而定。如图6至图10所示，本公开实施例中涉及的像素电路包括：7个晶体管(第一晶体管T1至第七晶体管T7)、1个存储电容Cst和9个信号输入端(数据信号端DATA、第一扫描信号端Scan1、第二扫描信号端Scan2、第三扫描信号端Scan3、第一发光信号端EM1、第二发光信号端EM2、初始信号端INIT、第一电源端VDD和第二电源端VSS)，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6均为P型晶体管，第七晶体管T7为N型晶体管。

在一种示例性实施例中，如图5所示，本公开实施例中的像素电路的工作过程可以包括如下阶段：

第一阶段S1，可以称为初始化阶段或复位阶段。

如图5所示，在第一阶段S1，第一发光信号端EM1、第一扫描信号端Scan1和第三扫描信号端Scan3的信号为高电平信号，第二发光信号端EM2和第二扫描信号端Scan2的信号为低电平信号。

如图6所示，在第一阶段S1，由于第一发光信号端EM1和第一扫描信号端Scan1的信号为高电平信号，使第四晶体管T4和第五晶体管T5关闭。由于第二发光信号端EM2和第二扫描信号端Scan2的信号为低电平信号，使第一晶体管T1、第二晶体管T2和第六晶体管T6打开。由于第三扫描信号端Scan3的信号为高电平信号，使第七晶体管T7打开。如此，初始信号端INIT输出的信号可以依次经过导通的第一晶体管T1、第四节点N4和导通的第七晶体管T7写入第一节点N1并写入第三晶体管T3的控制极，对存储电容Cst进行初始化(又可称为复位)清除存储电容Cst中原有的数据电压，以使第三晶体管T3的控制极的电荷量初始化，而且，初始信号端INIT的信号可以经过第四节点N4、导通的第二晶体管T2、第三节点N3和导通的第六晶体管T6写入发光元件L的第一极，对发光元件L的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光元件L不发光。

这里，在第一阶段S1中，第一节点N1处的电位为初始信号端INIT的信号的电压Vinit，即初始化电位。其中，初始化电压可以为低电位(例如，为接地电压或零电压)，本公开实施例对此不做限定。

第二阶段S2，可以称为数据写入补偿阶段。

如图5所示，在第二阶段S2，第一发光信号端EM1、第二发光信号端EM2和第三扫描信号端Scan3的信号为高电平信号，第一扫描信号端Scan1和第二扫描信号端Scan2的信号为低电平信号。

如图7所示，在第二阶段S2，由于第一发光信号端EM1和第二发光信号端EM2的信号为高电平信号，使第五晶体管T5、第一晶体管T1和第六晶体管T6关闭。由于第一扫描信号端Scan1和第二扫描信号端Scan2的信号为低电平信号，使第二晶体管T2和第四晶体管T4打开。由于第三扫描信号端Scan3的信号为高电平信号，使第七晶体管T7打开。由于经过第一阶段S1后第一节点N1处的电位为初始信号端INIT的信号的电压Vinit，因此在此阶段第三晶体管T3导通。如此，数据信号端DATA输出的信号可以依次经过导通的第四晶体管T4、第二节点N2、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2、第四节点N4和导通的第七晶体管T7写入第一节点N1，并存入存储电容Cst中。

这里，由于经过第一阶段S1后，第一节点N1处的电位为初始信号端INIT的信号的电压Vinit，那么，在第二阶段S2中，对于第三晶体管T3来说满足Vgs＝Vinit-Vdata，即Vgs

第三阶段S3，可以称为磁滞调节阶段，可以包括第一子阶段S31和第二子阶段S32。

如图5所示，在第一子阶段S31，第一发光信号端EM1、第二发光信号端EM2和第二扫描信号端Scan2的信号为高电平信号，第一扫描信号端Scan1和第三扫描信号端Scan3的信号为低电平信号。

如图8所示，在第一子阶段S31，由于第一发光信号端EM1、第二发光信号端EM2和第二扫描信号端Scan2的信号为高电平信号，使第五晶体管T5、第一晶体管T1、第二晶体管T2和第六晶体管T6关闭。由于第三扫描信号端Scan3的信号为低电平信号，使第七晶体管T7关闭。由于第一扫描信号端Scan1的信号为低电平信号，使第四晶体管T4打开。

这里，在第一子阶段S31，第四晶体管T4打开，此阶段属于第一扫描信号端Scan1波形的移位作用，不影响像素电路的工作状态。

如图5所示，在第二子阶段S32，第二发光信号端EM2、第二扫描信号端Scan2和第一扫描信号端Scan1的信号为高电平信号，第一发光信号端EM1和第三扫描信号端Scan3的信号为低电平信号。

如图9所示，在第二子阶段S32，由于第二发光信号端EM2、第二扫描信号端Scan2和第一扫描信号端Scan1的信号为高电平信号，使第一晶体管T1、第二晶体管T2、第四晶体管T4和第六晶体管T6关闭。由于第三扫描信号端Scan3的信号为低电平信号，使第七晶体管T7关闭。由于第一发光信号端EM1的信号为低电平信号，使第五晶体管T5打开。如此，第一电源端VDD的信号可以经过导通的第五晶体管T5写入第二节点N2。

这里，由于经过第二阶段S2后，第一节点N1处的电位为Vdata+Vth，那么，在第二子阶段S32，对于第三晶体管T3来说满足Vgs＝Vn1-Vn3＝Vdata+Vth-Vdd，即Vgs

第四阶段S4，可以称为发光阶段。

如图5所示，在第四阶段S4，第二扫描信号端Scan2和第一扫描信号端Scan1的信号为高电平信号，第一发光信号端EM1、第二发光信号端EM2和第三扫描信号端Scan3的信号为低电平信号。

如图10所示，在第四阶段S4，由于第二扫描信号端Scan2和第一扫描信号端Scan1的信号为高电平信号，使第二晶体管T2和第四晶体管T4关闭。由于第一发光信号端EM1和第二发光信号端EM2的信号为低电平信号，使第五晶体管T5、第一晶体管T1和第六晶体管T6打开。由于第三扫描信号端Scan3的信号为低电平信号，使第七晶体管T7关闭。如此，第一电源端VDD输出的的信号(即电源电压)可以经过导通的第五晶体管T5、第二节点N2、导通的第三晶体管T3、第三节点N3和导通的第六晶体管T6写入发光元件L的第一极，以向发光元件L的第一极提供驱动电压，驱动发光元件L发光。

在一种示例性实施例中，在第四阶段S4，当第一晶体管T1处于发光的开启状态时，可以通过设计动态初始信号端INIT的信号的电压，来调节第一节点N1的相对电位大小，从而改变发光元件L的两极之间的电压差，进而调节发光元件L的发光亮度，避免发光元件在发光时出现发光闪烁现象。例如，如图3所示，在第四阶段S4，可以通过电压调节子电路243调节初始信号端INIT向第一传输子电路241输出的信号的电压，以调节第四节点N4的电位。

在一种示例性实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6均可以为N型晶体管，第七晶体管T7可以为P型晶体管。此时，驱动这样一种结构的像素电路的外部信号的时序可以做相应的调整。例如，第三扫描信号端Scan3的时序与图5中所示的相应的信号时序相反(即二者的相位差为180度)，第一扫描信号端Scan1、第二扫描信号端Scan2、第一发光信号端EM1和第二发光信号端EM2的时序与图5中所示的相应的信号时序相反(即二者的相位差为180度)。

在一种示例性实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7均可以采用N型晶体管。此时，驱动这样一种结构的像素电路的外部信号的时序可以做相应的调整。例如，第一扫描信号端Scan1、第二扫描信号端Scan2、第一发光信号端EM1和第二发光信号端EM2的时序可以与图5中所示的相应的信号时序一致，第三扫描信号端Scan3的时序与图5中所示的相应的信号时序相反(即二者的相位差为180度)。

当然，本公开实施例中的像素电路采用的薄膜晶体管的类型不限于上述所给出的实现方式，可由本领域技术人员根据实际情况更换，对应地，像素电路的外部信号的时序可由本领域技术人员根据实际情况做相应的调整。这里，本公开实施例对此不做限定。

本公开实施例还提供一种显示装置。该显示装置可以包括：上述一个或多个示例性实施例中的像素电路。

在一种示例性实施例中，该显示装置还可以包括：显示基板，像素电路可以设置于显示基板上。

在一种示例性实施例中，该显示装置可以包括但不限于为LTPO显示装置。

在一种示例性实施例中，该显示装置可以包括但不限于为OLED显示装置或者液晶触控显示(Liquid Crystal Display，LCD)装置等。

在一种示例性实施例中，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。这里，本公开实施例对显示装置的类型不做限定。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。

对于本公开显示装置实施例中未披露的技术细节，本领域的技术人员请参照本公开像素电路实施例中的描述而理解，这里不再赘述。

本公开实施例还提供一种像素电路的驱动方法，可应用于上述一个或多个实施例中的像素电路。

图11为本公开示例性实施例中的像素电路的驱动方法的流程示意图，如图11所示，该驱动方法可以包括：

步骤111：在数据写入补偿阶段，通过第二扫描信号端的信号控制第一节点控制子电路开启，通过第三扫描信号端的信号控制第二节点控制子电路开启，并通过第一扫描信号端的信号，控制数据写入电路将数据信号端的信号经过第一节点控制子电路和第二节点控制子电路写入第一节点并存储数据信号端的信号；

步骤112：在磁滞调节阶段，通过第一发光信号端的信号控制数据写入电路将第一电源端的信号写入第二节点，以使驱动电路处于偏置状态；

步骤113：在发光阶段，通过第二扫描信号端的信号控制第一节点控制子电路关闭，通过第三扫描信号端的信号控制第二节点控制子电路关闭，并通过数据信号端的信号控制驱动电路，向发光元件的第一极提供第一电源端的信号，以驱动发光元件发光。

如此，本公开实施例所提供的像素电路的驱动方法，当像素电路处于低频驱动方式时，通过设置第一节点控制子电路可以减少第一节点的漏电问题，这样，在发光元件L发光时，从而可以减少发光元件L的发光亮度降低所引起的发光闪烁现象。而且，通过将第一电源端的信号写入第二节点，可以使得驱动电路在磁滞调节阶段处于偏置状态，这样，在发光阶段驱动电路可以从偏置状态开始写入数据信号端的信号来驱动发光元件L发光，从而，在发光元件L发光时，可以避免驱动电路的磁滞现象所引起的发光闪烁现象。进而，可以提升显示效果。

在一种示例性实施例中，以像素电路包括：复位电路为例，在步骤111之前，驱动方法还可以包括：步骤114：在初始化阶段，通过第二扫描信号端的信号控制第一节点控制子电路开启，通过第三扫描信号端的信号控制第二节点控制子电路开启，通过第二发光信号端的信号控制复位电路，经过第一节点控制子电路向发光元件的第一电极提供初始信号端的信号，以对发光元件的第一极进行初始化，并经过第二节点控制子电路向第一节点提供初始信号端的信号，以对数据写入电路和驱动电路进行初始化。

在一种示例性实施例中，以复位电路还可以包括：电压调节子电路为例，驱动方法还可以包括：步骤115：在发光阶段，通过第二发光信号端的信号控制电压调节子电路调节初始信号端向第一传输子电路输出的信号的电压，以调节第四节点的电位。

如此，本公开实施例所提供的像素电路的驱动方法，当像素电路处于低频驱动方式时，在发光阶段，通过电压调节子电路来动态调节初始信号端向第一传输子电路输出的信号的电压，可以实现调节第四节点的电位，从而，可以实现调节第一节点N1的相对电位大小，进而可以改变发光元件L的两极之间的电压差，可以实现调节发光元件L的发光亮度，可以避免发光元件在发光时出现发光闪烁现象，可以提升显示效果。

对于本公开像素电路的驱动方法实施例中未披露的技术细节，本领域的技术人员请参照本公开像素电路实施例中的描述而理解，这里不再赘述。

虽然本公开所揭露的实施方式如上，但上述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。