半导体结构的形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在IC芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(FET)的器件，然后在集成电路制造后段制程(Back End of Line，BEOL)中形成互连结构。

正如摩尔定律所预测的，半导体衬底尺寸的不断缩小，以及为了提高器件的性能在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对电路连接的可靠性影响很大，严重时会影响半导体器件的正常工作。

发明内容

本发明实施例解决的问题是提供半导体结构的形成方法，提升器件的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成图形材料层；对所述图形材料层进行多次凹槽形成步骤，依次在所述图形材料层的多个位置形成凹槽，剩余的所述图形材料层作为图形层，所述凹槽形成步骤包括：在所述图形材料层上形成掩膜层，所述掩膜层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有开口；以所述第二掩膜层为掩膜，刻蚀所述图形材料层，在所述图形材料层中形成凹槽；位于所述图形材料层顶面的所述第一掩膜层作为保护层；去除所述第二掩膜层；形成所述图形层后，去除所述保护层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例所提供的半导体结构的形成方法中，在所述凹槽形成步骤中，在所述图形材料层上形成掩膜层，所述掩膜层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有开口，以所述第二掩膜层为掩膜刻蚀所述图形材料层，在所述图形材料层中形成凹槽，位于所述图形材料层顶面的所述第一掩膜层作为保护层，这样被所述保护层覆盖的所述图形材料层的顶面，不会在形成凹槽的过程中暴露，相应的所述图形材料层顶面与凹槽侧壁交界区域的材料不易受到损伤；形成所述图形层后，去除所述保护层，从而所述图形层顶面与所有的凹槽侧壁交界区域的材料只受到一次损伤，因此所述凹槽侧壁顶部的倒角较小，从而后续在所述凹槽中形成的顶部掩膜层的顶部不易存在缝隙，去除图形层，以所述顶部掩膜层为掩膜刻蚀基底，形成剩余基底和位于所述剩余基底上的隔离层，所述隔离层的顶部不易存在缝隙，在所述隔离层之间的剩余基底上形成导电层，形成导电层的导电材料不易沉积在所述隔离层的顶部，有利于降低导电层漏电流的概率，有利于优化半导体结构的电学性能。

附图说明

图1至图10是一种半导体结构的形成方法中各步骤对应的结构示意图；

图11至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。

图1至图10，是一种半导体结构的形成方法中各步骤对应的结构示意图。

如图1和图2所示，图2为图1在AA方向的剖视图，提供基底，所述基底包括衬底1和位于所述衬底1上的图形材料层2。

如图3所示，形成覆盖所述图形材料层2和衬底1的第一掩膜层3，所述第一掩膜层3包括第一有机材料层31、位于所述第一有机材料层31上的第一抗反射涂层32以及位于所述第一抗反射涂层32上的第一光刻胶层33，所述第一光刻胶层中具有开口4。

如图4所示，以所述第一掩膜层3为掩膜刻蚀所述图形材料层2，在所述图形材料层2中形成第一凹槽5；形成所述第一凹槽5后，去除所述第一掩膜层3。

如图5所示，去除所述第一掩膜层3后，形成覆盖所述图形材料层2和衬底1的第二掩膜层6，所述第二掩膜层6包括第二有机材料层61、位于所述第二有机材料层61上的第二抗反射涂层62以及位于所述第二抗反射涂层62上的第二光刻胶层63，所述第二光刻胶层63中具有开口7。

如图6和图7所示，图7为图6在B方向的视图，以所述第二掩膜层6为掩膜刻蚀所述图形材料层2，在所述图形材料层2中形成第二凹槽8；形成所述第二凹槽8后，去除所述第二掩膜层6。

如图8和图9所示，在所述图形材料层2以及所述图形材料层2之间的衬底1上保形覆盖掩膜材料层11；去除高于所述图形材料层2的掩膜材料层11，剩余的所述掩膜材料层11作为掩膜层9；形成所述掩膜层9后，去除所述图形材料层2。

如10所示，以所述掩膜层9为掩膜刻蚀所述衬底1，形成剩余衬底12和位于所述剩余衬底12上的分隔层13，在所述分隔层13露出的所述剩余衬底12上形成导电材料层(图中未示出)，去除高于所述分隔层13的导电材料层，剩余所述导电材料层作为导电层10。

随着集成电路的集成度不断提高，半导体结构的尺寸也越来越小，相应的所述图形材料层102中第一凹槽105和第二凹槽108之间的距离越来越小，因为目前光刻机的解析能力不够，通过一次曝光，不能生成用于形成第一凹槽105和第二凹槽108的掩膜层，本半导体结构的形成方法中，需要经过第一掩膜层3和第二掩膜层6共同协作来形成第一凹槽105和第二凹槽108。形成所述第一凹槽5后，去除所述第一掩膜层3的步骤中，所述第一凹槽5侧壁顶部与所述图形材料层2交接的区域中受到损伤；在形成第二凹槽8后，去除所述第二掩膜层6的步骤中，所述第一凹槽5侧壁顶部与所述图形材料层2交接的区域再次受到损伤，而所述第二凹槽8侧壁顶部与所述图形材料层2交接的区域仅受到一次损伤，因此所述第一凹槽5顶部的倒角大于所述第二凹槽8顶部的倒角大。形成所述掩膜材料层11的过程中，所述第一凹槽5的顶部不易被填满，易存在缝隙(Seam)A(如图8所示)，相应的所述掩膜层9的顶部易存在缝隙，以掩膜层9为掩膜形成分隔层13的过程中，所述缝隙会传递至分隔层13中，在形成所述导电层10的过程中，所述分隔层13的缝隙中易存在导电材料层，在半导体结构工作时，导电层10易发生漏电的情况，导致半导体结构的电学性能不佳。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成图形材料层；对所述图形材料层进行多次凹槽形成步骤，依次在所述图形材料层的多个位置形成凹槽，剩余的所述图形材料层作为图形层，所述凹槽形成步骤包括：在所述图形材料层上形成掩膜层，所述掩膜层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有开口；以所述第二掩膜层为掩膜，刻蚀所述图形材料层，在所述图形材料层中形成凹槽；位于所述图形材料层顶面的所述第一掩膜层作为保护层；去除所述第二掩膜层；形成所述图形层后，去除所述保护层。

本发明实施例所提供的半导体结构的形成方法中，在所述凹槽形成步骤中，在所述图形材料层上形成掩膜层，所述掩膜层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有开口，以所述第二掩膜层为掩膜刻蚀所述图形材料层，在所述图形材料层中形成凹槽，位于所述图形材料层顶面的所述第一掩膜层作为保护层，这样被所述保护层覆盖的所述图形材料层的顶面，不会在形成凹槽的过程中暴露，相应的所述图形材料层顶面与凹槽侧壁交界区域的材料不易受到损伤；形成所述图形层后，去除所述保护层，从而所述图形层顶面与所有的凹槽侧壁交界区域的材料只受到一次损伤，因此所述凹槽侧壁顶部的倒角较小，从而后续在所述凹槽中形成的顶部掩膜层的顶部不易存在缝隙，去除图形层，以所述顶部掩膜层为掩膜刻蚀基底，形成剩余基底和位于所述剩余基底上的隔离层，所述隔离层的顶部不易存在缝隙，在所述隔离层之间的剩余基底上形成导电层，形成导电层的导电材料不易沉积在所述隔离层的顶部，有利于降低导电层漏电流的概率，有利于优化半导体结构的电学性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图11至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图11，提供基底。

所述基底为后续形成导电层提供工艺基础。

本实施例中，所述基底的材料包括介电层100、位于所述介电层100上的第一缓冲材料层101、以及位于所述第一缓冲材料层101上的硬掩膜层102以及位于所述硬掩膜层102上的第二缓冲材料层103。

后续刻蚀所述介电层100，形成剩余基底和位于所述剩余基底上的隔离层，导电层形成在所述隔离层之间的剩余基底上，所述介电层100用于电隔离导电层。

本实施例中，所述介电层100的材料为低k介质材料，有利于降低导电层之间的寄生电容，进而有利于减小后段RC延迟。

具体的，所述介电层100的材料包括SiCOH。

所述第一缓冲材料层101用于降低硬掩膜层102与所述介电层100之间的应力，避免所述硬掩膜层102与所述介电层100直接接触的应力过大，使得硬掩膜层102不易出现裂纹或者脱落。

本实施例中，第一缓冲材料层101的材料包括SiOC。其他实施例中，第一缓冲材料层的材料还可以包括氧化硅。

所述硬掩膜层102用于为后续刻蚀介电层100做准备。所述硬掩膜层102材料的耐刻蚀度较高，在后续刻蚀所述介电层100的过程中，介电层100和所述硬掩膜层102的材料具有较大的刻蚀选择比。

具体的，所述硬掩膜层102的材料包括TiN、TiO

后续在所述硬掩膜层102上形成图形材料层104，第二缓冲材料层103用于降低硬掩膜层102和图形材料层104之间的应力，避免所述图形材料层104和硬掩膜层102直接接触的应力过大，使得图形材料层104不易出现裂纹或者脱落。

本实施例中，所述第二缓冲材料层103的材料包括TEOS(正硅酸乙酯，又称硅酸乙酯)。其他实施例中，第二缓冲材料层的材料还可以包括氧化硅。

需要说明的是，所述基底还包括栅极结构、位于栅极结构两侧的源漏掺杂区，所述基底中还形成有与所述源漏掺杂区相接触的接触孔插塞(图中未示出)。

结合图11，参考图12，图12为图11在C方向的视图，在所述基底上形成图形材料层104。

所述图形材料层104为后续形成图形层做准备。

本实施例中，所述图形材料层104的材料包括：硅。其他实施例中，所述图形材料层的材料还可以包括：氧化硅、氮化硅或者氮氧化硅。

本实施例中，所述图形材料层104的形成步骤包括：在所述基底上形成图形材料膜(图中未示出)；在所述图形材料膜上形成掩膜层(图中未示出)；以所述掩膜层为掩膜刻蚀所述图形材料膜，剩余的所述图形材料膜作为图形材料层104。

其他实施例中，还可以采用自对准双重图案化(Self Aligned DoublePatterning，SADP)或者自对准四重图案化(self aligned quadruple patterning，SAQP)形成所述图形材料层。

参考图13至图18，对所述图形材料层104进行多次凹槽形成步骤，依次在所述图形材料层104的多个位置形成凹槽105，剩余的所述图形材料层104作为图形层112，所述凹槽形成步骤包括：在所述图形材料层104上形成掩膜层106，所述掩膜层106包括第一掩膜层108和位于所述第一掩膜层108上的第二掩膜层109，所述第二掩膜层109具有开口107；以所述第二掩膜层109为掩膜，刻蚀所述图形材料层104，在所述图形材料层104中形成凹槽105，位于所述图形材料层104顶面剩余的所述第一掩膜层108作为保护层111；去除所述第二掩膜层109。

在所述凹槽形成步骤中，在所述图形材料层104上形成掩膜层106，所述掩膜层106包括第一掩膜层108和位于所述第一掩膜层108上的第二掩膜层109，所述第二掩膜层109具有开口107，以所述第二掩膜层109为掩膜刻蚀所述图形材料层104，在所述图形材料层104中形成凹槽105，位于所述图形材料层104顶面所述第一掩膜层108作为保护层111，这样被所述保护层111覆盖的所述图形材料层104的顶面，不会在形成凹槽105的过程中暴露，相应的所述图形材料层104顶面与凹槽105侧壁交界区域的材料不易受到损伤；形成所述图形层112后，去除所述保护层111，从而所述图形层112顶面与所有的凹槽105侧壁交界区域的材料只受到一次损伤，因此所述凹槽105侧壁顶部的倒角较小，从而后续在所述凹槽105中形成的顶部掩膜层的顶部不易存在缝隙，去除图形层112，以所述顶部掩膜层为掩膜刻蚀基底，形成剩余基底和位于所述剩余基底上的隔离层，所述隔离层的顶部不易存在缝隙，在所述隔离层之间的剩余基底上形成导电层，形成导电层的导电材料不易沉积在所述隔离层的顶部，有利于降低导电层漏电流的概率，有利于优化半导体结构的电学性能。

具体的，所述凹槽形成步骤包括：

如图13所示，在所述图形材料层104上形成掩膜层106，所述掩膜层106包括第一掩膜层108和位于所述第一掩膜层108上的第二掩膜层109，所述第二掩膜层109具有开口107。

后续过程中，以所述掩膜层106为掩膜刻蚀所述图形材料层102，形成图形层。

本实施例中，所述掩膜层106中与所述图形材料层102接触的为第一掩膜层108，所述第一掩膜层108的材料包括有机材料层。

所述第一掩膜层108的材料包括有机材料层。在后续形成所述图形层后，去除所述图形层上的所述掩膜层106的过程中，对所述图形层的损伤较小。

具体的，有机材料层包括：SOC材料(spin on carbon，旋涂碳)或SOH(旋涂硬掩膜)材料。其他实施例中，有机材料层还可以包括ODL(organic dielectric layer，有机介电层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。

另一些实施例中，第一掩膜层还可以为其他能够起到掩膜作用且易于去除的材料，使得在后续去除掩膜层时减少对图形材料层的损伤，例如：氧碳化硅、正硅酸乙酯、多晶硅和氧掺杂的碳化硅中的一种或多种。

本实施例中，采用旋涂工艺形成所述第一掩膜层108。所述第一掩膜层108的表面平坦度较高。

本实施例中，所述第二掩膜层109包括底部抗反射涂层1091(bottom anti-reflective coating，BARC)和位于所述底部抗反射涂层1091上的光刻胶层1092。

具体的，所述开口107位于所述光刻胶层1092中。

所述开口107的形成步骤包括：在所述底部抗反射涂层1091上形成光刻胶材料层(图中未示出)；对所述光刻胶材料层进行曝光处理，在所述光刻胶材料层中形成开口107，剩余的所述光刻胶材料层作为光刻胶层1092。

如图14至图16所示，以所述第二掩膜层109为掩膜，刻蚀所述图形材料层104，在所述图形材料层104中形成凹槽105，位于所述图形材料层104顶面的所述第一掩膜层108作为保护层111。

本实施例中，采用干法刻蚀工艺刻蚀所述图形材料层104，在所述图形材料层104中形成凹槽105。干法刻蚀工艺具有各向异性的刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述凹槽105的形貌满足工艺需求，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀底部抗反射涂层1091以及图形材料层104，简化了工艺步骤。此外，在刻蚀过程中，能够以所述基底顶部为刻蚀停止位置，降低对其他膜层结构的损伤。

具体的，以所述掩膜层106为掩膜，采用各向异性的反应离子刻蚀工艺(ReactiveIon Etching，RIE)刻蚀所述图形材料层104，在所述图形材料层104中形成所述凹槽105。在各向异性的反应离子刻蚀工艺的过程中，气体放电产生的等离子体中有大量化学活性的气体离子，这些离子与材料表面相互作用导致表面原子产生化学反应，起到刻蚀效果。反应离子刻蚀工艺有利于降低刻蚀形成凹槽105的过程中，对所述基底顶部的损伤。

需要说明的是，本实施例中，在刻蚀所述图形材料层104，在所述图形材料层104中形成凹槽105的步骤中，去除所述第二掩膜层109。

如图15和图16所示，图16为图15在DD方向的剖面图，本实施例中，形成所述保护层111的步骤还包括：形成所述凹槽105后，刻蚀所述图形材料层104顶面部分厚度的所述第一掩膜层108，位于所述图形材料层104顶面剩余的所述第一掩膜层108作为保护层111。其他实施例中，形成所述凹槽后，所述图形材料层顶面的所述第一掩膜层的厚度较小，可以不用刻蚀图形材料层顶面部分厚度的所述第一掩膜层。

形成所述凹槽105后，刻蚀所述图形材料层104顶面部分厚度的所述第一掩膜层108，能够使得所述图形材料层104顶面的所述第一掩膜层108不宜过厚，也就是说所述图形材料层104顶面的保护层111不宜过厚，在进行后一次的所述凹槽形成步骤中，使得所述图形材料层104上的膜层结构不宜过厚，使得所述图形材料层104不易变形或弯曲。

本实施例中，所述第一掩膜层108的材料包括有机材料层。相应的，采用灰化工艺刻蚀部分厚度的所述第一掩膜层108，形成所述保护层111。

采用灰化工艺刻蚀部分厚度的所述第一掩膜层108的工艺参数包括：反应气体包括O

采用灰化工艺刻蚀部分厚度的所述第一掩膜层108形成所述保护层111的步骤中，反应气体的流量不宜过大也不宜过小。若所述反应气体的流量过大，易导致反应腔室中的压强过大，所述图形材料层104顶面的第一掩膜层108的刻蚀速率过快，降低刻蚀的工艺控制性和反应速率均匀性，易对所述图形材料层104的顶面造成损伤，从而所述图形材料层104顶面与凹槽105侧壁交界区域的易受到损伤，从而所述图形材料层104顶面与凹槽105侧壁交界区域的倒角易变大，后续在所述凹槽105中形成的顶部掩膜层的顶部易存在缝隙，去除图形层，以所述顶部掩膜层为掩膜刻蚀基底，形成剩余基底和位于所述剩余基底上的隔离层，所述隔离层的顶部易存在缝隙，在所述隔离层之间的剩余基底上形成导电层，形成导电层的导电材料易沉积在所述隔离层的顶部，不利于降低导电层漏电流的概率。所述反应气体的流量过小，易导致反应腔室中的压强过小，刻蚀所述图形材料层104顶面的第一掩膜层108的刻蚀速率过慢，不利于提高保护层111的形成速率。本实施例中，采用灰化工艺刻蚀部分厚度的所述第一掩膜层108形成所述保护层111的步骤中，反应气体的流量为50sccm至300sccm。

采用灰化工艺刻蚀部分厚度的所述第一掩膜层108形成所述保护层111的步骤中，腔室压强不宜过大也不宜过小。若所述腔室压强过大，会导致刻蚀所述图形材料层104顶面的第一掩膜层108产生的副产物的分解速率过慢，相应的，副产物排出腔室的速率过慢，且腔室压强过大，还易导致刻蚀气体刻蚀第二掩膜层205露出的载体200的速率较快，降低刻蚀的工艺控制性和反应速率均匀性，易对所述图形材料层104的顶面造成损伤，从而所述图形材料层104顶面与凹槽105侧壁交界区域的易受到损伤，从而所述图形材料层104顶面与凹槽105侧壁交界区域的倒角易变大，后续在所述凹槽105中形成的顶部掩膜层的顶部易存在缝隙，去除图形层，以所述顶部掩膜层为掩膜刻蚀基底，形成剩余基底和位于所述剩余基底上的隔离层，所述隔离层的顶部易存在缝隙，在所述隔离层之间的剩余基底上形成导电层，形成导电层的导电材料易沉积在所述隔离层的顶部，不利于降低导电层漏电流的概率。若所述腔室压强过小，腔室中刻蚀气体的等离子体的密度较低，易导致刻蚀所述图形材料层104顶面的第一掩膜层108的速率较低，不利于提高保护层111的形成速率。本实施例中，采用灰化工艺刻蚀部分厚度的所述第一掩膜层108形成所述保护层111的步骤中，腔室压强为5mTorr至30mTorr。

其他实施例中，通过刻蚀工艺在所述图形材料层中形成凹槽的步骤中，所述第二掩膜层还可以存在残留。相应的，在刻蚀所述图形材料层顶面部分厚度的所述第一掩膜层的步骤中，去除所述第二掩膜层。

需要说明的是，在另一些实施例中，当所述第一掩膜层的材料包括氧碳化硅、正硅酸乙酯、多晶硅和氧掺杂的碳化硅中的一种或多种时，采用干法刻蚀工艺刻蚀所述图形材料层顶面部分厚度的所述第一掩膜层，形成所述保护层。

如图17和图18所示，图18为图17在EE方向的剖面图，对所述图形材料层102进行多次凹槽形成步骤，依次在所述图形材料层102的多个位置形成凹槽105，剩余的所述图形材料层104作为图形层112。

所述凹槽105为后续在所述图形层112之间的所述基底上形成顶部掩膜层做准备。

需要说明的是，所述凹槽形成步骤中，所述图形材料层104顶面的所述保护层111不宜过厚也不宜过薄。在下一次的凹槽形成步骤中，在所述图形材料层104上形成掩膜层，若所述图形材料层104顶面的所述保护层111过厚，在所述保护层111上形成掩膜层后，所述图形材料层104顶面的膜层过厚，所述图形材料层104易出现弯曲或者倾斜，从而所述凹槽105的形成质量较差，相应的填充在所述凹槽105中的顶部掩膜层的形貌质量较差，后续去除图形层104后，以所述顶部掩膜层为掩膜刻蚀所述衬底形成的隔离层的质量较差，所述隔离层不能很好的起到电隔离导电层的作用。若所述图形材料层104顶面的所述保护层111过薄，在刻蚀部分厚度的所述第一掩膜层108，形成保护层111的过程中，所述图形材料层104顶部易受损伤，从而所述凹槽105的形成质量较差，后续去除图形层104后，以所述顶部掩膜层为掩膜刻蚀所述衬底形成的隔离层的质量较差，所述隔离层不能很好的起到电隔离导电层的作用。本实施例中，所述凹槽形成步骤中，所述图形材料层104顶面的所述保护层111的厚度为

参考图19，形成所述图形层112后，去除所述保护层111。

形成所述图形层112后，去除所述保护层111，从而所述图形层112顶面与所有的凹槽105侧壁交界区域的材料只受到一次损伤，因此所述凹槽105侧壁顶部的倒角较小，从而后续在所述凹槽105中形成的顶部掩膜层的顶部不易存在缝隙，去除图形层112，以所述顶部掩膜层为掩膜刻蚀基底，形成剩余基底和位于所述剩余基底上的隔离层，所述隔离层的顶部不易存在缝隙，在所述隔离层之间的剩余基底上形成导电层，形成导电层的导电材料不易沉积在所述隔离层的顶部，有利于降低导电层漏电流的概率，有利于优化半导体结构的电学性能。

去除所述保护层111，为后续在所述图形层112之间的基底上形成顶部掩膜层提供空间。

本实施例中，所述保护层111的材料包括有机材料层，采用灰化工艺去除所述保护层111。其他实施例中，还可以采用干法刻蚀工艺去除所述保护层。

采用灰化工艺去除所述保护层111的步骤中，对所述图形层112的损伤较小。

参考图20，所述半导体结构的形成方法还包括：去除所述保护层111后，在所述凹槽105中形成顶部掩膜层113。

所述顶部掩膜层113作为后续刻蚀所述基底的刻蚀掩膜。

本实施例中，所述顶部掩膜层113的材料包括氮化硅。氮化硅具有较高的工艺兼容性，为工艺常用、成本较低的材料。

在所述凹槽105中形成顶部掩膜层113的步骤包括：在所述图形层112以及所述图形层112之间的基底上保形覆盖顶部掩膜材料层(图中未示出)；去除高于所述图形层112的顶部掩膜材料层，位于所述凹槽105中剩余的所述顶部掩膜材料层作为顶部掩膜层113。

本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述顶部掩膜材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高顶部掩膜材料层的厚度均一性，使顶部掩膜材料层的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，降低了顶部掩膜材料层中出现空洞的概率，相应提高了所述顶部掩膜层113的形成质量。其他实施例中，还可以采用化学气相沉积工艺(ChemicalVapor Deposition，CVD)形成所述顶部掩膜材料层。

本实施例中，采用化学机械研磨(chemical mechanical planarization，CMP)工艺去除高于所述图形层112的顶部掩膜材料层。化学机械研磨工艺是一种全局表面平坦化技术，可精确并均匀地去除高于所述图形层112的顶部掩膜材料层。

需要说明的是，所述凹槽105侧壁顶部的倒角较小，从而所述顶部掩膜层113的顶部不易存在缝隙(Seam)。

参考图21，所述半导体结构的形成方法还包括：去除所述图形层112，以所述顶部掩膜层113为掩膜刻蚀基底，形成剩余基底115和位于所述剩余基底115上的隔离层116；在所述隔离层116之间的剩余基底115中形成导电层114。

所述顶部掩膜层113的顶部不易存在缝隙，从而在以所述顶部掩膜层113为掩膜刻蚀基底的过程中，形成的隔离层116的顶部不易存在缝隙，相应的，形成所述导电层114的过程中，所述隔离层116的顶部不易形成导电材料，有利于降低了导电层114漏电流的概率，提高了半导体结构的电学性能。

具体的，所述剩余基底115和隔离层116是刻蚀所述介电层100形成的。

所述介电层100为低K介质材料，相应的，所述隔离层116也为低K介质材料。

所述隔离层116用于电隔离导电层114，且能够降低导电层114之间的电容耦合效应。

所述导电层114用于作为互连结构。

本实施例中，导电层114的材料为Cu。其他实施例中，导电层的材料还可以为TaN、TiN或Co等导电材料。

形成导电层114的步骤包括：在所述隔离层116和所述隔离层116之间的剩余基底115上形成导电材料层；去除高于所述隔离层116的所述导电材料层，剩余的所述导电材料层作为导电层114。

本实施例中，采用电化学电镀工艺形成所述导电材料层。电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。

本实施例中，采用湿法刻蚀工艺去除所述图形层112，形成由所述顶部掩膜层113和基底围成的沟槽。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。

所述图形层112的材料包括硅，基底顶部的第二缓冲材料层103的材料包括TEOS。相应的，湿法刻蚀工艺中采用的刻蚀溶液包括四甲基氢氧化铵(TMAH)溶液。四甲基氢氧化铵溶液对Si的刻蚀速率大于对TEOS材料刻蚀速率。

需要说明的是，所述半导体结构的形成方法还包括：形成所述剩余基底115和隔离层116后，形成所述导电材料层前，去除剩余的所述第一缓冲材料层101、硬掩膜层102和第二掩膜层103。

相应的，继续参考图21，本发明实施例还提供一种采用前述形成方法所形成的晶体管。

所述晶体管包括：剩余基底115；隔离层116，分立于所述剩余基底115上；导电层114，位于所述隔离层116之间的剩余基底115上。

在所述晶体管中，所述隔离层116的顶部不易存在缝隙，相应的形成导电层114的过程中，导电材料不易形成在隔离层116的顶部，降低了导电层114漏电流的概率，有利于提高晶体管的电学性能。

所述隔离层116用于电隔离导电层114。

本实施例中，所述隔离层116的材料为低k介质材料，有利于降低导电层114之间的寄生电容，进而有利于减小后段RC延迟。

具体的，所述隔离层116的材料包括SiCOH。

需要说明的是，所述剩余基底的底部还包括栅极结构、位于栅极结构两侧的源漏掺杂区，所述基底中还形成有与所述源漏掺杂区相接触的接触孔插塞(图中未示出)。

导电层114用于作为互连结构。

本实施例中，导电层114的材料为Cu。其他实施例中，导电层的材料还可以为TaN、TiN或Co等导电材料。

本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。