显示面板的驱动方法、显示面板及显示装置

技术领域

本公开属于显示技术领域，具体涉及一种显示面板的驱动方法、显示面板及显示装置。

背景技术

随着显示技术的不断发展,近些年的显示器发展逐渐呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是阵列基板行驱动(Gate Driver on Array,GOA)技术的量产化的实现。利用GOA技术将薄膜晶体管(Thin Film Transistor,TFT)组成的栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。

大尺寸显示产品，例如电视(TV)当前发展方向为高分辨率，高刷新率，目前高端的TV产品已经发展到8K 120Hz，甚至8K 240Hz。但是大尺寸显示产品在显示过程中，尤其是在数据信号在发生高低灰阶切换时，容易出现水平串扰、线残像等显示不良，严重影响大尺寸显示产品品质，降低了大尺寸显示产品的良品率。

发明内容

本公开旨在至少解决现有技术中存在的技术问题之一，提供一种显示面板的驱动方法、显示面板及显示装置。

第一方面，本公开实施例提供一种显示面板的驱动方法，所述显示面板包括：交叉设置的N条栅线和M条数据线、及位于所述栅线和所述数据线限定区域内的像素单元；所述显示面板还包括：N个移位寄存器和P条时钟信号线；所述N个移位寄存器中的每相邻P个移位寄存器分别连接所述P条时钟信号线；所述N个移位寄存器的信号输出端分别与所述N条栅线一一对应连接；其中，P为大于或等于2的偶数；N为大于或等于P的整数；M为正整数；所述显示面板的驱动方法包括：

根据所述数据线中传输的数据信号，判断第n行像素单元与第n-1行像素单元所输入的数据信号的灰阶值差值是否大于阈值；n为小于或等于N的正整数；

若第n行像素单元与第n-1行像素单元所输入的数据信号的灰阶差值大于阈值，则调整第n个移位寄存器所输入的时钟信号的相位，使得第n个移位寄存器的上拉节点的下降沿时间延迟，以输出相位延迟的扫描信号。

可选地，若第n行像素单元与第n-1行像素单元所输入的数据信号的灰阶差值大于阈值，第n行像素单元输入的数据信号的时间与第n行移位寄存器的上拉节点的下降沿时间间隔大于1H；其中，1H为一行像素单元的充电时间。

可选地，所述调整第n个移位寄存器所输入的时钟信号的相位，包括：

将第n个移位寄存器所输入的时钟信号的非工作电平维持时间延长。

可选地，第n个移位寄存器所输入的时钟信号的非工作电平维持时间较预设时钟信号的非工作电平维持时间延长1H至2H。

可选地，第n个移位寄存器所输入的时钟信号的非工作电平维持时间与上拉节点的预充电维持时间相等。

可选地，所述调整第n个移位寄存器所输入的时钟信号的相位，包括：

将第n个移位寄存器所输入的时钟信号的工作电平维持时间延长。

可选地，第n个移位寄存器所输入的时钟信号的工作电平维持时间较预设时钟信号的工作电平维持时间延长1H至2H。

可选地，第n个移位寄存器所输入的时钟信号的工作电平维持时间与上拉节点的充电时间相等。

可选地，第n行像素单元输入的数据信号的时间与上拉节点的充电时间有交叠，且交叠时间大于或等于2H。

可选地，所述显示面板的驱动方法还包括：

根据所述数据线中传输的数据信号，判断第n+m行像素单元与第n+m-1行像素单元所输入的数据信号的灰阶值差值是否大于阈值；n+m为小于或等于N的正整数；

若第n+m行像素单元与第n+m-1行像素单元所输入的数据信号的灰阶值差值小于或等于阈值，则向第n+m个移位寄存器输入初始相位的时钟信号。

第二方面，本公开实施例提供一种显示面板，所述显示面板包括侦测模块，所述侦测模块被配置为侦测第n行像素单元与第n-1行像素单元所输入的数据信号的灰阶值差值是否大于阈值；若第n行像素单元与第n-1行像素单元所输入的数据信号的灰阶差值大于阈值，则调整第n个移位寄存器所输入的时钟信号的相位，使得第n个移位寄存器的上拉节点的下降沿时间延迟，以输出相位延迟的扫描信号。

可选地，所述N个移位寄存器中的每个移位寄存器包括：输入子电路、输出子电路和上拉复位子电路；

所述输入子电路被配置为响应于信号输入端的输入信号，并将所述输入信号写入上拉节点；

所述输出子电路被配置为响应于所述上拉节点的电位，并将时钟信号端输入的时钟信号通过信号输出端输出；

所述上拉复位子电路被配置为响应于上拉复位信号端输入的上拉复位信号，并通过非工作电平信号对所述上拉节点的电位进行复位。

可选地，第i个所述移位寄存器的信号输出端连接第i+p个所述移位寄存器的信号输入端；其中，P/2≤p＜N；i≤N-p；

第j个所述移位寄存器的上拉复位信号端连接第j+q个所述移位寄存器的信号输出端；2≤q-p＜N/2；j≤N-q。

可选地，所述显示面板还包括：第一帧开启信号线和第二帧开启信号线；

第1个至第N/2个所述移位寄存器中的奇数行的信号输入端均连接所述第一帧开启信号线；

第1个至第N/2个所述移位寄存器中的偶数行的信号输入端均连接所述第二帧开启信号线。

第三方面，本公开实施例提供一种显示装置，所述显示装置包括如上述提供的显示面板。

附图说明

图1为一种示例性的显示面板的扫描信号、数据信号和公共电极信号的时序图；

图2为本公开实施例提供的一种移位寄存器的结构示意图；

图3为本公开实施例提供的一种栅极驱动电路中起始部分行的结构示意图；

图4为本公开实施例提供的一种栅极驱动电路中多个冗余移位寄存器的结构示意图；

图5为本公开实施例提供的包含12条时钟信号线的显示面板所输入信号的一种时序图；

图6为本公开实施例提供的包含12条时钟信号线的显示面板所输入信号的另一种时序图；

图7为本公开实施例提供的包含12条时钟信号线的显示面板的扫描信号、数据信号和公共电极信号的一种时序图；

图8为本公开实施例提供的包含6条时钟信号线的显示面板所输入信号的一种时序图；

图9为本公开实施例提供的包含12条时钟信号线的显示面板所输入信号的又一种时序图；

图10为本公开实施例提供的包含12条时钟信号线的显示面板所输入信号的再一种时序图；

图11为本公开实施例提供的包含12条时钟信号线的显示面板的扫描信号、数据信号和公共电极信号的另一种时序图；

图12为本公开实施例提供的包含6条时钟信号线的显示面板所输入信号的另一种时序图；

图13为本公开实施例提供的一种显示面板的结构示意图。

具体实施方式

为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

图1为一种示例性的显示面板的扫描信号和数据信号的时序图，如图1所示，当数据信号Data发生高低灰阶切换，例如，数据信号data由L63切换为L0，或者由L127切换为L255，或者由L0切换为L255等，此时，数据信号Data的切换容易使得显示面板中的公共电极信号Vcom由于电容耦合被拉动，使得公共电极信号Vcom发生波动，在扫描信号Gate关闭时，公共电极信号Vcom未恢复至原始状态，从而导致该行像素单元对应的公共电极信号Vcom与其他位置的公共电极信号Vcom不同而产生水平方向串扰等显示不良。另一方面，当数据信号Data发生变化时，该行的像素单元无预充电或者发生反向预充电，使得该行的像素单元充电率较低，容易出现线残像等显示不良。

为了至少解决上述的技术问题之一，本公开实施例提供了一种显示面板的驱动方法、显示面板及显示装置，下面将结合附图和具体实施方式对本公开实施例提供的显示面板的驱动方法、显示面板及显示装置作进一步详细描述。

在此需要说明的是，本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开实施例的保护范围内的。

其中，由于在本公开实施例中以所采用晶体管为N型晶体管，故在本公开实施例中的工作电平信号则是指高电平信号，非工作电平信号为低电平信号；相应的工作电平端为高电平信号端，非工作电平端为低电平信号端。

通常显示面板包括多条栅线和多条数据线，栅线和数据线交叉设置限定出多个像素区，每个像素区均设置有像素单元。其中，以各栅线的延伸方向为行方向，各数据线的延伸方向为列方向为例对显示面板的结构进行说明。在驱动显示面板进行显示时，可以根据待显示画面，逐行给栅线写入扫描信号，同时给各数据线写入数据信号，以使显示面板中的像素单元逐行被点亮。

其中，极驱动信号由栅极驱动电路提供，数据信号由源极驱动电路提供；在相关技术中可以将栅极驱动电路集成在栅极驱动芯片中，将源极驱动电路集成在源极驱动芯片中；而目前为了较少芯片数量，以及实现窄边框或者无边框，提供了一种将栅极驱动电路集成在阵列基板上(Gate On Array；GOA)的技术；其中，栅极驱动电路包括集成在阵列基板上、多个级联的移位寄存器，每个移位寄存器与栅线一一对应连接，用于为与之连接的栅线提供扫描信号。

为了更清楚移位寄存器如何实现扫描信号的输出，以下结合移位寄存器的具体示例进行说明。

图2为本公开实施例提供的一种移位寄存器的结构示意图，如图2所示，该移位寄存器包括：输入子电路、输出子电路、上拉复位子电路；其中，输入子电路被配置为响应于信号输入端INPUT所输入的输入信号，并将输入信号写入上拉节点PU，以给上拉节点PU进行充电；输出子电路被配置为响应于上拉节点PU的电位，并将时钟信号端CLK输入的时钟信号通过信号输出端OUTPUT输出；上拉复位子电路被配置为响应于上拉复位信号端RESET_PU输出的上拉复位信号，并通过低电平信号将上拉节点PU的电位进行复位。

具体的，如图2所示，输入子电路包括第一晶体管M1；上拉复位子电路包括第二晶体管M2；输出子电路包括第三晶体管M3和存储电容C；其中，第一晶体管M1的栅极和源极连接信号输入端INPUT，漏极连接上拉节点PU；第二晶体管M2的栅极连接上拉复位信号端RESET_PU，源极连接上拉节点PU，漏极连接低电平信号端VGL；第三晶体管M3的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接信号输出端OUTPUT；存储电容C的第一端连接上拉节点PU，第二端连接信号输出端OUTPUT。

在此需要说明的是，在复位阶段对上拉节点PU进行复位后，上拉节点PU为低电平，此时第三晶体管M3关断，信号输出端OUTPUT不再输出，以完成对信号输出端OUTPUT的复位。

如图2所示，本公开实施例提供的移位寄存器还包括：第一下拉控制子电路、第二下拉控制子电路、第一下拉子电路、第二下拉子电路、第一降噪子电路、第二降噪子电路、放电子电路、第一辅助子电路、第二辅助子电路和级联子电路。其中，放电子电路响应于帧开启信号端STV输入的帧开启信号，并通过低平信号端VGL所输入的低电平对上拉节点PU进行放电；第一下拉控制子电路和第二下拉控制子电路的结构和功能相同，二者只是分时工作；同理，第一下拉子电路和第二下拉子电路的结构和功能相同；第一辅助子电路和第二辅助子电路结构和功能相同；第一降噪子电路和第二降噪子电路的结构和功能相同。对于输入子电路、输出子电路、上拉复位子电路与上述结构和功能相同，故在此不再重复赘述。

第一辅助子电路和第二辅助子电路均被配置为响应于信号输入端INPUT所输入的输入信号，并分别通过低电平信号拉低第一下拉节点PD1的电位和第二下拉节点PD2的电位；第一下拉控制子电路被配置为响应于第一电源电压信号端VDDO所输入的第一电源电压，以控制第一下拉节点PD1的电位；第二下拉控制子电路被配置为响应于第二电源电压信号端VDDE所输入的第二电源电压，以控制第二下拉节点PD2的电位；第一下拉子电路被配置为响应于上拉节点PU的电位，并通过低电平信号端VGL输入的低电平信号下拉第一下拉节点PD1和第一下拉控制节点PD_CN1的电位；第二下拉子电路被配置为响应于上拉节点PU的电位，并通过低电平信号端VGL输入的低电平信号下拉第二下拉节点PD2和第二下拉控制节点PD_CN2的电位；第一降噪子电路被配置为响应于第一下拉节点PD1的电位，通过低电平信号端VGL输入的低电平信号对上拉节点PU、信号输出端OUTPUT所输出的信号进行降噪。级联子电路被配置为响应于上拉节点PU的电位，将时钟信号端CLK所输入的时钟信号通过级联信号输出端OUT_C输出至级联的其他移位寄存器。

在此需要说明的是，级联信号输出端OUT_C和信号输出端OUTPUT所输出的信号相同，只不过在该移位寄存单元中设置两个输出端，一个为与栅线连接的信号输出端OUTPUT，另一个为用于级联的级联信号输出端OUT_C。之所以，单独设置级联子电路是为了降低信号输出端OUTPUT的负载，以避免影响信号输出端OUTPUT所输出的扫描信号。

具体的，如图2所示，第一下拉控制子电路和第二下拉控制子电路均包括第五晶体管和第九晶体管；其中，第一下拉控制子电路中和第二下拉控制子电路中的第五晶体管分别用M5和M5'表示，第九晶体管分别用M9和M9'表示。第一下拉子电路和第二下拉子电路均包括第六晶体管和第八晶体管；其中，第一下拉子电路和第二下拉子电路中的第六晶体管分别用M6和M6'表示，第八晶体管分别用M8和M8'表示。第一降噪子电路和第二降噪子电路均包括第十晶体管、第十一晶体管和第十二晶体管；其中，第一降噪子电路和第二降噪子电路中的第十晶体管分别用M10和M10'表示，第十一晶体管分别用M11和M11'表示；放电子电路包括第七晶体管M7。第一辅助子电路和第二辅助子电路均包括第十六晶体管，分别用M16和M16'表示。

其中，第五晶体管M5的栅极和源极均连接第一电源电压端VDDO，漏极连接第一下拉控制节点PD_CN1；第九晶体管M9的栅极连接第一下拉控制节点PD_CN1，源极连接第一电源电压端VDDO，漏极连接第一下拉节点PD1；第五晶体管M5'的栅极和源极均连接第二电源电压端VDDE，漏极连接第二下拉控制节点PD_CN2；第九晶体管M9'的栅极连接第二下拉控制节点PD_CN2，源极连接第二电源电压端，漏极连接第一下拉节点PD1；第六晶体管M6的栅极连接上拉节点PU，源极连接第一下拉节点PD1，漏极连接低电平信号端；第八晶体管M8的栅极连接上拉节点PU，源极连接第一下拉控制节点PD_CN1，漏极连接低电平信号端VGL；第六晶体管M6'的栅极连接上拉节点PU，源极连接第二下拉节点PD2，漏极连接低电平信号端VGL；第八晶体管M8'的栅极连接上拉节点PU，源极连接第二下拉控制节点PD_CN2，漏极连接低电平信号端；第十晶体管M10的栅极连接第一下拉节点PD1，源极连接上拉节点PU，漏极连接低电平信号端VGL；第十一晶体管M11的栅极连接第一下拉节点PD1，源极连接信号输出端OUTPUT，漏极连接低电平信号端VGL；第十晶体管M10'的栅极连接第二下拉节点PD2，源极连接上拉节点PU，漏极连接低电平信号端VGL；第十一晶体管M11'的栅极连接第二下拉节点PD2，源极连接信号输出端OUTPUT，漏极连接低电平信号端；第七晶体管M7的栅极连接帧开启信号端STV，源极连接上拉节点PU，漏极连接低电平信号端VGL；第十三晶体管M13的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接级联信号输出端OUT_C。第十六晶体管M16的栅极连接信号输入端INPUT，源极连接第一下拉节点PD1，漏极连接低电平信号端。第十六晶体管M16'的栅极连接信号输入端INPUT，源极连接第二下拉节点PD2，漏极连接低电平信号端VGL。

其中，第五晶体管M5和第九晶体管M9组成第一下拉控制子电路和第五晶体管M5'和第九晶体管M9'组成第二下拉控制子电路分时工作(也即轮流工作)；相应的，由于由第十晶体管M10、第十一晶体管M11组成的第一降噪子电路和由第十晶体管M10'、第十一晶体管M11'组成的第二降噪子电路分别由第一下拉控制子电路和第二下拉控制子电路控制，故第一降噪子电路和第二降噪子电路也是分时工作。而第一下拉控制子电路和第二下拉控制子电路的工作原理相同，第一降噪子电路和第二降噪子电路的工作原理相同；故以下仅以第一下拉控制子电路和第一降噪子电路工作时，对移位寄存器的工作原理进行说明。在此需要说明的是，图2所示的电路结构中，部分低电平信号端VGL也可以用LVGL表示，其可以提供较低电平信号端VGL电位更低的信号，可以更加充分将对应点的电位进行拉低。

在放电阶段，也即显示之前，先给帧开启信号端STV输入高电平信号，第七晶体管M7打开，通过低电平信号端VGL所输入的低电平信号，对上拉节点PU进行放电，防止上拉节点PU残留电荷造成显示异常。

在输入阶段，信号输入端INPUT写入高电平信号，第一晶体管M1打开，通过高电平信号拉高上拉节点PU的电位，并对存储电容C进行充电。

在输出阶段，由于在输入阶段上拉节点PU的电位被拉高，第三晶体管M3打开，将时钟信号端CLK输入的高电平信号通过信号输出端OUTPUT输出至与移位寄存器连接的栅线。

在复位阶段，上拉复位信号端RESET_PU输入高电平信号，第二晶体管M2打开，通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位，以对上拉节点PU进行复位，由于上拉节点PU被拉低，第三晶体管M3关断，信号输出端OUTPUT和级联信号输出端OUT_C均不再输出高电平信号。与此同时，第一下拉控制节点PD_CN1和下拉节点均为高电平信号，第十晶体管M10、第十一晶体管M11打开，分别对上拉节点PU、信号输出端OUTPUT、级联信号输出端OUT_C的输出进行降噪，直至下一帧扫描开始上拉节点PU电位被拉高。

如图2所示，为了降低信号输出端OUTPUT的负载，信号输出端OUTPUT所输出的信号仅用于控制栅线的选通与关断，移位寄存器中还设置有级联子电路；级联子电路响应于上拉节点PU的电位，将时钟信号端CLK所输入的时钟信号通过级联信号输出端OUT_C。级联信号输出端OUT_C与信号输出端OUTPUT所输出的信号相同，也即输出高电平信号给级联的其他移位寄存器的上拉复位信号端RESET_PU，以及级联的其他移位寄存器的信号输入端INPUT。其中，级联子电路包括第十三晶体管M13，第十三晶体管M13的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接级联信号输出端OUT_C。与此同时，在第一降噪子电路和第二降噪子电路中均还设置第十二晶体管，分别用M12和M12'表示，用于对级联信号输出端OUT_C所输出的信号进行降噪。第十二晶体管M12的栅极连接第一下拉节点PD1，源极连接级联信号输出端OUT_C，漏极连接低电平信号端；第十二晶体管M12'的栅极连接第二下拉节点PD2，源极连接级联信号输出端OUT_C，漏极连接低电平信号端VGL。

图3为本公开实施例提供的一种栅极驱动电路中起始部分行的结构示意图，如图3所示，该栅极驱动电路包括：N个移位寄存器和P条时钟信号线；所述N个移位寄存器中的每相邻P个分别连接所述P条时钟信号线；所述N个移位寄存器的信号输出端分别与所述N条栅线一一对应连接；其中，P为大于或等于6的偶数；N为大于或等于P的整数；M为正整数。

在本公开实施例中以时钟信号线的数量具体为12条为例进行说明，每条时钟信号线中输入的时钟信号的占空比可以为1/12至1/2，即时钟信号的高电平维持时间为1H至6H，在本公开实施例中以时钟信号的占空比为1/2为例进行说明，对于8K/120Hz的显示面板而言，1H时间为1.85微秒(μs)。可以理解的是，本公开实施例提供的栅极驱动电路中的时钟信号线的数量还可以为4条、6条、8条、10条、14条、16条等其他数量，可以根据实际需要进行设置。

在一些实施例中，第i个移位寄存器的信号输出端连接第i+p个移位寄存器的信号输入端；其中，P/2≤p＜N；i≤N-p；第j个移位寄存器的上拉复位信号端连接第j+q个移位寄存器的信号输出端；2≤q-p＜N/2；j≤N-q。

在本公开实施例中以p的取值为6，q的取值为8为例进行说明，第1个移位寄存器的信号输出端OUTPUT连接第7个移位寄存器的输入端INPUT，第2个移位寄存器的信号输出端OUTPUT连接第8个移位寄存器的输入端INPUT，同样地，第9个移位寄存器的上拉复位信号端RESET_PU连接第1个移位寄存器的信号输出端OUTPUT，第10个移位寄存器的上拉复位信号端RESET_PU连接第2个移位寄存器的信号输出端OUTPUT，以此类推，连接形成整个栅极驱动电路。这样，第1个移位寄存器的上拉复位信号端RESET_PU可以延时2H被写入高电平信号，也即上拉节点PU的电位可以延时2H被拉低，这样一来，可以使得第1个移位寄存器的输出子电路延时工作2H，可以使得输出子电路通过时钟信号线所写入的低电平信号对信号输出端OUTPUT进行放电，缓解信号输出端OUTPUT下降沿的拖尾的现象。

在此需要说明的，在本公开实施例中，q-p≥2，此时，每个移位寄存器的上拉节点PU的电位可以至少延时2H被拉低，当然，q和p的关系还需要满足q-p＜N/2，这样一来，避免上拉节点PU的电位在下一帧信号被写入高电平时还没有被复位。

在一些实施例中，显示面板还包括：第一帧开启信号线和第二帧开启信号线；第1个至第N/2个移位寄存器中的奇数行的信号输入端均连接第一帧开启信号线；第1个至第N/2个移位寄存器中的偶数行的信号输入端均连接第二帧开启信号线。

第一帧开启信号线STV1可以为第1个至第N/2个移位寄存器中奇数行的信号输入端INPUT提供帧开启信号，同理，第二帧开启信号线STV2可以为第1个至第N/2个移位寄存器中偶数行的信号输入端INPUT提供帧开启信号，以使得栅极驱动电路正常进行工作。在此需要说明的是，第一帧开启信号线STV1和第二帧开启信号线STV2的作用是相同的，二者可以分时工作(也即轮流工作)以降低其中一者的负载，以避免影响信号输入端INPUT所输出的帧开启信号。另一方面，第一帧开启信号线STV1和第二帧开启信号线STV2还可以在显示之前，先给栅极驱动电路中的帧开启信号端STV输入高电平信号，使得相应的晶体管打开，通过低电平信号对上拉节点PU进行放电，防止上拉节点PU残留电荷造成显示异常。

为了保证显示面板中最后的多个移位寄存器的正常工作，在本公开实施例中还需要在显示面板中设置多个冗余移位寄存器，在本公开实施例中，冗余寄存器的作用仅是为最后的多个移位寄存器提供级联信号，其输出信号不连接至显示面板的栅线中。图4为本公开实施例提供的一种栅极驱动电路中多个冗余移位寄存器的结构示意图，如图4所示，在本公开实施例中以12个冗余移位寄存器为例进行说明，12个冗余移位寄存器的时钟信号端CLK分别连接12条时钟信号，12各个冗余移位寄存器的上拉复位信号端RESET_PU均连接第三帧开启信号线STV0。第1至6个冗余移位寄存器的信号输出端OUTPUT分别连接第N-5至第N个移位寄存器的上拉复位信号端RESET_PU，第7至12个冗余移位寄存器的信号输出端OUTPUT分别连接第1至6个冗余移位寄存器的上拉复位信号端RESET_PU。第三帧开启信号线可以对12个冗余移位寄存器的上拉节点PU的电位进行复位，并且第1至6个冗余移位寄存器的信号输出端OUTPUT输出的级联输出信号可以对N个移位寄存器中的最后6个移位寄存器的上拉节点PU进行复位，同时第7至第12个冗余移位寄存器的信号输出端OUTPUT输出的级联输出信号可以对第1至6个冗余移位寄存器的上拉节点PU进行复位，以保证栅极驱动电路的正常运行。

本公开实施例还提供了一种显示面板的驱动方法，该显示面板的驱动方法包括如下步骤：

步骤S101，根据数据线中传输的数据信号，判断第n行像素单元与第n-1行像素单元所输入的数据信号的灰阶值差值是否大于阈值；n为小于或等于N的正整数。

若第n行像素单元与第n-1行像素单元所输入的数据信号的灰阶差值大于阈值，则执行步骤S102。步骤S102，调整第n个移位寄存器所输入的时钟信号的相位，使得第n个移位寄存器的上拉节点的下降沿时间延迟，以输出相位延迟的扫描信号。

在此需要说明的是，本公开实施例中所涉及的阈值为相邻两行所输入的数据信号之间的差值的预设值，该阈值较大，则表示相邻两行像素单元中所输入的数据信号发生突变，在显示画面中显示为相邻两行的像素单元的亮度相差较大。具体地，阈值可以设置为63、128或者255等数值，例如数据信号由L63切换为L0，或者由L127切换为L255，或者由L0切换为L255等均可以认为是数据信号发生了高低灰阶切换，可以根据实际需要合理设置阈值的大小。在实际应用中，调整第n个移位寄存器所输入的时钟信号的相位可以通过将第n个移位寄存器所输入的时钟信号的低电平维持时长延长1H至2H来实现，还可以通过将第n个移位寄存器所输入的时钟信号的高电平维持时长延长1H至2H来实现。在本公开实施例中，以将第n个移位寄存器所输入的时钟信号的低电平维持时长延长1H和将第n个移位寄存器所输入的时钟信号的高电平维持时长延长1H为例进行说明。

下面将结合显示面板中所输入的信号的时序进行详细说明，图5为本公开实施例提供的包含12条时钟信号线的显示面板所输入信号的一种时序图，如图5所示，以CLK7对应的Gn行GOA工作时序为例。在输入阶段，时序控制器监测到数据信号线在第7行像素单元输入的数据信号发生高低灰阶切换，或者说第6行和第7行发生了高低灰阶切换，可以调整第7个移位寄存器所连接的时钟信号线CLK7中的时钟信号的时序，使得CLK7中的时钟信号的低电平维持时长由原来的6H延长至7H，其低电平维持时长较CLK6中的时钟信号的低电平维持时长多1H，第1个移位寄存器的信号输出端OUTPUT的输出信号作为本级移位寄存器的输入信号输入至信号输入端INPUT，此时第一晶体管M1打开，对上拉节点PU进行预充电，第7个移位寄存器所输入的时钟信号的低电平维持时间与上拉节点PU的预充电维持时间相等，上拉节点PU的电位抬升，将第三晶体管M13和第十三晶体管M13打开，因本行移位寄存器的时钟信号为低电平，因此信号输出端OUTPUT输出的扫描信号仍保持低电位，低电平维持时间多1H，但数据信号的时序不变，上拉节点PU的电位升高的同时将第六晶体管M6和第八晶体管M8打开，下拉节点PD的电位被下拉。

在输出阶段，上拉节点PU的高电平将第三晶体管M3打开，此时时钟信号为高电平，信号输出端OUTPUT的电位升高，输出扫描信号，同时由于电容自举效应，上拉节点PU的电位持续升高；第六晶体管M6和第八晶体管M8仍保持开启，下拉节点PD的电位维持低电平并且低电平维持时间多1H，第7行的扫描信号相对于数据信号的时序延迟1H，使第7行的像素单元多出1H的预充电时间，或者说，如图6所示，其中下拉节点PD的电位维持低电平并且低电平维持时间多2H，第7行的扫描信号相对于数据信号的时序延迟2H，使得第7行多出2H的预充电时间，数据信号高低切换后，例如切换至L255的数据信号的时间和Gn输出信号在时序上交叠大于或等于2H，从而该行的像素单元较其他行的像素单元多出大于或等于1H的预充电时间，在真正信号输入时，像素单元已处于较高电位，从而可以提升该行充电率，避免出现线残像等显示不良。

在此需要说明的是，第n个移位寄存器的上拉节点PUn，即第7个移位寄存器的上拉节点PU的电位变化可以分为三个阶段，如图5和图6所示，在低电平维持阶段为上拉节点PU的预充电阶段，由于输入信号端INPUT输入高电平信号，上拉节点PU的电位第一次被拉高，在这段高电平维持阶段为上拉节点PU的预充电阶段，由于电容的自举作用，上拉节点PU的电位第二次被拉高，在这段高电平维持阶段为上拉节点PU的充电阶段，由于电容的存储作用，上拉节点PU的电位被拉低但是仍保持一定时间的高电平，在这段高电平维持阶段为上拉节点的放电阶段。在本公开实施例中，上拉节点PU的下降沿时间具体可以为上拉节点PU的充电阶段接收，其电位开始被拉低的时间，如图5和图6中所示的第二个时间台阶结束的时间，此时上拉节点PU充电结束，相应的显示面板中第7行像素单元输入的扫描信号结束。

另一方面，如图7所示，由于第7个移位寄存器中的上拉节点PU的下降沿时间延迟1H，使得相应的扫描信号的高电平维持时长也延迟了1H，相当于数据信号高低灰阶切换导致公共电极信号的拉动提前，即数据信号高低切换的时间与扫描信号的结束时间间隔至少1H，其间隔时间较远，避免了公共电极信号的波动影响该行像素单元的充电，从而可以避免水平方向串扰等显示不良。

图8为本公开实施例提供的包含6条时钟信号线的显示面板所输入信号的一种时序图，在图8中，显示面板的时钟信号线的数量为6个，以第4行像素单元输入的数据信号发生高低灰阶切换为例，可以看出其中的第4行的扫描信号相对于数据信号的时序延迟1H，使第4行的像素单元多出1H的预充电时间，数据信号高低切换后，例如切换至L255的数据信号的时间和Gn输出信号在时序上交叠大于或等于2H，从而该行的像素单元较其他行的像素单元多出大于或等于1H的预充电时间，在真正信号输入时，像素单元已处于较高电位，从而可以提升该行充电率，避免出现线残像等显示不良。

图9为本公开实施例提供的包含12条时钟信号线的显示面板所输入信号的又一种时序图，如图9所示，以CLK7对应的Gn行GOA工作时序为例。在输入阶段，时序控制器监测到数据信号线在第7行像素单元输入的数据信号发生高低灰阶切换，可以调整第7个移位寄存器所连接的时钟信号线CLK7中的时钟信号的时序，使得CLK7中的时钟信号的高电平维持时长由原来的6H延长至7H，第1个移位寄存器的信号输出端OUTPUT的输出信号作为本级移位寄存器的输入信号输入至信号输入端INPUT，此时第一晶体管M1打开，对上拉节点PU进行预充电，上拉节点PU电位抬升，同时由于电容自举效应，上拉节点PU的电位持续升高，将第三晶体管M13和第十三晶体管M13打开，对上拉节点PU进行充电，第7个移位寄存器所输入的时钟信号的高电平维持时间与上拉节点PU的充电时间相等。因本行移位寄存器的时钟信号为低电平，因此信号输出端OUTPUT输出的扫描信号仍保持低电位，上拉节点PU的电位升高的同时将第六晶体管M6和第八晶体管M8打开，下拉节点PD的电位被下拉。

在输出阶段，上拉节点PU的高电平将第三晶体管M3打开，此时时钟信号为高电平，信号输出端OUTPUT的电位升高，输出扫描信号，同时由于电容自举效应，上拉节点PU的电位持续升高，此时，由于CLK7中的时钟信号的高电平维持时长多1H，其电容的自举时间也同样多1H；第六晶体管M6和第八晶体管M8仍保持开启，下拉节点PD的电位维持低电平，由于电容的自举时间多1H，使得上拉节点PU的充电时间多1H，相应地，该行的扫描信号Gn的高电平时长多1H，这样第7行的像素单元中驱动晶体管的开启时间多出1H，或者说，如图10所示，其中的电容的自举时间多2H，使得上拉节点PU的充电时间多2H，相应地，该行的扫描信号Gn的高电平时长也多2H，数据信号高低切换后，例如切换至L255的数据信号的时间和Gn输出信号在时序上交叠大于或等于2H，从而该行的像素单元较其他行的像素单元多出大于或等于1H的充电时间，从而可以提升该行充电率，避免出现线残像等显示不良。

另一方面，如图11所示，由于第7个移位寄存器中的上拉节点PU的下降沿时间延迟2H，使得相应的扫描信号的高电平维持时长也延迟了2H，相当于数据信号高低灰阶切换导致公共电极信号的拉动提前，即数据信号高低切换的时间与扫描信号的结束时间间隔至少2H，其间隔时间较远，避免了公共电极信号的波动影响该行像素单元的充电，从而可以避免水平方向串扰等显示不良。

图12为本公开实施例提供的包含6条时钟信号线的显示面板所输入信号的另一种时序图，在图12中，显示面板的时钟信号线的数量为6个，以第4行像素单元输入的数据信号发生高低灰阶切换为例，可以看出由于电容的自举时间多1H，使得上拉节点PU的充电时间多1H，相应地，第4行的扫描信号Gn的高电平时长多1H，这样第4行的像素单元中驱动晶体管的开启时间多出1H，数据信号高低切换后，例如切换至L255的数据信号的时间和Gn输出信号在时序上交叠大于或等于2H，从而该行的像素单元较其他行的像素单元多出大于或等于1H的充电时间，从而可以提升该行充电率，避免出现线残像等显示不良。

在一些实施例中，显示面板的驱动方法还包括如下步骤：

步骤S103，根据数据线中传输的数据信号，判断第n+m行像素单元与第n+m-1行像素单元所输入的数据信号的灰阶值差值是否大于阈值；n+m为小于或等于N的正整数。

若第n+m行像素单元与第n+m-1行像素单元所输入的数据信号的灰阶值差值小于或等于阈值，则则执行步骤S104。步骤S104，向第n+m个移位寄存器输入初始相位的时钟信号。

在高低灰阶切换之后，可以继续检测相邻行的像素单元所输入的数据信号是否发生高低灰阶切换，如果未发生数据信号的高低灰阶切换，可以将相应的时钟信号线输入初始相位的时钟信号，直至检测到下一次数据信号的高低切换再进行时序调整，以避免时钟信号发生错乱，造成错充，影响显示画面的显示效果。另外，可选的，以12个时钟信号为一组的移位寄存器为例，如检测到第六和第七行信号发生高低灰阶切换，可以调整第7行的时钟信号的时序，然后此时前6行时钟信号的时序保持一致，这里说的保持一致指的是时钟信号高电平时间和低电平时间一致(均为6H高电平和6H低电平)，然后从第7行开始，到第12行，时钟信号均为调整时序后的时序，然后当再次从第一行开始扫描时，第一行到第12行均恢复至高低切换前未调整时序的时序(均为6H高电平和6H低电平)。当然也可以例如检测第六行和第七行发生高低灰阶切换，可以调整第7行的时钟信号的时序，此后若检测无相邻行发生高低灰阶切换，例如扫描到第9行时候，可以将第7行的时钟信号恢复至初始时序(6H高电平和6H低电平)，具有恢复时间可以根据实际需要设定，在此不作限定。可以看出，当显示面板中数据线中的数据信号发生高低灰阶切换时，调整该行像素单元所对应的移位寄存器所输入的时钟信号的相位，使得对应的移位寄存器的上拉节点的下降沿时间延迟，以输出相位延迟的扫描信号，并且其后的时钟信号也进行同样的调整，其前的时钟信号不做调整。若后续检测到无相邻行发生高低灰阶切换，则所有的数据信号线中的数据信号恢复至初始相位，以避免时钟信号紊乱，造成扫描信号输出紊乱，造成错充，影响显示效果。

本公开施实施例还提供了一种显示面板，图13为本公开实施例提供的一种显示面板的结构示意图，如图13所示，该显示面板包括：交叉设置的N条栅线S和M条数据线D、及位于栅线和数据线限定区域内的像素单元；显示面板还包括：N个移位寄存器GOA和P条时钟信号线；N个移位寄存器中的每相邻P个移位寄存器分别连接P条时钟信号线；N个移位寄存器的信号输出端分别与N条栅线一一对应连接；其中，P为大于或等于2的偶数；N为大于或等于P的整数；M为正整数；该显示面板还包括侦测模块Z，侦测模块Z被配置为执行与上述任一实施例提供的显示面板的驱动方法中的步骤S101至步骤S104，其实现原理与上述的显示面板的驱动方法的实现原理相同，在此不在赘述。侦测模块Z可以是时序控制器T-CON，侦测模块Z可以设置在显示面板的主板上，通过主板和显示面板电连接，侦测模块也可以设置在时序控制器单独的主板B上，与显示面板电连接，与显示面板的连接可以是直接连接，或者在通过一个柔性电路板FPC连接，在此不作限定，显示面板还包括驱动芯片IC，驱动芯片IC可以设置在显示面板上，如图13所示，也可以设置在FPC上，另外，时序控制器的信号可以通过引线等方式电连接到驱动芯片IC上，实现与显示面板的电连接。

本公开实施例还提供了一种显示装置，该显示装置包括上述任一实施例提供的显示面板，该显示装置可以为电视机、手机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。其实现原理与上述的显示面板的实现原理类似，在此不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。