一种逐次逼近型模数转换器及脉搏波采集器

技术领域

本申请涉及电子电路技术领域，尤其涉及一种逐次逼近型模数转换器及脉搏波采集器。

背景技术

模数转换器(Analog-to-Digital，ADC)将连续的模拟信号转换成离散的数字信号，是集成电路系统中重要的部件之一，连接着模拟前端电路和数字后端电路。其中，逐次逼近型模数转换器(Analog-to-Digital Converter Successive ApproximationRegister，ADC SAR)逐个产生比较电压，逐次与输入信号分别比较，以逐渐逼近的方式进行模数转换，具有结构简单、低功耗、高精度、小面积等优点，在智能配电、工业控制、便携式电子产品、医疗设备等方面广泛应用。

在实际应用中，ADC SAR中的比较器会产生回踢噪声，可能会影响输出数字信号的精度。例如脉搏信号是一种微弱的电生理信号，其特点是频率低、幅值低、复杂多变，若在通过脉搏波采集器对脉搏波进行采集的过程中，该脉搏波采集器中ADC SAR的比较器电路产生了回踢噪声，会严重影响脉搏波的采集结果。

因此，如何降低ADC SAR中比较器电路的回踢噪声，成为目前亟待解决的问题。

发明内容

有鉴于此，本申请实施例提供了一种逐次逼近型模数转换器及脉搏波采集器，旨在降低ADC SAR中比较器电路的回踢噪声。

第一方面，本申请实施例提供了一种逐次逼近型模数转换器，所述逐次逼近型模数转换器包括：

比较器电路；

所述比较器电路包括比较器、与非门、反相器和复位管；所述比较器的输入端与采样信号连接，所述比较器的第一输出端和第二输出端与所述与非门的输入端连接；所述与非门的输出端与所述反相器的输入端连接；所述反相器的输出端与所述复位管的控制端连接；所述复位管与所述比较器的输入端并联；

所述比较器，用于根据所述采样信号生成对应的输出信号；

所述与非门，用于对所述输出信号进行与计算和非计算，获得计算后的输出信号；

所述反相器，用于对所述计算后的输出信号的相位进行反转；

所述复位管，用于对所述比较器的输入端的结点进行复位。

可选地，所述逐次逼近型模数转换器还包括：开关电路、数模转换器DAC电容阵列、逻辑控制电路和时钟电路；

所述开关电路的输入端与模拟信号连接，所述开关电路的输出端与所述DAC电容阵列的输入端连接；所述DAC电容阵列的输出端与所述比较器电路的输入端连接；所述比较器电路的输出端与所述逻辑控制电路的输入端连接；所述逻辑控制电路的输出端与所述DAC电容阵列的输入端连接；所述时钟电路的输入端与采样时钟信号连接，所述时钟电路的输出端与所述逻辑控制电路的输入端以及所述比较器电路的输入端连接；

所述开关电路和所述DAC电容阵列，用于对所述模拟信号进行采样，获得所述采样信号；

所述比较器电路，用于对所述采样信号进行比较，生成比较结果；

所述逻辑控制电路，用于根据所述比较结果控制所述DAC电容阵列中电容开关的切换；

所述时钟电路，用于根据所述采样时钟信号生成控制时钟信号。

可选地，所述逐次逼近型模数转换器包括差分输入逐次逼近型模数转换器；所述模拟信号包括正向端模拟输入信号和反向端模拟输入信号。

可选地，所述反相器包括：第一反相器和第二反相器；

所述与非门的输出端与所述第一反相器的输入端连接；所述第一反相器的输出端与所述第二反相器的输入端连接；所述第二反相器的输出端与所述复位管的控制端连接；

所述第一反相器和所述第二反相器，用于对所述计算后的输出信号的相位进行两次反转。

可选地，所述比较器电路还包括：第三反相器、第四反相器、第五反相器和第六反相器；

所述比较器的第一输出端与所述第三反相器的输入端连接；所述第三反相器的输出端与所述第四反相器的输入端连接；所述第四反相器的输出端与所述逻辑控制电路的输入端连接；所述比较器的第二输出端与所述第五反相器的输入端连接；所述第五反相器的输出端与所述第六反相器的输入端连接；所述第六反相器的输出端与所述逻辑控制电路的输入端连接；

所述第三反相器和所述第四反相器，用于对所述第一输出端的输出信号的相位进行两次反转；

所述第五反相器和所述第六反相器，用于对所述第二输出端的输出信号的相位进行两次反转。

可选地，所述DAC电容阵列包括两组DAC电容阵列，每组DAC电容阵列包括多个电容。

可选地，所述逻辑控制电路，具体用于根据所述比较结果控制所述两组DAC电容阵列中一组DAC电容阵列的电容开关的切换。

可选地，所述逐次逼近型模数转换器，还包括：单位增益缓冲器；

所述单位增益缓冲器的输入端与所述模拟信号连接，所述单位增益缓冲器的输出端与所述开关电路的输入端连接；

所述单位增益缓冲器，用于缓冲所述模拟信号。

可选地，所述时钟电路包括同步时钟电路。

第二方面，本申请实施例提供了一种脉搏波采集器，所述脉搏波采集器包括前述第一方面所述的逐次逼近型模数转换器。

相较于现有技术，本申请实施例具有以下有益效果：

本申请实施例提供了一种逐次逼近型模数转换器及脉搏波采集器，在逐次逼近型模数转换器中包括比较器电路；所述比较器电路包括比较器、与非门、反相器和复位管；所述比较器的输入端与采样信号连接，所述比较器的第一输出端和第二输出端与所述与非门的输入端连接；所述与非门的输出端与所述反相器的输入端连接；所述反相器的输出端与所述复位管的控制端连接；所述复位管与所述比较器的输入端并联；所述比较器，用于根据所述采样信号生成对应的输出信号；所述与非门，用于对所述输出信号进行与计算和非计算，获得计算后的输出信号；所述反相器，用于对所述计算后的输出信号的相位进行反转；所述复位管，用于对所述比较器的输入端的结点进行复位。

可见，本申请公开的逐次逼近型模数转换器，既通过复位管对输入端的结点进行复位，使得比较器状态发生变化时，结点电压不发生改变，又通过反相器精确的分辨与非门输出信号波形的微小变化，使输出的波形更加稳定，从而消除回踢噪声，提高逐次逼近型模数转换器输出的数字信号的精确度。

附图说明

为更清楚地说明本实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种逐次逼近型模数转换器的结构示意图；

图2为本申请实施例提供的一种具体的比较器电路的示意图；

图3为本申请实施例提供的一种具体的栅压自举开关电路的示意图；

图4为本申请实施例提供的一种具体的差分输入逐次逼近型模数转换器的电路示意图；

图5为本申请实施例提供的一种具体的同步时钟电路的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

目前，在实际应用中，ADC SAR中的比较器会产生回踢噪声，可能会影响输出数字信号的精度。例如脉搏信号是一种微弱的电生理信号，其特点是频率低、幅值低、复杂多变，若在通过脉搏波采集器对脉搏波进行采集的过程中，该脉搏波采集器中ADC SAR的比较器电路产生了回踢噪声，会严重影响脉搏波的采集结果。因此，如何降低ADC SAR中比较器电路的回踢噪声，成为目前亟待解决的问题。

基于此，为了解决上述问题，本申请实施例提供了一种逐次逼近型模数转换器及脉搏波采集器，在逐次逼近型模数转换器中包括比较器电路；所述比较器电路包括比较器、与非门、反相器和复位管；所述比较器的输入端与采样信号连接，所述比较器的第一输出端和第二输出端与所述与非门的输入端连接；所述与非门的输出端与所述反相器的输入端连接；所述反相器的输出端与所述复位管的控制端连接；所述复位管与所述比较器的输入端并联；所述比较器，用于根据所述采样信号生成对应的输出信号；所述与非门，用于对所述输出信号进行与计算和非计算，获得计算后的输出信号；所述反相器，用于对所述计算后的输出信号的相位进行反转；所述复位管，用于对所述比较器的输入端的结点进行复位。可见，本申请公开的逐次逼近型模数转换器，既通过复位管对输入端的结点进行复位，使得比较器状态发生变化时，结点电压不发生改变，又通过反相器精确的分辨与非门输出信号波形的微小变化，使输出的波形更加稳定，从而消除回踢噪声，提高逐次逼近型模数转换器输出的数字信号的精确度。

下面结合附图，通过实施例来详细说明本申请实施例逐次逼近型模数转换器及脉搏波采集器的结构。

参见图1，该图为本申请实施例提供的一种逐次逼近型模数转换器的结构示意图，结合图1所示，所述逐次逼近型模数转换器包括：开关电路、数模转换器DAC电容阵列、比较器电路、逻辑控制电路和时钟电路；

所述开关电路的输入端与模拟信号连接，所述开关电路的输出端与所述DAC电容阵列的输入端连接；所述DAC电容阵列的输出端与所述比较器电路的输入端连接；所述比较器电路的输出端与所述逻辑控制电路的输入端连接；所述逻辑控制电路的输出端与所述DAC电容阵列的输入端连接；所述时钟电路的输入端与采样时钟信号连接，所述时钟电路的输出端与所述逻辑控制电路的输入端以及所述比较器电路的输入端连接；

其中，对于逐次逼近型模数转换器的类型本申请可不做具体限定，为了便于理解，下面结合一种可能的实施方式进行说明。

在一种可能的实施方式中，所述逐次逼近型模数转换器包括差分输入逐次逼近型模数转换器；所述模拟信号包括正向端模拟输入信号和反向端模拟输入信号。当然，也可以是单端输入逐次逼近型模数转换器，并不影响本申请实施例的实现。相较于单端输入逐次逼近型模数转换器，差分输入逐次逼近型模数转换器的电路结构完全对称，使得抗干扰能力更强，在信号传输过程中可以有效抑制电源的噪声、外界电磁干扰等因素对电路性能以及信号完整性的影响，从而输出更加精确的数字信号。

所述开关电路和所述DAC电容阵列，用于对所述模拟信号进行采样，获得所述采样信号。

所述比较器电路，用于对所述采样信号进行比较，生成比较结果。

其中，所述比较器电路具体可以包括：比较器、与非门、反相器和复位管；所述比较器的输入端与采样信号连接，所述比较器的输出端与所述与非门的输入端连接；所述与非门的输出端与所述反相器的输入端连接；所述反相器的输出端与所述复位管的控制端连接；所述复位管与所述比较器的输入端并联；

所述比较器，用于根据所述采样信号生成对应的输出信号；

所述与非门，用于对所述输出信号进行与计算和非计算，获得计算后的输出信号；

所述反相器，用于对所述计算后的输出信号的相位进行反转；

所述复位管，用于对所述比较器的输入端的结点进行复位。

在一种可能的实施方式中，反相器具体可以包括第一反相器和第二反相器；

所述与非门的输出端与所述第一反相器的输入端连接；所述第一反相器的输出端与所述第二反相器的输入端连接；所述第二反相器的输出端与所述复位管的控制端连接；

所述第一反相器和所述第二反相器，用于对所述计算后的输出信号的相位进行两次反转。

另外，在本申请可选实施例中，所述比较器电路，还可以包括：第三反相器、第四反相器、第五反相器和第六反相器；所述比较器的第一输出端与所述第三反相器的输入端连接；所述第三反相器的输出端与所述第四反相器的输入端连接；所述第四反相器的输出端与所述逻辑控制电路的输入端连接；所述比较器的第二输出端与所述第五反相器的输入端连接；所述第五反相器的输出端与所述第六反相器的输入端连接；所述第六反相器的输出端与所述逻辑控制电路的输入端连接；所述第三反相器和所述第四反相器，用于对所述第一输出端的输出信号的相位进行两次反转。所述第五反相器和所述第六反相器，用于对所述第二输出端的输出信号的相位进行两次反转。由此，通过连续两个反相器稳定比较器输出信号的波形，提高带负载能力。

举例来说，参见图2为本申请实施例提供的一种具体的比较器电路的示意图，应用于差分输入逐次逼近型模数转换器。结合图2所示，该比较器电路具体包括：比较器21，第一复位管22，第二复位管23，与非门24，第一反相器25，第二反相器26，第三反相器27，第四反相器28，第五反相器29和第六反相器210；比机器21中包括PMOS管P1-P6，NMOS管N1、N4-N8，结点M为N1的漏端、结点N为N4的漏端；N2和N3为复位管，N2与输入端VIN并联，N3与输入端VIP并联，LATCH表示时钟信号，VDDA表示电源电压，GNDA表示地电平，VN和VP表示反相前的输出信号，VON和VOP表示两次反相后的输出信号。

其中，在比较器电路中，当接收到的LATCH为低电平时，处于复位阶段，N7、N8、P1、P2、P5和P6导通，VON和VOP被复位到VDDA；当接收到的LATCH为高电平时，处于比较阶段，比较完成后，VON和VOP中的一端会下拉至GNDA，与非门的输出结果跳变为高电平，辅助N2、N3迅速将结点M、结点N下拉至地电平GNDA。直到LATCH再次变为低电平时，VON、VOP上拉至VDDA，与非门经过反相器后的输出信号下拉至GNDA，辅助N2、N3关断，结点M、结点N将保持GNDA直到下一次LATCH跳变。由此，比较器电路通过与非门、反相器、复位管使得时钟信号状态变化时，结点M和结点N的电压保持不变，且经过反相器能够输出更加稳定的信号，避免出现误判的情况，能够更好的隔绝回踢噪声。

另外，在本申请可选实施例中，所述逐次逼近型模数转换器，还可以包括：单位增益缓冲器；所述单位增益缓冲器的输入端与所述模拟信号连接，所述单位增益缓冲器的输出端与所述开关电路的输入端连接；所述单位增益缓冲器，用于缓冲所述模拟信号。

由此，在逐次逼近型模数转换器输入的模拟信号和开关电路之间增加缓冲器电路，能够使输入的模拟信号更加稳定，并提高逐次逼近型模数转换器的带负载能力。

其中，对于开关电路的电路结构本申请可不做具体限定，为了便于理解，下面结合一种可能的实施方式进行说明。

在一种可能的实施方式中，开关电路可以是栅压自举开关电路。当然，也可以是其他电路结构的开关电路，并不影响本申请实施例的实现。

举例来说，参见图3为本申请实施例提供的一种具体的栅压自举开关电路的示意图。结合图3所示，该栅压开关电路具体包括：PMOS管PM1-PM3，和NMOS管NM1-NM7，CLK和CLKB表示时钟信号，C为电容，VIN表示输入的模拟信号，VDD表示工作电压。当CLK为低电平时，PM1导通从而PM3断开；CLKB为高电平时，NM7导通从而PM2导通，同时NM2导通，使得电容C两端充电到VDD；NM5断开，整个栅压自举开关电路的输入处于断开模式。当CLK为高电平时，NM2和NM7断开，NM1导通，电容C的下极板电压传至PM3栅极，由于电容C两端电压已充电到VDD，PM3导通，NM4导通，VIN连接到电容C下极板，NM5导通，整个栅压自举开关电路的输入处于导通阶段，以对输入的模拟信号进行采样。

其中，若逐次逼近型模数转换器为单端输入，对应一个输入信号DAC电容阵列为一组；若逐次逼近型模数转换器为差分输入，对应两个输入信号DAC电容阵列为对称的两组。

所述逻辑控制电路，用于根据所述比较结果控制所述DAC电容阵列中电容开关的切换。

在一种可能的实施方式中，逻辑控制电路可以包括：逻辑电路、升压电路、开关电路；所述逻辑电路的输入端与所述比较器电路的输出端连接，所述逻辑电路的输出端与所述升压电路的输入端连接；所述升压电路的输出端与所述开关电路的输入端连接，所述开关电路的输出端与所述DAC电容阵列的输入端连接。当然，也可以是其他电路结构的逻辑控制电路，并不影响本申请实施例的实现。

所述逻辑电路，用于根据所述比较器电路生成的比较结果，生成对应的控制所述DAC电容阵列中电容开关的电平信号；

在一种可能的实施方式中，所述逻辑电路包括反相器、D触发器、与门和非门。当然，也可以是其他电路结构的逻辑电路，并不影响本申请实施例的实现。

所述升压电路，用于将所述电平信号进行升压，使其达到控制所述电容开关的电平信号；

在一种可能的实施方式中，采用差分输入逐次逼近型模数转换器，以及单调切换型的工作方式，两个输入分别为VIN和VIP，若比较结果为VIN大于VIP，则逻辑控制电路将VIN端的目标电容对应的开关接到地电压，VIP端的电容和开关状态保持不变；相反，若比较结果为VIN小于VIP，则逻辑控制电路将VIP端的目标电容对应的开关接到地电压，VIP端的电容和开关状态保持不变。在每次比较后，每次逐次逼近的过程中，逻辑控制电路根据比较结果只切换一组的DAC电容阵列的开关。由此，在切换开关的过程中，既减少DAC电容阵列的一半面积和所需电容的数量，又能够降低能耗。当然，也可以采用其他工作方式，并不影响本申请实施例的实现。

举例来说，参见图4为本申请实施例提供的一种具体的差分输入逐次逼近型模数转换器的电路示意图。结合图4所示，差分输入逐次逼近型模数转换器包括单位增益缓冲器41，栅压自举开关电路42，DAC电容阵列43，比较器电路44，逻辑控制电路45，其中，BUFFER表示单位增益缓冲器、Bootstrapped Switch表示栅压自举开关电路，Clki表示时钟电路中与或门连接的D触发器输出的时钟信号，Clkch表示时钟电路输出的时钟信号，SAR Logic表示逻辑控制电路，B0-B9表示逻辑控制电路输出的比较结果。DAC电容阵列中，包括电容C0-C9，开关S0p-S9p，开关S0n-S9n，VREF表示基准电压，逻辑控制电路通过比较结果，使电容的开关切换到VREF端或者地端。

该差分输入逐次逼近型模数转换器的工作过程具体包括：采样阶段和转换阶段。当栅压自举开关电路42中的时钟信号为高电平时，处于采样阶段，栅压自举开关电路对输入的模拟信号进行采样，将采样的信号输出至DAC电容阵列43的上极板，其下极板与VREF连接，此时比较器电路44处于复位状态；当栅压自举开关电路42中的时钟信号为低电平时，处于转换阶段，栅压自举开关电路42不进行采样，此时采样信号输入到比较器电路44，比较器电路44处于比较状态，在Clkch的控制下进行比较，生成比较结果，逻辑控制电路45根据比较结果和Clki控制DAC电容阵列43中电容开关的切换。

具体来说，可以将1MHz的频率进行十二分频，第一个周期负责采样阶段，接下来十个周期进行逐次比较，最后一个周期负责输出对应的数字信号。在采样阶段时，栅压自举开关电路42的开关同时打开，使DAC电容阵列43中的电容通过上极板对输入的模拟信号信号进行采样，其中所有的电容开关连接到VREF端；采样阶段结束之后，进入比较阶段，此时栅压自举电路42的开关全部断开，第一次比较时，若VIN>VIP，则可以输出B0＝1，同时逻辑控制电路45将VIN端的C0对应的开关S0n接到地电压，VIP端的电容和开关状态保持不变。此时的电荷分配公示为：

(VIN-VREF)×(2

其中，2

第二次比较时，若VIP>VIN，则输出B1＝0，同时逻辑控制电路45将VIP端的C1对应的开关S1p接到地电压，VIN端的电容和开关状态保持不变。此时经过电荷重分配过程之后，X的值为：

由此，单调切换型的逐次逼近型模数转换器的工作方式即为，在每次逐次逼近的过程中，逻辑控制电路仅控制一侧的DAC电容阵列的电容开关进行切换，且电压值更大的模拟信号对应的一侧进行(1/2)

所述时钟电路，用于根据所述采样时钟信号生成控制时钟信号。

在一种可能的实施方式中，时钟电路可以是同步时钟电路。当然，也可以是其他电路结构的时钟电路，并不影响本申请实施例的实现。

举例来说，参见图5为本申请实施例提供的一种具体的同步时钟电路的示意图。结合图5所示，所述同步时钟电路包括11个D触发器51-511和1个三输入或门512，VDD表示输入D触发器51的输入电压，CLKS表示复位信号、CLKR表示时钟控制信号，CLK1-CLK11分别表示11个D触发器51-511输出端产生的信号，CLKC表示同步时钟电路输出的控制DAC电容阵列的电容开关的驱动信号。其中，D触发器51的输入端输入VDD，D触发器51的输出端产生信号CLK1，并连接D触发器52的输入端，D触发器52的输出端产生信号CLK2，并连接D触发器53的输入端，同理D触发器53-511依次连接，D触发器511的输出端产生信号CLK11，并和CLKS、CLKR分别连接到三输入或门512的输入端，三输入或门512的输出端产生CLKC。

具体来说，VDD可以为1.2V，同步时钟电路中的D触发器511输出的CLK11信号和比较器电路的比较结果通过逻辑控制电路中的逻辑电路的输入端，具体地，比较器电路输出的比较结果经过逻辑电路中的反相器之后进入逻辑电路中的D触发器的输入端，在时钟控制信号为高电平时输出，并与时钟信号再经过逻辑电路中的与门输出控制信号OUT，D触发器的输出端经过逻辑电路中的非门输出数字码DOUT；DOUT再通过逻辑控制电路中升压电路的输入端，将1.2V的数字电压转换为3.3V模拟电压输出，升压电路的输出端输入到逻辑控制电路中开关电路的输入端。

本申请实施例提供了一种逐次逼近型模数转换器及脉搏波采集器，既通过复位管对输入端的结点进行复位，使得比较器状态发生变化时，结点电压不发生改变；又通过反相器精确的分辨与非门输出信号波形的微小变化，使输出的波形更加稳定，从而消除回踢噪声，提高逐次逼近型模数转换器输出的数字信号的精确度。

本申请实施例还提供了对应的脉搏波采集器，所述脉搏波采集器包括本申请任一实施例所述的逐次逼近型模数转换器。

本申请实施例中提到的“第一”、“第二”(若存在)等名称中的“第一”、“第二”只是用来做名字标识，并不代表顺序上的第一、第二。

通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到上述实施例方法中的全部或部分步骤可借助软件加通用硬件平台的方式来实现。基于这样的理解，本申请的技术方案可以以软件产品的形式体现出来，该计算机软件产品可以存储在可读存储介质中，如只读存储器(英文：read-onlymemory，ROM)/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者诸如路由器等网络通信设备)执行本申请各个实施例或者实施例的某些部分所述的方法。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元提示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

以上所述，仅为本申请的一种具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。