转换电路和逐次逼近型模数转换器

技术领域

本申请涉及电子技术领域，具体而言，涉及一种转换电路和逐次逼近型模数转换器。

背景技术

模数转换器(ADC，Analog-to-digital converter)可以将模拟信号转换为数字信号，是电子系统的重要组成部分。而逐次逼近型模数转换器(SAR ADC，Successiveapproximation analog-to-digital converter)被大量应用在小型的集成电路芯片中。

相关技术中，传统SAR ADC可以通过二进制加权电容阵列中各电容的数字权重加减得到数字量的输出信号。一般，若传统SAR ADC是基于同步时钟信号进行控制的，那么就会在一个时钟周期内建立一位电容并进行一次数字量化，直至对电容阵列中的所有电容都进行量化，这样SAR ADC就可以输出相应的数字信号。另外，因为SAR ADC的最高位电容的容值最大，需要的量化时间也最长，因此，时钟周期一般要大于或等于最高位电容的量化时间。

由于电容阵列中低位电容的容值较小，需要的量化时间也相对较短，然而，由于使用同步时钟信号来控制SAR ADC，这样就会造成大量的量化时间被浪费。因此，相关技术中基于同步时钟信号控制SAR ADC的方案存在ADC的量化速度和转换速度低的问题。

发明内容

本申请的目的在于提供一种转换电路和逐次逼近型模数转换器，可以达到提高ADC的量化速度和转换速度的效果。

本申请的实施例是这样实现的：

本申请实施例的一方面，提供一种转换电路，包括：同步时钟控制模块、采样模块、量化输出模块；

所述量化输出模块分别与所述采样模块、所述同步时钟控制模块连接；

所述同步时钟控制模块用于输入同步时钟信号，对所述同步时钟信号进行反相处理，并将所述同步时钟信号和反相后的同步时钟信号分别交叉输出到所述量化输出模块中各低位电容对应的寄存器，并将所述同步时钟信号输出到所述量化输出模块中各高位电容对应的寄存器；

所述采样模块用于输入待转换模拟信号，对所述待转换模拟信号进行采样，并输出时域离散信号到所述量化输出模块；

所述量化输出模块用于根据所述同步时钟信号以及所述反相后的同步时钟信号依次对各电容进行量化，并根据所述时域离散信号输出与各电容对应的数字码。

可选地，所述量化输出模块包括寄存器单元、比较单元、多位电容单元；

所述寄存器单元分别与所述同步时钟控制模块、所述比较单元、所述多位电容单元连接，所述多位电容单元还与所述采样模块连接；

其中，所述比较单元用于比较所述多位电容单元中各电容上极板电压与参考电压的大小，并将比较结果输出到所述寄存器单元；

所述寄存器单元中与各高位电容对应的寄存器用于在所述比较结果、所述同步时钟信号的作用下，确定控制所述多位电容单元中各高位电容的开关时序；

所述寄存器单元中与各低位电容对应的寄存器用于在所述比较结果、所述同步时钟信号以及所述反相后的同步时钟信号的作用下，确定控制所述多位电容单元中各低位电容的开关时序；

所述寄存器单元中的各寄存器还用于按照所述开关时序依次向所述多位电容单元输出一位控制所述高位电容和所述低位电容进行量化的数字码；

所述多位电容单元用于在各所述数字码的作用下，调整各电容的上极板电压，并将各电容的上极板电压输出到所述比较单元。

可选地，所述多位电容单元包括数字逻辑控制单元和多位电容阵列单元；

所述多位电容阵列单元与所述数字逻辑控制单元连接；

所述数字逻辑控制单元用于根据所述寄存器单元输出的数字码切换所述多位电容阵列单元的上极板电压，以实现二进制搜索量化过程；

所述多位电容阵列单元用于在所述数字逻辑控制单元的控制下基于电荷重分配原理，切换各电容的上极板电压，并将各电容的上极板电压输出到所述比较单元。

可选地，所述多位电容阵列单元包括第一电容阵列、第二电容阵列和桥接电容；

所述第一电容阵列中第一电容的容值为第二电容的容值的2倍，所述第一电容为所述第一电容阵列中任一位电容，所述第二电容为所述第一电容的上一位电容；

所述第二电容阵列中第三电容的容值为第四电容的容值的2倍，所述第三电容为所述第二电容阵列中任一位电容，所述第四电容为所述第三电容的上一位电容；

所述桥接电容用于使得所述第一电容阵列中最低位的电容权重和所述第二电容阵列中最高位的电容权重满足二进制关系。

可选地，所述寄存器单元包括第一寄存器组、第二寄存器组和电压钳位单元；

所述第一寄存器组中包括多个第一寄存器，所述第二寄存器组中包括多个第二寄存器，各所述第一寄存器的数量、各所述第二寄存器的数量与所述多位电容单元中各电容的数量相等，且各所述第一寄存器分别与各所述第二寄存器对应；

与各所述高位电容对应的各第一寄存器用于输入所述同步时钟信号，与各所述低位电容对应的各第一寄存器分别用于交叉输入所述同步时钟信号和所述反相后的同步时钟信号；

各所述第一寄存器还用于分别向对应的第二寄存器输出控制信号；

各所述第二寄存器用于输入所述比较结果，以及在所述比较结果和所述控制信号的作用下分别输出一位数字码。

可选地，各所述第一寄存器和各所述第二寄存器还用于输入复位信号，所述复位信号用于使得各所述第一寄存器和各所述第二寄存器恢复初始状态。

可选地，所述转换电路还包括存储器；

所述存储器分别连接各所述第二寄存器；

所述存储器用于接收并存储各所述第二寄存器输出的数字码，并在各所述第二寄存器均输出数字码之后，将各所述第二寄存器输出的数字码封装为数字信号输出到外部装置。

可选地，所述转换电路还包括：电源模块，所述电源模块分别为所述同步时钟控制模块、所述采样模块、所述量化输出模块提供基准电压。

可选地，所述同步时钟信号为方波时钟信号，且所述同步时钟信号的占空比为50％。

本申请实施例的第二方面，提供了一种逐次逼近型模数转换器，所述逐次逼近型模数转换器包括如上述第一方面所述的任一转换电路。

本申请实施例的有益效果包括：

本申请实施例提供的一种转换电路，通过设置同步时钟控制模块、采样模块、量化输出模块，并且，由同步时钟控制模块对该同步时钟信号进行反相处理，将该同步时钟信号和反相后的同步时钟信号分别交叉输出到量化输出模块中各低位电容对应的寄存器，并将该同步时钟信号输出到量化输出模块中各高位电容对应的寄存器。

由于，该反相后的同步时钟信号与该同步时钟信号的相位是相反的。在将该同步时钟信号输出到量化输出模块中各高位电容对应的寄存器的情况下，可以确保在该同步时钟信号的一个周期内成功建立、量化容值较大的各高位电容。

将该同步时钟信号和该反相后的同步时钟信号分别交叉输出到量化输出模块中各低位电容对应的寄存器，由于该反相后的同步时钟信号与该同步时钟信号相位相反，可以使得在该同步时钟信号的高电平触发一位低位电容对应的寄存器之后，再由该反相后的同步时钟信号的高电平再触发下一位低位电容对应的寄存器。这样，可以确保在该同步时钟信号的一个周期内成功建立、量化两个容值较小的低位电容。

这样可以将建立、量化各低位电容的时间缩短到建立、量化各高位电容的时间的一半，也即可以在相同时间内建立、量化更多的各低位电容。如此，可以达到提高ADC的量化速度和转换速度的效果。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的第一种转换电路的结构示意图；

图2为本申请实施例提供的第二种转换电路的结构示意图；

图3为本申请实施例提供的第三种转换电路的结构示意图；

图4为本申请实施例提供的一种寄存器单元的结构示意图；

图5为本申请实施例提供的第四种转换电路的结构示意图；

图6为本申请实施例提供的第五种转换电路的结构示意图；

图7为本申请实施例提供的一种同步时钟信号控制时序示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，需要说明的是，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

在传统SAR ADC可以通过二进制加权电容阵列中各电容的数字权重加减得到数字量的输出信号。一般，若传统SAR ADC是基于同步时钟信号进行控制的，那么就会在一个时钟周期内建立一位电容并进行一次数字量化，直至对电容阵列中的所有电容都进行量化，这样SAR ADC就可以输出相应的数字信号。另外，因为SAR ADC的最高位电容的容值最大，需要的量化时间也最长，因此，时钟周期一般要大于或等于最高位电容的量化时间。由于电容阵列中低位电容的容值较小，需要的量化时间也相对较短，然而，由于使用同步时钟信号来控制SAR ADC，这样就会造成大量的量化时间被浪费。因此，相关技术中基于同步时钟信号控制SAR ADC的方案存在ADC的量化速度和转换速度低的问题。

为此，本申请实施例提供了转换电路，通过设置同步时钟控制模块、采样模块、量化输出模块，该量化输出模块分别与该采样模块、该同步时钟控制模块连接，并且，该同步时钟控制模块用于输入同步时钟信号，对该同步时钟信号进行反相处理，并将该同步时钟信号和反相后的同步时钟信号分别交叉输出到该量化输出模块中各低位电容对应的寄存器，并将该同步时钟信号输出到该量化输出模块中各高位电容对应的寄存器；该采样模块用于输入待转换模拟信号，对该待转换模拟信号进行采样，并输出时域离散信号到该量化输出模块；该量化输出模块用于根据该同步时钟信号以及该反相后的同步时钟信号依次对各电容进行量化，并根据该时域离散信号输出与各电容对应的数字码。可以达到提高ADC的量化速度和转换速度的效果。

本申请实施例以应用在逐次逼近型模数转换器中的转换电路为例进行说明。但不表明本申请实施例仅能应用于逐次逼近型模数转换器中进行模数转换。

下面对本申请实施例提供的转换电路进行详细地解释说明。

图1为本申请提供的一种转换电路的结构示意图，该转换电路可以应用于模数转换器，该模数转换器可以是前述的逐次逼近型模数转换器。参见图1，本申请实施例提供一种转换电路100，包括：同步时钟控制模块101、采样模块102、量化输出模块103。

量化输出模块103分别与采样模块102、同步时钟控制模块101连接。

其中，同步时钟控制模块101用于输入同步时钟信号，对该同步时钟信号进行反相处理，并将该同步时钟信号和反相后的同步时钟信号分别交叉输出到量化输出模块103中各低位电容对应的寄存器，并将该同步时钟信号输出到量化输出模块103中各高位电容对应的寄存器。

采样模块102用于输入待转换模拟信号，对该待转换模拟信号进行采样，并输出时域离散信号到量化输出模块103。

量化输出模块103用于根据该同步时钟信号以及该反相后的同步时钟信号依次对各电容进行量化，并根据该时域离散信号输出与各电容对应的数字码。

可选地，该同步时钟信号为方波时钟信号，且该同步时钟信号的占空比为50％。这样，可以确保该同步时钟信号和该反相后的同步时钟信号是非交叠的。

并且，该同步时钟信号可以是由任一信号发生器产生的。

可选地，反相处理可以是指将该同步时钟信号的相位反转180°的操作。也即，该反相后的同步时钟信号也为方波时钟信号，且该反相后的同步时钟信号的占空比也为50％。

该同步时钟信号为高电平时，该反相后的同步时钟信号为低电平，该同步时钟信号为低电平时，该反相后的同步时钟信号为高电平。这样，可以确保交叉输入该同步时钟信号以及该反相后的同步时钟信号的各低位电容对应的寄存器使用的信号占空比一致，只有相位不同，进而可以确保各低位电容的建立时间保持一致。

可选地，该待转换模拟信号可以是任意模拟信号。该待转换模拟信号可以是指用连续变化的物理量表示的信息，且该待转换模拟信号的幅度、频率、或相位可以随时间作连续变化。

该时域离散信号可以是由采样模块102在分离的时间点上对待转换模拟信号进行等间隔或不等间隔采样得到的一个离散信号。这样，可以确保后续能够实现对该待转换模拟信号的量化编码。

可选地，采样模块102可以是任意可以实现离散采样的装置。另外，在采样模块102进行采样的过程中，还可以对该待转换模拟信号或该时域离散信号进行增强、滤波等处理，本申请实施例对此不做限定。

可选地，量化输出模块103中可以包括多位电容，每一位电容可以分别对应一个或多个寄存器。比如，量化输出模块103中可以包括12位、14位、24位、以及其他任意可能位数的电容。

示例性地，假设量化输出模块103中包括12位电容，那么第12位、第11位、第10位电容可以作为量化输出模块103中的高位电容，其他第9位-第1位电容可以作为量化输出模块103中的低位电容。并且，量化输出模块103中不同位的电容的容值或权重是不同的，一般第12位电容的容值或权重最大，第1位电容的容值或权重最小，因此，第12位的建立时长一般较长。

又例如，在量化输出模块103中包括12位电容的情况下，将该同步时钟信号输出到量化输出模块103中各高位电容对应的寄存器的操作可以是指分别将该同步时钟信号输出到第12位、第11位、第10位电容对应的寄存器。

而，将该同步时钟信号和反相后的同步时钟信号分别交叉输出到量化输出模块103中各低位电容对应的寄存器的操作可以是指分别将该同步时钟信号输出到第8位、第6位、第4位、第2位电容对应的寄存器，并且将该反相后的同步时钟信号输出到第9位、第7位、第5位、第3位、第1位电容对应的寄存器。

在这种情况下，量化输出模块103根据该同步时钟信号以及该反相后的同步时钟信号依次对各电容进行量化，可以是由高位至低位的顺序依次对各电容进行建立、量化。比如，先建立第12位电容，再建立第11位电容……直至建立第1位电容时，将所有位电容全部建立、量化，可以将该待转换模拟信号转换为12位的数字信号。

可选地，各寄存器一般由该同步时钟信号或该反相后的同步时钟信号的高电平触发。另外，量化输出模块103可以通过任意一种可能的方式对各电容进行建立、量化编码，本申请实施例对此不做限定。

需要说明的是，一般地，在使用同步时钟信号作为控制信号的ADC中，为了使得每一位电容的电压建立精度大于预设精度阈值，每一位电容的建立时间一般是每一位电容的时间常数的3倍，预设精度阈值一般为0.95。而最高位电容的容值较大，需要的建立时间也最长，为了确保最高位电容能成功建立、量化，一般的ADC是以量化输出模块103中最高位电容的最大建立时间作为所有位电容的建立时间的。

然而，由于低位电容的容值较小、时间常数较小，因此，低位电容在满足预设精度阈值时，实际需要的建立时间是小于最大位电容的建立时间的。也即，所有位电容的建立时间都是相同的，这就造成了分配给低位电容的建立时间被大量浪费。

值得注意的是，在同步时钟控制模块101对该同步时钟信号进行反相处理之后，可以得到与该同步时钟信号的相位完全相反的反相后的同步时钟信号。假设该同步时钟信号和该反相后的同步时钟信号的周期为T，且共有12位电容，这样，在将该同步时钟信号输出到量化输出模块103中各高位电容对应的寄存器时，每间隔T，可以由该同步时钟信号的高电平触发一位高位电容对应的寄存器，在3T之后，可以成功建立、量化第12、11、10位的高位电容。

在将该同步时钟信号和反相后的同步时钟信号分别交叉输出到量化输出模块103中各低位电容对应的寄存器时，可以先由该反相后的同步时钟信号的高电平触发一位低位电容对应的寄存器，间隔0.5T之后，再由该同步时钟信号的高电平触发一位低位电容对应的寄存器，如此交替触发各低位电容对应的寄存器，在4.5T之后，可以成功建立、量化第1-9位所有的低位电容。

值得说明的是，通过同步时钟控制模块101将该同步时钟信号输出到量化输出模块103中各高位电容对应的寄存器，这样，可以确保在该同步时钟信号的一个周期内成功建立、量化容值较大的各高位电容。

通过同步时钟控制模块101将该同步时钟信号和该反相后的同步时钟信号分别交叉输出到量化输出模块103中各低位电容对应的寄存器，由于该反相后的同步时钟信号与该同步时钟信号相位相反，可以使得在该同步时钟信号的高电平触发一位低位电容对应的寄存器之后，再由该反相后的同步时钟信号的高电平再触发下一位低位电容对应的寄存器。这样，可以确保在该同步时钟信号的一个周期内成功建立、量化两个容值较小的低位电容。

在本申请实施例中，通过设置同步时钟控制模块101、采样模块102、量化输出模块103，并且，由同步时钟控制模块101对该同步时钟信号进行反相处理，将该同步时钟信号和反相后的同步时钟信号分别交叉输出到量化输出模块103中各低位电容对应的寄存器，并将该同步时钟信号输出到量化输出模块103中各高位电容对应的寄存器。

由于，该反相后的同步时钟信号与该同步时钟信号的相位是相反的。在将该同步时钟信号输出到量化输出模块103中各高位电容对应的寄存器的情况下，可以确保在该同步时钟信号的一个周期内成功建立、量化容值较大的各高位电容。

将该同步时钟信号和该反相后的同步时钟信号分别交叉输出到量化输出模块103中各低位电容对应的寄存器，由于该反相后的同步时钟信号与该同步时钟信号相位相反，可以使得在该同步时钟信号的高电平触发一位低位电容对应的寄存器之后，再由该反相后的同步时钟信号的高电平再触发下一位低位电容对应的寄存器。这样，可以确保在该同步时钟信号的一个周期内成功建立、量化两个容值较小的低位电容。

这样可以将建立、量化各低位电容的时间缩短到建立、量化各高位电容的时间的一半，也即可以在相同时间内建立、量化更多的各低位电容。如此，可以达到提高ADC的量化速度和转换速度的效果。

一种可能的实现方式中，参见图2，量化输出模块103包括寄存器单元1031、比较单元1032、多位电容单元1033。

寄存器单元1031分别与同步时钟控制模块101、比较单元1032、多位电容单元1033连接，多位电容单元1033还与采样模块102连接。

其中，比较单元1032用于比较多位电容单元1033中各电容上极板电压与参考电压的大小，并将比较结果输出到寄存器单元1031。

寄存器单元1031中与各高位电容对应的寄存器用于在该比较结果、该同步时钟信号的作用下，确定控制多位电容单元1033中各高位电容的开关时序。

寄存器单元1031中与各低位电容对应的寄存器用于在该比较结果、该同步时钟信号以及该反相后的同步时钟信号的作用下，确定控制多位电容单元1033中各低位电容的开关时序。

寄存器单元1031中的各寄存器还用于按照该开关时序依次向多位电容单元1033输出一位控制高位电容或低位电容进行量化的数字码。

多位电容单元1033用于在各数字码的作用下，调整各电容的上极板电压，并将各电容的上极板电压输出到比较单元1032。

可选地，比较单元1032可以是比较器，比较单元1032还可以包括相应的电阻、电容，本申请实施例对此不做限定。

可选地，该参考电压可以是由相关技术人员根据转换电路100中各元件的参数和连接关系设置的一个恒定电压，该参考电压可以是由任意芯片或电源提供的，本申请实施例对此不作限定。

可选地，各高位电容的开关时序可以用于指示寄存器单元1031中与各高位电容对应的寄存器向多位电容单元1033中输出控制各高位电容进行量化的数字码的顺序。

各低位电容的开关时序可以用于指示寄存器单元1031中与各低位电容对应的寄存器向多位电容单元1033中输出控制各低位电容进行量化的数字码的顺序。

一般地，在寄存器单元1031中任一寄存器向多位电容单元1033中数字码之后，会改变多位电容单元1033中各电容上极板电压的值，进而会使得比较单元1032输出的比较结果发生变化，进而实现基于该同步时钟信号和该反相后的同步时钟信号进行控制的闭环。

可选地，若该比较结果指示各电容上极板电压大于该参考电压，则表明需要将各电容上极板电压调低。若该比较结果指示各电容上极板电压小于该参考电压，则表明需要将各电容上极板电压调高。

示例性地，在确定需要将各电容上极板电压调低时，可以寄存器单元1031输出的数字码可以是0。在确定需要将各电容上极板电压调高时，可以寄存器单元1031输出的数字码可以是1。

可选地，多位电容单元1033可以包括多个高位电容和多个低位电容。比如，多位电容单元1033可以包括3个高位电容和9个低位电容，共12位电容。

值得说明的是，在每得到一个比较结果时，寄存器单元1031可以根据这个比较结果输出一个用于控制多位电容单元1033中各电容上极板电压调高或调低的数字码。这样，可以在每一位电容的量化过程中，通过多次切换、调整各电容上极板电压，以使得各电容上极板电压越来越接近该参考电压，以实现逐次逼近的转换效果。并且，每一位数字码分别为一个电容的量化结果，在输出所有位电容对应的数字码之后，即可将该待转换模拟信号转换为数字信号。

一种可能的实现方式中，参见图3，多位电容单元1033包括数字逻辑控制单元A和多位电容阵列单元B。

多位电容阵列单元B与数字逻辑控制单元A连接。

数字逻辑控制单元A用于根据寄存器单元1031输出的数字码切换多位电容阵列单元B的上极板电压，以实现二进制搜索量化过程。

多位电容阵列单元B用于在数字逻辑控制单元A的控制下基于电荷重分配原理，切换各电容的上极板电压，并将各电容的上极板电压输出到比较单元1032。

可选地，若多位电容阵列单元B包括12位电容，多位电容阵列单元B可以是电荷重分配型分段式12位电容阵列模块，本申请实施例对此不做限定。

可选地，数字逻辑控制单元A可以与多位电容阵列单元B中各电容的下极板连接。

具体可以通过数字逻辑控制单元A来识别各数字码，并根据各数字码控制多位电容阵列单元B中各电容的下极板分别接入不同电压，虽然多位电容阵列单元B中各电容的公共上极板的总电荷量不变，但是在任一电容的下极板发生改变之后，各电容的电荷量会重新分配，这样，就会改变多位电容阵列单元B的上极板电压。

例如，假设数字逻辑控制单元A接收到一个数字码之后，若这个数字码为0，则表明数字逻辑控制单元A需要通过控制各电容的下极板分别接入不同电压，以使得多位电容阵列单元B的上极板电压降低。若这个数字码为1，则表明数字逻辑控制单元A使得多位电容阵列单元B的上极板电压升高。

值得注意的是，由于寄存器单元1031的是数字码，而多位电容阵列单元B并不能直接识别数字码或根据数字码进行相应的调整，因此，需要通过数字逻辑控制单元A来根据数字码调整接入多位电容阵列单元B中各电容的下极板的电压，进而调整多位电容阵列单元B的上极板电压。

数字逻辑控制单元A具体可以通过控制相应的开关电路使得多位电容阵列单元B中各电容的下极板分别接入不同的电压或接地，进而改变各电容的下极板电压。另外，还可以通过其他任意方式调整各电容的下极板电压，本申请实施例对此不做限定。

一种可能的实现方式中，多位电容阵列单元B包括第一电容阵列、第二电容阵列和桥接电容。

可选地，该第一电容阵列中第一电容的容值为第二电容的容值的2倍。

该第一电容为该第一电容阵列中任一位电容，该第二电容为该第一电容的上一位电容。

比如，该第一电容为该第一电容阵列中的第2位电容，那么，该第二电容为该第一电容阵列中的第1位电容。

可选地，该第二电容阵列中第三电容的容值为第四电容的容值的2倍。

该第三电容为该第二电容阵列中任一位电容，该第四电容为该第三电容的上一位电容。

比如，该第三电容为该第二电容阵列中的第4位电容，那么，该第四电容为该第二电容阵列中的第3位电容。

该桥接电容用于使得该第一电容阵列中最低位的电容权重和该第二电容阵列中最高位的电容权重满足二进制关系。

示例性地，若多位电容阵列单元B中包括12位电容，那么该第一电容阵列可以包括6位电容，该第二电容阵列也可以包括6位电容。而由于该第一电容阵列中最低位的电容权重和该第二电容阵列中最高位的电容权重满足二进制关系，也即，该第一电容阵列中最低位的电容权重可以是该第二电容阵列中最高位的电容权重的2倍。

在这种情况下，可以将该第一电容阵列中最低位的电容视作多位电容阵列单元B的第7位电容，将该第二电容阵列中最高位的电容视作多位电容阵列单元B的第6位电容。也即，该第一电容阵列中的6位电容按照容值由小到大的顺序分别为多位电容阵列单元B的第7-12位，该第二电容阵列中的6位电容按照容值由小到大的顺序分别为多位电容阵列单元B的第1-6位。

另外，该桥接电容的容值可以根据该第一电容阵列中各电容的容值以及该第二电容阵列中各电容的容值计算确定，本申请实施例对此不做限定。

值得说明的是，由于通过使用该桥接电容将该第一电容阵列和该第二电容阵列连接，因此，即使在该第一电容阵列的最低位电容的容值较小的情况下，也可以使得该第二电容阵列中最高位的电容权重满足二进制关系。这样，就无需使得该第一电容阵列的最低位电容的容值为该第二电容阵列中最高位的电容的二倍，进而可以大幅度降低该第一电容阵列中各电容的容值和体积。如此，可以提高多位电容阵列单元B的适用性，并降低多位电容阵列单元B的成本。

一种可能的实现方式中，参见图4，寄存器单元1031包括第一寄存器组C、第二寄存器组D和电压钳位单元E。

第一寄存器组C中包括多个第一寄存器，第二寄存器组D中包括多个第二寄存器。

各第一寄存器的数量、各第二寄存器的数量与多位电容单元1033中各电容的数量相等，且各第一寄存器分别与各第二寄存器对应。

与各高位电容对应的各第一寄存器用于输入该同步时钟信号，与各低位电容对应的各第一寄存器分别用于交叉输入该同步时钟信号和该反相后的同步时钟信号。

各第一寄存器还用于分别向对应的第二寄存器输出控制信号。

各第二寄存器用于输入该比较结果，以及在该比较结果和该控制信号的作用下分别输出一位数字码。

可选地，电压钳位单元E可以是tie high数字单元，电压钳位单元E可以提供高电压，以确保各第一寄存器能正常工作。并且，还可以起到静电保护(ESD)的作用，以提高寄存器单元1031和转换电路100的安全性。

可选地，该控制信号可以是用于控制各第二寄存器输出数字码的信号。

示例性地，图4中以转换电路100包括12位电容为例，提供12个第一寄存器和12个第二寄存器，各第二寄存器分别对应于第1-12位电容。

从图4可见，与电压钳位单元E连接的第一寄存器是与第12位电容对应的，连接在与第12位电容对应的第一寄存器的输出端(Q)的第二寄存器也与第12位电容对应，输出第12位电容对应的数字码Bit-12。

可以理解的是，各第一寄存器的时钟信号控制端分别与同步时钟控制模块101连接，且除了与第12位电容对应的第一寄存器之外，其他的第一寄存器的输入端(D)均与前一个第一寄存器的输出端(Q)连接。

值得注意的是，可以在各第一寄存器的输入端(D)和输出端(Q)之间设置一定的延迟，这样，可以确保各第一寄存器之间、各第二寄存器之间存在延迟性，避免在同一时刻输出两位数字码。

另外，电压钳位单元E、各第一寄存器和各第二寄存器的具体连接关系可以参见图4，本申请实施例在此不做赘述。

一种可能的实现方式中，继续参见图4，各第一寄存器和各第二寄存器还用于输入复位信号。

可选地，该复位信号用于使得各第一寄存器和各第二寄存器恢复初始状态。

如此，可以在一次完整的模数转换过程结束之后，通过相应的处理单元或数字逻辑控制单元A向各第一寄存器c和各第二寄存器d输入该复位信号，以使得寄存器单元1031可以在下一次转换过程中准确地输出各位数字码。

一种可能的实现方式中，参见图5，转换电路100还包括存储器104。

存储器104分别连接各第二寄存器d。

存储器104用于接收并存储各第二寄存器d输出的数字码，并在各第二寄存器d均输出数字码之后，将各第二寄存器d输出的数字码封装为数字信号输出到外部装置。

可选地，存储器104可以是任意一种可以存储数字码的存储单元，本申请实施例对此不做限定。

可选地，该外部装置可以是任意需要输入数字信号的设备、装置、单元，本申请实施例对此不做限定。

值得注意的是，由于各第二寄存器d是在不同时刻分别输出各数字码的，而在各第二寄存器d全部输出数字码之后，才能完成对该待转换模拟信号的转换，因此，需要将一次完整的转换过程中各第二寄存器d输出的数字码封装之后再输出，如此，可以确保转换电路100的实用性。

一种可能的实现方式中，参见图6，转换电路100还包括：电源模块105。

电源模块105分别为同步时钟控制模块101、采样模块102、量化输出模块103提供基准电压。

具体地，电源模块105可以为同步时钟控制模块101、采样模块102、寄存器单元1031、比较单元1032、数字逻辑控制单元A和多位电容阵列单元B提供该基准电压和偏置电压，本申请实施例对此不做限定。

这样，可以确保各模块、各单元以及转换电路100可以正常、可靠地工作。

一种可能的实现方式中，采样模块102和多位电容阵列单元B可以作为一阶阻容滤波器。

假设，输入采样模块102的该待转换模拟信号为V

并且，V

其中，时间常数τ为：τ＝RC。R为多位电容阵列单元B的等效电阻，C为该任一电容的容值，τ可以表示电容充电时间。

电压建立精度K可以通过下式计算：

可见，建立时间t＝3τ时，建立精度K约为95.0％。

可以理解的是，本申请实施例提供的转换电路100可以通过对同步时钟信号进行反相，使用同步时钟信号和反相后的同步时钟信号来降低各个低位电容的建立时间，提高ADC的量化速度和转换速度，并且不影响ADC进行模数转换的精度。

图7是本申请实施例提供的一种同步时钟信号控制时序示意图，图7中所示的信号Clk为上述同步时钟信号，信号Clk_N为上述反相后的同步时钟信号，Bit_1、Bit_2、Bit_3、……、Bit_12分别为寄存器单元1031输出的与第1-12位电容对应的数字码。

由图7可见，与第12位、第11位、第10位电容对应的寄存器输入了信号Clk，因此，这三个与高位电容对应的寄存器分别在一个完整的周期T内被触发，以在3T的时长内完成对应的3个高位电容的建立、量化。而第9位、第7位、第5位、第3位、第1位电容对应的寄存器输入了信号Clk_N，第8位、第6位、第4位、第2位电容对应的寄存器输入了信号Clk，因此，这9个与低位电容对应的寄存器分别在半个周期0.5T内就被触发，以在4.5T的时长内完成对应的9个高位电容的建立、量化。

可见，这样可以将建立、量化各低位电容的时间缩短到建立、量化各高位电容的时间的一半，也即可以在相同时间内建立、量化更多的各低位电容。如此，可以达到提高ADC的量化速度和转换速度的效果。

本申请实施例还提供一种逐次逼近型模数转换器，该逐次逼近型模数转换器包括如上述实施例中的任一转换电路100。

该逐次逼近型模数转换器还可以包括时钟信号发生器、滤波器、以及其他任意可能的模块，本申请实施例对此不做限定。

需要说明的是，该逐次逼近型模数转换器与转换电路100的工作原理与有益效果相同，具体可以参见上述其他实施例中的描述，本申请实施例在此不做赘述。

以上仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。