布置读取数据以用于输出的设备及方法

技术领域

本公开涉及布置读取数据以用于输出的设备及方法。

背景技术

半导体存储器在许多电子系统中用于存储可在稍后检索的数据。半导体存储器通常通过向存储器提供命令信号、地址信号及时钟来控制。命令信号可控制半导体存储器执行各种存储器操作，例如，从存储器检索数据的读取操作及将数据存储到存储器的写入操作。对由地址信号标识的存储器位置执行存储器操作。

包含在半导体存储器中的时钟电路可使用外部时钟来产生内部时钟，所述内部时钟又在执行各种操作时被使用。所产生的内部时钟可具有比外部时钟更低的时钟频率，这可导致内部时钟与外部时钟具有同相关系(偶数时钟)或与外部时钟具有异相关系(奇数时钟)。

一些时钟电路可使用内部时钟来提供多相时钟，例如，多相时钟可用于对存储器提供及/或接收数据进行定时。在提供多相时钟时，时钟电路可锁定同相内部时钟或异相内部时钟。因此，依赖于内部时钟及/或多相时钟的存取操作可同相时控或异相时控。

异相时控存储器操作可导致半导体存储器无序地提供读取数据。当存储器操作异相时控时，用异相时钟交换同相时钟可解决读取数据无序的问题。然而，为了保持外部时钟与内部时钟的同步，应同步交换时钟，这是具有挑战性的，并且可导致延迟的存取时间或时序不准确。

发明内容

在一个方面中，本公开提供一种设备，其包括：时钟电路，其经配置以基于时钟信号提供具有彼此不同的相位的多相时钟信号；数据输出电路，其经配置以响应于读取命令接收多个读取数据位，并与所述多相时钟信号中的对应一者同步地串行输出所述多个读取数据位中的每一者；以及控制电路，其经配置以基于关于所述多相时钟信号中的哪一个捕获所述读取命令的信息来确定所述多个读取数据位与所述多相时钟信号之间的对应关系。

在另一方面中，本公开提供一种设备，其包括：数据输出电路，其经配置以基于多相时钟接收用于读取命令的读取数据，所述数据输出电路经配置以在时控同相时将所述读取数据布置为同相，并且所述数据输出电路进一步经配置以在时控异相时将所述读取数据布置为异相，所述数据输出电路进一步经配置以至少部分地基于所述读取数据的所述布置以位顺序串行地提供所述读取数据；以及数据输出缓冲器，其经配置以从所述数据输出电路接收所述读取数据并串行地提供所述读取数据。

在另一方面中，本公开提供一种设备，其包括：数据寄存器，其经配置以接收多相时钟并进一步并行地接收用于读取命令的读取数据且并行地提供所述读取数据，并且具有分别基于对操作的同相或异相时控的同相或异相布置；串行器电路，其经配置以从所述数据寄存器并行地接收所述读取数据，并将所述读取数据转换成串行位流；以及数据输出缓冲器，其经配置以接收所述串行位流读取数据并串行地提供所述读取数据。

在另一方面中，本公开提供一种方法，其包括：确定操作是根据偶数时钟还是奇数时钟来时控；并行接收读取数据；如果所述对操作的时控是基于所述奇数时钟，那么重新布置所述读取数据；以及将所述经重新布置的读取数据转换成串行位流。

附图说明

图1是根据本发明的实施例的半导体装置的框图。

图2是根据本公开的实施例的读取路径的示意图。

图3A是根据本公开的实施例的数据输出电路的部分的示意图。

图3B是展示对存取操作的同相时控及对存取操作的异相时控的时序图。

图4是根据本公开的实施例的数据寄存器的部分的示意图。

图5是根据本公开的实施例的多路复用器的示意图。

图6是根据本公开的实施例的数据的条件及对应重新布置的表。

图7是根据本公开的实施例的多路复用器控制信号的条件及对应状态的表。

图8是根据本公开的实施例的多路复用器控制电路的示意图。

图9是根据本公开的实施例的管电路的示意图。

图10是根据本公开的实施例的展示在数据寄存器的操作期间的各种信号的时序图。

具体实施方式

下文将参考附图详细地解释本公开的各种实施例。以下详细描述参考附图，所述附图通过说明的方式展示可在其中实践本公开的实施例的特定方面。足够详细地描述这些实施例以使所属领域的技术人员能够实践本公开的实施例。可利用其它实施例，且可在不脱离本公开的范围的情况下进行结构改变、逻辑改变及电气改变。本文中所公开的各种实施例不一定是互斥的，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。

下文将阐述特定细节以提供对本公开的实施例的充分理解。然而，对所属领域的技术人员将为明显的是，可在没有这些特定细节的情况下实践本公开的实施例。此外，本文所描述的本公开的特定实施例仅通过实例提供且不应用于将本公开的范围限于这些特定实施例。在其它例子中，未详细地展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地模糊本公开的实施例。另外，例如“耦合(couples及coupled)”的术语表示两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件耦合。

图1是根据本公开的实施例的设备的框图。设备可为半导体装置100，且将被称为半导体装置100。在一些实施例中，半导体装置100可包含(但不限于)DRAM装置，例如集成到单个半导体芯片中的双倍数据速率(DDR)存储器。

半导体装置100包含存储器阵列150。存储器阵列150包含多个存储体，每一存储体包含多个字线WL、多个位线BL及布置在多个字线WL与多个位线BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器140执行且位线BL的选择由列解码器145执行。感测放大器(SAMP)耦合到对应的位线BL及/BL。感测放大器进一步耦合到至少一个相应局部I/O线对(LIOT/B)，其又经由充当传送门(TG)耦合到至少相应一个主I/O线对(MIOT/B)。

半导体装置100可采用多个外部端子，其包含耦合到命令及地址总线以接收命令及地址信号CA的命令及地址端子、接收时钟CKt及CKc的时钟端子、数据端子DQ、电源端子VDD、VSS及VDDQ。

命令/地址端子可从外部被供应地址信号及存储体地址信号。供应到地址端子的地址信号及存储体地址信号经由命令/地址输入电路105传送到地址解码器112。地址解码器112接收地址信号且将经解码行地址信号XADD供应到行解码器140，且将经解码列地址信号YADD供应到列解码器145。地址解码器112还接收存储体地址信号且将经解码存储体地址信号BADD供应到行解码器140、列解码器145。

命令/地址端子可从外部(例如从存储器控制器)被进一步供应命令信号。命令信号可经由命令/地址输入电路105传送到命令解码器115。命令解码器115接收命令信号并提供内部命令信号以执行存储器操作，例如，存取操作，例如从存储器阵列150读取数据的读取操作及将数据写入存储器阵列150的写入操作。内部命令信号可包含(例如)提供给行解码器140及列解码器145的ACT及提供给内部时钟电路130的Read_E/O。

当接收具有行地址的激活命令，且接收具有列地址的读取命令时，从存储器阵列150中由这些行地址及列地址指定的存储器单元读取读取数据。读取命令由命令解码器115接收，命令解码器115提供内部命令使得读取数据经由读/写放大器155和输入/输出电路160从数据端子DQ输出到外部。读取数据在由读取延时信息RL定义的时间提供，读取延时信息RL可编程在半导体装置中(例如，在模式寄存器中)。可依据CKt时钟的时钟周期定义读取延时信息RL。例如，当在数据端子DQ提供相关联读取数据时，读取延时信息RL可为在由半导体装置100接收读取命令之后CKt信号的时钟周期的数目。

当接收具有行地址的激活命令，且接收具有列地址以及被提供到数据端子DQ的写入数据的写入命令时，将写入数据写入到存储器阵列150中由这些行地址及列地址指定的存储器单元。写入命令由命令解码器115接收，命令解码器115提供内部命令，使得写入数据由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160和读/写放大器155供应到存储器阵列150。

半导体装置100的外部端子进一步包含被供应外部时钟及互补外部时钟的时钟端子。外部时钟CKt及CKc可供应到时钟输入电路120。时钟输入电路120可接收外部时钟以产生供应到内部时钟电路130的内部时钟ICK。

内部时钟电路130包含基于经接收的内部时钟ICK提供各种相位及频率受控的内部时钟的电路。例如，内部时钟电路130可包含时钟路径，其接收ICK时钟且提供经分频时钟CK0及CK180及多相时钟DllClk。可提供经分频时钟CK0及CK180以对命令解码器115进行时控，例如，对进入命令解码器115的读取命令进行时控，命令解码器115又向内部时钟电路130提供内部读取命令信号Read_E或Read_O(Read_E/O)。内部时钟电路130可进一步提供基于内部命令Read_E/O且具有与多相时钟DllClk中的一或多者相同的延迟的读取命令信号Delayed_Read_E/O。多相时钟DllClk及读取命令信号Delayed_Read_E/O可被提供到输入/输出电路160以用于控制读取数据的输出时序及写入数据的输入时序。每一时钟也可被称为时钟信号。

电源端子被供应电源电势VDD及VSS。这些电源电势VDD及VSS被供应到内部电压产生器电路170。内部电压产生器电路170基于电源电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI。内部电势VPP主要用于行解码器140中，内部电势VOD及VARY主要用于包含在存储器阵列150中的感测放大器中，且内部电势VPERI用于许多其它电路块中。电源电势VDDQ也被提供给电源端子。电源电势VDDQ连同电源电势VSS一起被供应到输入/输出电路160。电源电势VDDQ可为与电源电势VDD相同的电势，但为用于输入/输出电路160的专用电源电势，使得由输入/输出电路160产生的电源噪声不会传播到其它电路块。

图2是根据本公开的实施例的读取路径200的示意图。在本公开的一些实施例中，读取路径可包含在半导体装置100中。例如，在本公开的一些实施例中，时钟输入缓冲器210可包含在图1的时钟输入电路120中；时钟分频器电路215及时钟电路225可包含在内部时钟电路130中；及/或数据输出电路230及数据输出缓冲器235可包含在输入/输出电路160中。

读取路径200包含时钟输入缓冲器210，其接收外部时钟CKt及CKc，并基于CKt及CKc时钟提供内部时钟ICLK。ICLK时钟与CKt及CKc时钟具有相同的时钟频率。ICLK时钟被提供给时钟分频器电路215，时钟分频器电路215基于ICLK时钟提供时钟CK0、CK90及CK180。CK0、CK90及CK180时钟的时钟频率是ICLK时钟的时钟频率的一半(也是CKt及CKc时钟的时钟频率的一半)。CK90时钟相对于CK0时钟异相90度，而CK180时钟相对于CK0时钟异相180度。CK0时钟可被称为“偶数分频时钟”，而CK180时钟可被称为“奇数分频时钟”。

CK0及CK180时钟被提供给接收外部命令/地址信号CA的命令解码器电路220，外部命令/地址信号CA通过CK0或CK180时钟时控到命令解码器电路220中。CA信号的逻辑电平的组合可表示可执行的操作的不同命令，例如，执行读取操作的读取命令、执行写入操作的写入命令以及其它命令及操作。命令解码器电路220对CA信号进行解码，以提供内部控制信号来执行由命令指示的操作。例如，当CA信号指示读取命令时，命令解码器电路220解码CA信号并提供内部读取命令信号Read_E或Read_O。当用于读取命令的CA信号基于CK0(偶数分频)时钟的上升沿被时控到命令解码器电路220中时，命令解码器电路220提供有效的Read_E命令信号，并且当用于读取命令的CA信号基于CK180(奇数分频)时钟的上升沿被时控到命令解码器电路220中时，命令解码器电路220提供有效的Read_O命令信号。

时钟电路225被提供来自时钟分频器电路215的一或多个时钟，并且进一步被提供来自命令解码器电路220的读取命令信号Read_E及Read_O。在本公开的一些实施例中，时钟电路225被提供来自时钟分频器电路215的CK0及CK90时钟，如图2的实例中所展示。

时钟电路225基于由时钟分频器电路215提供的一或多个时钟(例如，CK0时钟及/或CK90时钟)提供多相时钟DllClk0、DllClk90、DllClk180及DllClk270。多相时钟被提供给数据输出电路230，数据输出电路230使用多相时钟来对数据操作进行定时，例如串行化并行读取数据。多相时钟具有与由时钟分频器电路215提供的时钟相同的频率。

时钟电路225在提供多相时钟时添加相对于CK0及/或CK90时钟的延迟。由时钟电路225添加的延迟用于使例如数据输出电路230的操作与外部时钟CKt及CKc同步。另外，时钟电路225提供相对于彼此具有固定相位关系的多相时钟。例如，多相时钟DllClk0、DllClk90、DllClk180及DllClk270可为正交时钟。即，DllClk90时钟相对于DllClk0时钟异相90度，DllClk180时钟相对于DllClk0时钟异相180度(并且相对于DllClk90时钟异相90度)，并且DllClk270时钟相对于DllClk0时钟异相270度(并且相对于DllClk180时钟异相90度)。在本公开的一些实施例中，时钟电路225是延迟锁定环(DLL)电路。

时钟电路225还向数据输出电路230提供基于来自命令解码器电路220的读取命令信号Read_E及Read_O的读取命令信号Delayed_Read_E及Delayed_Read_O。时钟电路225在提供Delayed_Read_E及Delayed_Read_O信号时添加相对于Read_E及Read_O信号的延迟。为提供Delayed_Read_E及Delayed_Read_O信号而添加的延迟量可基于由时钟电路225在提供多相时钟时添加的延迟量。例如，Read_E/Read_O信号可延迟由时钟电路225在提供DllClk0时钟时添加的相同延迟量。这样，CK0时钟与由命令解码器220提供的读取命令信号Read_E及/或Read_O之间的相对时序可维持在DllClk0时钟与由时钟电路225提供的读取命令信号Delayed_Read_E及Delayed_Read_O之间的相对时序中。

如前所述，数据输出电路230从时钟电路225接收多相时钟DllClk0、DllClk90、DllClk180及DllClk270以及读取命令信号Delayed_Read_E及Delayed_Read_O。数据输出电路230还接收读取数据DR[0]到DR[n]。读取数据DR[0]到DR[n]可并行提供给数据输出电路230。读取数据DR[0]到DR[n]可为例如在针对读取命令执行的读取操作期间来自存储器阵列的数据。在本公开的一些实施例中，16位读取数据被并行提供给数据输出电路230(例如，n＝15)。读取数据DR[0]到DR[n]可通过数据总线从存储器阵列提供给数据输出电路230。读取数据DR[0]到DR[n]通过多相时钟DllClk0、DllClk90、DllClk180及DllClk270被时控到数据输出电路230中并以串行方式提供给数据输出缓冲器235。数据输出电路230接收针对读取命令的读取数据位DR[0]到DR[n]，并与多相时钟中的对应一者同步地串行提供读取数据位DR[0]到DR[n]。因此，并行地提供给数据输出电路230的读取数据DR[0]到DR[n]被转换成被提供给数据输出缓冲器235的串行位流。

数据输出缓冲器235将读取数据DR[0]到DR[n]作为输出数据DQ串行地提供给外部端子，以例如由提供CA信号以请求读取操作的主机接收。串行提供的数据DQ的位顺序可基于在输出数据DQ之前读取数据DR[0]到DR[n]在数据输出缓冲器235中的布置。

图2展示针对一个外部数据端子的数据输出电路230及输出数据缓冲器235。对于每一个额外的外部数据端子，可包含相应的数据输出电路230及输出数据缓冲器235。然而，图2所展示的一些电路可由多个外部数据端子的数据输出电路230及输出数据缓冲器235共享。例如，时钟电路225可针对多个外部数据端子向数据输出电路230提供多相时钟DllClk0、DllClk90、DllClk180及DllClk270以及读取命令信号Delayed_Read_E及Delayed_Read_O。时钟缓冲器210、时钟分频器电路215及命令解码器电路220也可在多个外部数据端子之间共享。

如前所述，在一些条件下，读取数据DR[0]到DR[n]可通过多相时钟DllClk0、DllClk90、DllClk180及DllClk270异相时控到数据输出电路230中，这导致数据位被以无序布置串行提供给数据输出缓冲器235。

图3A是根据本公开的实施例的数据输出电路300的部分的示意图。在本公开的一些实施例中，数据输出电路300可包含于图2的数据输出电路230中。

数据输出电路300包含并行接收读取数据DR[0]到DR[n]的数据寄存器310。读取数据DR[0]到DR[n]可通过数据总线从存储器阵列提供。在本公开的一些实施例中，数据寄存器310可被布置为先进先出(FIFO)寄存器。基于多相时钟DllClk0、DllClk90、DllClk180及DllClk270将读取数据DR[0]到DR[n](例如，替代符号DR[0:n])时控到数据寄存器310中。数据寄存器310将读取数据DR[0]到DR[n]作为数据SDR[0]到SDR[n]并行地提供给串行器电路315。串行器电路315以串行方式将来自数据寄存器310的数据SDR[0]到SDR[n]作为数据RDR(0到n)提供给数据输出缓冲器320。因此，并行地提供给串行器315的数据SDR[0:n]被转换成被提供给数据输出缓冲器320的串行位流。串行器电路315接收多相时钟DllClk0、DllClk90、DllClk180及DllClk270，所述时钟用于对从数据寄存器310接收数据SDR[0:n]进行定时以及对以串行位流输出数据RDR(0到n)进行定时。

数据寄存器310可在将(重新布置的)数据SDR[0:n]提供给串行器电路315之前重新布置其从数据总线接收的读取数据DR[0:n]。读取数据DR[0:n]可被重新布置成当读取数据DR[0:n]由串行器电路315作为数据RDR(0到n)串行地提供给输出数据缓冲器320时读取数据DR[0:n]以预期的位顺序被提供的布置。例如，当存取操作异相时控时，重新布置读取数据DR[0:n]可能是必要的。

图3B是展示对存取操作的同相时控及对存取操作的异相时控的时序图。图3B展示外部时钟CKt及由命令/地址信号CA表示的读取命令READ。偶数及奇数内部时钟DivCkEven(CK0)及DivCkOdd(CK180)也如图3B所展示。偶数及奇数时钟DivCkEven及DivCkOdd可例如由例如图2的时钟分频器电路215的时钟分频器电路提供，并且可分别对应于或基于CK0时钟及CK180时钟。

图3B还说明多相时钟DllClk0、DllClk90、DllClk180及DllClk270，以及相对于多相时钟的时序及相对于外部时钟CKt的时序提供的输出数据DQ，即，在READ命令之后的读取延时(RL)之后。多相时钟DllClk0、DllClk90、DllClk180及DllClk270可由例如图2的时钟电路225的时钟电路提供。

如[情况1]所展示，其中时控是同相的(例如，DLL在偶数时钟沿上锁定，并且READ命令是基于偶数时钟)，基于偶数时钟测量RL，并且在READ命令之后在RL处提供的输出数据DQ的第一位对应于DllClk0时钟。因此，输出数据DQ被提供有对应于DllClk0时钟的第一位、对应于DllClk90时钟的第二位、对应于DllClk180时钟的第三位、对应于DllClk270时钟的第四位，输出数据DQ的剩余位以此类推。

相反，如[情况2]所展示，其中时控是异相的(例如，DLL在奇数时钟沿上锁定，并且READ命令是基于偶数时钟)，基于奇数时钟测量RL，并且在READ命令之后的RL处提供的输出数据DQ的第一位对应于DllClk180时钟(并且输出数据DQ的第三位对应于DllClk0时钟)。因此，输出数据DQ被提供有对应于DllClk180时钟的第一位、对应于DllClk270时钟的第二位、对应于DllClk0时钟的第三位、对应于DllClk90时钟的第四位，输出数据DQ的剩余位以此类推。

当内部操作是基于异相时钟(例如，CK180，奇数分频时钟)而不是同相时钟(例如，CK0，偶数分频时钟)时，可导致异相时控。例如，当通过奇数分频时钟将读取命令时控到命令解码器(例如，图2的命令解码器220)中时，可发生异相时控，这致使命令解码器提供有效Read_O命令。在另一实例中，当时钟电路(例如，图2的时钟电路225)在锁定在CK0时钟的“奇数”沿(例如，下降时钟沿)上而不是锁定在CK0时钟的“偶数”沿(例如，上升时钟沿)上时提供多相时钟时，可发生异相时控。当从奇数时钟沿(例如，基于CK180时钟而不是基于CK0时钟)测量用于读取操作的读取延时模式时，也可发生异相时控。

在本公开的一些实施例中，数据寄存器310可另外重新布置读取数据DR[0:n]以支持读取突发顺序特征。然后，重新布置的读取数据DR[0:n]由串行器电路315按根据所选的读取突发顺序的顺序提供。例如，可基于命令信号CA中的一或多者来选择读取突发顺序。然而，在本公开的一些实施例中，数据寄存器310可重新布置读取数据DR[0:n]以校正异相时控，但是不包含读取突发顺序特征。

图4是根据本公开的实施例的数据寄存器400的部分的示意图。在本公开的一些实施例中，数据寄存器400可包含在图3的数据寄存器310中。数据寄存器400将在n＝15(即16位数据)的上下文中描述。然而，数据寄存器400不限于此特定数量的数据位。

数据寄存器400包含多路复用器410，以及多路复用器415及420。读取数据DR[0:15]例如从数据总线并行地提供给多路复用器410。多路复用器410由多路复用器控制电路430控制，以将读取数据DR[0:15]提供为数据DR[0:15]’而不重新布置数据，使得读取数据DR[0:15]被同相地提供(或具有同相布置)，或在重新布置之后将读取数据DR[0:15]提供为数据DR[0:15]’，使得读取数据DR[0:15]被异相提供(或具有异相布置)。例如，多路复用器控制电路430可控制多路复用器410重新布置读取数据DR[0:15]以异相提供读取数据，以校正数据寄存器的异相操作时控(例如，基于奇数时钟的时控)，如前所述，这可导致串行器电路315无序地提供数据DR[0:15]。

数据寄存器400进一步包含多路复用器415及420。多路复用器415及420中的每一者可在多路复用器控制电路430的控制下重新布置数据。例如，多路复用器415及420可重新布置数据以支持读取突发顺序特征。读取突发顺序可例如由命令信号CA3及CA2控制。来源于由多路复用器410、415及420进行的任何重新布置的数据SDR[0:15]由数据寄存器400并行地提供。

多路复用器控制电路430被提供控制多路复用器410、415及420对数据DR[0:15]的重新布置的各种信号。多路复用器控制电路430提供控制信号Ph0/180_ctrl以控制多路复用器410重新布置数据DR[0:15]以提供数据DR[0:15]’。例如，多路复用器控制电路430被提供内部读取命令信号Delayed_Read_E或Read_O(例如，由例如图2的时钟电路225的时钟电路提供)、指示读取命令的偶数/奇数状态的信号RdCmd E/O(例如，基于Read_E或Read_O；表示关于多相时钟DllClk0或DllClk180中的哪一个捕获读取命令的信息)、指示时钟电路(例如，时钟电路225)锁定到的偶数/奇数沿的信号DLL loopN及对应于内部读取命令Delayed_Read_E或Read_O的来自存储器阵列的内部阵列读取命令Read_E/O(array)。信号RdCmd E/O及信号DLL loopN可表示关于对操作的时控及多相时钟的信息。例如，信号RdCmd E/O可表示关于多相时钟(例如，CK0或CK180；DllClk0或DllClk180)中的哪一个捕获读取命令的信息。多路复用器控制电路430可基于关于多相时钟DllClk0或DllClk180中的哪一个捕获读取命令(例如，信号RdCmd E/O)的信息，确定读取数据位DR[0:15]与提供给数据寄存器的多相时钟DllClk0、DllClk90、DllClk180及DllClk270之间的对应关系。在一些实施例中，还向多路复用器控制电路430提供额外信号RL mode。RL mode指示关于读取延时的偶数/奇数信息。然而，尽管在图4中展示为提供给多路复用器控制电路430，但提供额外信号RL mode是任选的，并且在一些实施例中，RL mode信号不提供给多路复用器控制电路430。信号可由半导体装置中包含的一或多个电路提供给多路复用器控制电路430。例如，指示读取命令的偶数/奇数状态的信号RdCmd E/O可由命令解码器(例如，图1的命令解码器115)针对经接收的读取命令提供。信号DLL loopN可由命令解码器基于由时钟电路锁定的偶数/奇数沿来提供。信号RL mode也可由命令解码器基于关于读取延时的偶数/奇数信息来提供。在对应的内部读取命令Delayed_Read_E或Read_O在针对读取命令的存取操作期间传播通过存储器阵列之后，可从存储器阵列向多路复用器控制电路430提供内部阵列读取命令Read_E/O(array)。半导体装置的其它电路可向多路复用器控制电路430提供先前描述的信号，如所属领域中已知。

在本公开的一些实施例中，当基于CK0时钟的上升沿(例如，有效Read_E信号；DllClk0时钟的上升沿)将读取命令时控到命令解码器电路中时，RdCmd E/O信号可指示读取命令的偶数状态(例如，低逻辑电平)，并且当基于CK180时钟的上升沿(例如，有效Read_O信号；DllClk180时钟的上升沿)将读取命令时控到命令解码器电路中时，RdCmd E/O信号可指示读取命令的奇数状态(例如，高逻辑电平)。在本公开的一些实施例中，当时钟电路在由时钟分频器电路(例如，时钟分频器电路215)提供的CK0时钟的上升沿上锁定以提供多相时钟DllClk0、DllClk90、DllClk180及DllClk270时，DLL loopN信号可指示偶数沿(例如，逻辑低电平)。相反，当时钟电路在在CK0时钟的下降沿上锁定以提供多相时钟DllClk0、DllClk90、DllClk180及DllClk270时，DLL loopN信号可指示奇数沿(例如，逻辑高电平)。在本公开的一些实施例中，当基于CK0时钟的上升沿测量读取延时时，RL mode信号可指示关于读取延时的偶数信息(例如，低逻辑电平)，并且当基于CK180时钟的上升沿测量读取延时时，RL mode信号可指示关于读取延时的奇数信息(例如，高逻辑电平)。例如，在RL为偶数的情况下，当读取命令在CK0时钟的上升沿上应用时，RL mode指示偶数沿，或者当读取命令在CK180时钟的上升沿上应用时，RL mode指示奇数沿。在RL为奇数的情况下，当读取命令在CK180时钟的上升沿上应用时，RL mode指示偶数沿，或者当读取命令在CK0时钟的上升沿上应用时，RL mode指示奇数沿。

在本公开的一些实施例中，由多路复用器控制电路430提供的控制信号Ph0/180_ctrl的状态(例如，逻辑电平)是基于读取命令的偶数/奇数状态(如RdCmd E/O信号所指示)、时钟电路锁定到的偶数/奇数沿(如DLL loopN信号所指示)及关于读取延时的偶数/奇数信息(如RL mode信号所指示)。例如，如果RdCmd E/O信号、DLL loopN信号或RL mode信号中的任一者指示奇数状态/信息，那么多路复用器控制电路430提供控制信号Ph0/180_ctrl以控制多路复用器410重新布置数据DR[0:15]并异相地将数据DR[0:15]提供为数据DR[0:15]’(例如，高逻辑电平Ph0/180_ctrl信号)。因此，数据DR[0:15]被有效地异相提供。同样，如果所有的RdCmd E/O信号、DLL loopN信号及RL mode信号指示奇数状态/信息，那么多路复用器控制电路430提供控制信号Ph0/180_ctrl以控制多路复用器410重新布置DR[0:15]并异相地将数据DR[0:15]提供为数据DR[0:15]’。对于EVEN/ODD信号、DLLLOCK信号及RLMODE信号的所有其它组合，多路复用器控制电路430提供控制信号Ph0/180_ctrl以控制多路复用器410在不进行重新布置的情况下同相地将数据DR[0:15]提供为数据DR[0:15]’(例如，低逻辑电平Ph0/180_ctrl信号)。

多路复用器控制电路430被进一步提供命令信号CA3及CA2。多路复用器控制电路430基于命令信号CA3及CA2提供控制信号CA3_ctrl及CA2_ctrl，以控制多路复用器415及420重新布置数据DR[0:15]’以提供数据SDR[0:15]。命令信号CA3及CA2可用于指示由多路复用器415及420重新布置的数据SDR[0:15]的读取突发顺序。例如，如果命令信号CA3及CA2中的一者或两者是高逻辑电平，那么数据DR[0:15]’经重新布置以提供数据SDR[0:15]。然而，如果命令信号CA3及CA2两者都是低逻辑电平，那么在不进行重新布置的情况下将数据DR[0:15]’提供为数据SDR[0:15]。

读取突发顺序特征可为任选的，且因此不必包含在多路复用器410中。例如，在本公开的一些实施例中，省略多路复用器415及420，并且多路复用器控制电路430未被提供命令信号CA3及CA2。多路复用器410提供数据SDR[0:15]。多路复用器控制电路430可控制多路复用器410重新布置数据DR[0:15]，以在提供数据SDR[0:15]时校正异相时控。

图5是根据本公开的实施例的多路复用器500的示意图。在本公开的一些实施例中，多路复用器500包含在图4的多路复用器410中。

多路复用器500包含多路复用器电路510(0)到510(15)。多路复用器电路510中的每一者被提供读取数据DR[0]到DR[15]的两个位。例如，多路复用器电路510(0)及510(1)被提供位DR[0]及DR[2]，多路复用器电路510(2)及510(3)被提供位DR[1]及DR[3]，多路复用器电路510(4)及510(5)被提供位DR[4]及DR[6]，以此类推，其中多路复用器电路510(14)及510(15)被提供位DR[13]及DR[15]。多路复用器电路510还被提供控制信号Ph0/180_ctrl，以控制多路复用器电路510接收的两个位中的哪一个被提供为相应输出。

多路复用器电路510(0)到510(15)可用于通过在提供数据之前交换数据位来重新布置读取数据DR[0]到DR[15]的位。例如，多路复用器电路510(0)到510(15)中的每一者提供由控制信号Ph0/180_ctrl控制的读取数据的两个位中的一者。由多路复用器电路510(0)到510(15)中的每一者提供的数据对应于以下四个正交相位中的一者：相位0、相位90、相位180及相位270。相位中的每一者可对应于多相时钟DllClk0、DllClk90、DllClk180及DllClk270中的一者。多路复用器电路510(0)到510(15)可用于提供具有同相布置(例如，不重新布置数据)或异相布置(例如，重新布置数据)的数据位。当对操作的时控同相时，可在不进行重新布置的情况下提供数据位。重新布置数据位以异相提供数据可校正对操作的异相时控。如前所述，异相时控可导致串行器电路不以位顺序串行提供读取数据DR[0]到DR[15]。

在实例操作中，当读取数据DR[0]到DR[15]同相时控(例如，DR[0]基于时钟DllClk0时控及DR[2]基于时钟DllClk180时控)到数据寄存器(例如，数据寄存器310)中时，不重新布置数据DR[0]到DR[15]以提供数据DR[0]’到DR[15]’。例如，多路复用器电路510(0)将数据DR[0]提供为对应于相位0的数据DR[0]’，并且多路复用器电路510(1)将数据DR[2]提供为对应于相位180的数据DR[2]’。另外，多路复用器电路510(2)将数据DR[1]提供为对应于相位90的数据DR[1]’，并且多路复用器电路510(3)将数据DR[3]提供为对应于相位270的数据DR[3]’。剩余的数据DR[4]到DR[15]类似地由其它多路复用器电路510提供为数据DR[4]’到DR[15]’，其中多路复用器电路510(14)将数据DR[13]提供为对应于相位90的数据DR[13]’，并且多路复用器电路510(15)将数据DR[15]提供为对应于相位270的数据DR[15]’。因此，读取数据DR[0]到DR[15]未被多路复用器电路510重新布置，并且被同相提供为数据DR[0]’到DR[15]’。

然而，在实例操作中，当读取数据DR[0]到DR[15]异相时控(例如，DR[0]基于时钟DllClk180时控及DR[2]基于时钟DllClk0时控)到数据寄存器(例如，数据寄存器310)时，数据DR[0]到DR[15]经重新布置以提供数据DR[0]’到DR[15]’。例如，多路复用器电路510(0)将数据DR[2]提供为对应于相位0的数据DR[0]’，并且多路复用器电路510(1)将数据DR[0]提供为对应于相位180的数据DR[2]’。另外，多路复用器电路510(2)将数据DR[3]提供为对应于相位90的数据DR[1]’，并且多路复用器电路510(3)将数据DR[1]提供为对应于相位270的数据DR[3]’。剩余的数据DR[4]到DR[15]类似地由其它多路复用器电路510提供，其中多路复用器电路510(14)将数据DR[15]提供为对应于相位90的数据DR[13]’，并且多路复用器电路510(15)将数据DR[13]提供为对应于相位270的数据DR[15]’。因此，读取数据DR[0]到DR[15]的多对数据位由多路复用器电路510交换，并被异相地提供为数据DR[0]’到DR[15]’，这可校正对电路的异相时控。

更一般来说，在本公开的一些实施例中，数据DR[4m]及数据DR[4m+2]可被交换，并且数据DR[4m+1]及数据DR[4m+3]可由多路复用器电路510(0)到510(15)交换，其中m是0、1、2或3。因此，可提供具有由控制信号Ph0/180_ctrl控制的同相布置(例如，数据未被交换；DR[0]:相位0、DR[2]:相位180、DR[1]:相位90、DR[3]:相位270、…DR[13]:相位90、DR[15]:相位270)或异相布置(例如数据被交换；DR[0]:相位180、DR[2]:相位0、DR[1]:相位270、DR[3]:相位90、…DR13]:相位270、DR[15]:相位90)的数据。

图6是根据本公开的实施例的数据的条件及对应重新布置的表。在本公开的一些实施例中，数据的条件及重新布置的表由图4的数据寄存器400的部分执行。然而，图6的数据的条件及重新布置的表不限于仅配合数据寄存器400的部分使用。

在图6的实例中，在例如由数据寄存器400的部分确定读取数据DR[0:15]的重新布置以提供数据SDR[0:15]时考虑三个条件。由命令信号CA3及CA2设置的条件与可用于将读取数据DR[0:15]重新布置成期望的读取突发顺序的读取突发顺序特征相关。例如，如图6所展示，当CA3及CA2分别为1及0时，DR[8:15]的高位字节与DR[0:7]的低位字节交换。因此，当Ph0/180_ctrl信号为0时，数据SDR[0:7]被布置为89ABCDEF，且数据SDR[8:15]被布置为01234567；并且当Ph0/180_ctrl信号为1时，数据SDR[0:7]被布置为AB89EFCD，且数据SDR[8:15]被布置为23016745。

由Ph0/180_ctrl设置的条件可基于读取命令的偶数/奇数状态、时钟电路被锁定到的偶数/奇数沿以及偶数/奇数读取延时模式，这些在前面参考图4的数据寄存器400的部分进行描述。基于此信息，可确定读取延时是否将与DllClk0时钟的上升沿同步(例如，Ph0/180_ctrl为0)或将与DllClk180时钟的上升沿同步(Ph0/180_ctrl为1)。例如，图7是根据本公开的实施例的Ph0/180_ctrl的条件及对应状态的表。在图7的实例中，条件是读取命令的偶数/奇数状态(例如，RdCmd E/O)、时钟电路被锁定到的偶数/奇数沿(例如，DLL loopN)以及关于读取延时的偶数/奇数信息(例如，RL mode)。

RdCmd E/O、DLL loopN及RL mode的各种组合具有对应的Ph0/180状态，如图7所展示。例如，当RdCmd E/O、DLL loopN及RL mode分别为奇数、奇数及偶数时，对应的Ph0/180为Ph0(例如，Ph0/180为0)以指示读取延时将与DllClk0时钟的上升沿同步。在另一实例中，当RdCmd E/O、DLL loopN及RL mode分别为偶数、偶数及奇数时，对应的Ph0/180为Ph180(例如，Ph0/180为1)以指示读取延时将与DllClk180时钟的上升沿同步。

更一般地说，在图7的实例中，如果RdCmd E/O、DLL loopN或RL mode的一者为“奇数”，那么对应的Ph0/180为Ph180以指示读取延时将与DllClk180时钟的上升沿同步。同样，如果所有RdCmd E/O、DLL loopN及RL mode都是“奇数”，那么对应的Ph0/180也是Ph180。对于所有其它条件，对应的Ph0/180为Ph0以指示读取延时将与DllClk0时钟的上升沿同步。

所得的Ph0/180可与命令信号CA3及CA2以及图6的数据的条件及对应重新布置的表组合使用以确定数据SDR[0:15]的布置，如前面参考图6所描述。

图8是根据本公开的实施例的多路复用器控制电路800的示意图。在本公开的一些实施例中，多路复用器控制电路800包含在多路复用器控制电路430中。

多路复用器控制电路800包含寄存器810、815及820。多路复用器控制电路800进一步包含用于控制寄存器810、815及820的控制逻辑电路825及读取命令移位电路830及835。在本公开的一些实施例中，寄存器810、815及820可被布置为先进先出(FIFO)寄存器。寄存器810提供具有基于提供给控制逻辑电路825的RdCmd E/O、DLL loopN或RL mode的组合条件的状态(逻辑电平)的控制信号Ph0/180_ctrl。寄存器815基于命令信号CA3提供控制信号CA3_ctrl，且寄存器820基于命令信号CA2提供控制信号CA2_ctrl。

控制信号Ph0/180_ctrl、CA3_ctrl及CA2_ctrl可作为多路复用器控制信号分别提供给例如图4的多路复用器410、415及420。如前所述，多路复用器410可经控制以重新布置读取数据DR[0]到DR[n]以提供数据DR[0]’到DR[n]’。读取数据DR[0]到DR[n]可经重新布置以校正异相时控，也如先前所描述的。多路复用器415及420可经控制以重新布置数据以支持读取突发顺序特征。

控制逻辑电路825被提供表示RdCmd E/O、DLL loopN及RL mode的相应状态的控制信号。在本公开的一些实施例中，控制逻辑电路825包含用于提供具有基于RdCmd E/O、DLLloopN及RL mode的状态(例如，逻辑电平)的控制信号Ph0/180的逻辑电路，如先前参考图7所描述的。Ph0/180信号的逻辑电平指示操作时控，例如同相时控或异相时控。所得的控制信号Ph0/180被提供给寄存器810。寄存器810在图8中展示为包含管电路811(0)到811(3)。从控制逻辑电路825向管电路811(0)到811(3)中的每一者提供控制信号Ph0/180。另外，每一管电路811(0)到811(3)由读取命令移位电路830提供相应的输入指针信号，并且由读取命令移位电路835提供相应的输出指针信号。当相应的输入指针信号有效时，管电路811锁存由控制逻辑825提供的电流控制信号Ph0/180。当相应的输出指针信号有效时，管电路811提供经锁存的控制信号Ph0/180作为控制信号Ph0/180_ctrl。

当接收到读取命令Delayed_Read_E/O时，读取命令移位电路830提供有效的输入指针信号。由读取命令移位电路830提供的相应输入指针信号控制相应管电路811(0)到811(3)中的一者锁存由控制逻辑电路825提供的电流控制信号Ph0/180。输入指针信号中的一者在给定时间有效，以使管电路811(0)到811(3)中的一者锁存电流控制信号Ph0/180(对应于电流读取命令)。之后，输入指针信号中的另一者有效，以使管电路811(0)到811(3)中的另一者锁存下一控制信号Ph0/180(对应于下一读取命令)。所述过程针对读取命令移位电路830接收的每一后续读取命令对于管电路811(0)到811(3)中的不同者重复。因此，由读取命令移位电路830接收的每一读取命令使管电路811(0)到811(3)中的一者锁存对应的控制信号Ph0/180的状态。

当读取命令移位电路835从存储器阵列接收到对应于读取命令Delayed_Read_E/O(其由读取命令移位电路830接收)的内部阵列读取命令Read_E/O(array)时，读取命令移位电路835提供有效的输出指针信号。由读取命令移位电路835接收的内部阵列读取命令Read_E/O(array)相对于由读取命令移位电路830接收的对应读取命令Delayed_Read_E/O具有延迟。由读取命令移位电路835提供的相应输出指针信号控制相应管电路811(0)到811(3)中的一者将经锁存的Ph0/180信号作为Ph0/180_ctrl信号提供给多路复用器，例如图4的多路复用器410。Ph0/180_ctrl信号可具有与Ph0/180信号相同的逻辑电平，其指示例如同相时控或异相时控的操作时控，如前所述。

输出指针信号中的一者在给定时间有效，以使管电路811(0)到811(3)中的一者提供经锁存的Ph0/180信号作为Ph0/180_ctrl信号(对应于内部阵列读取命令)。之后，输出指针信号中的另一者有效，以使管电路811(0)到811(3)中的另一者提供下一经锁存的Ph0-180信号作为Ph0/180_ctrl信号(对应于下一内部阵列读取命令)。所述过程针对读取命令移位电路835接收的每一后续内部阵读取命令Read_E/O(array)对于管电路811(0)到811(3)中的不同者重复。因此，由读取命令移位电路835接收的内部阵列读取命令Read_E/O(array)中的每一者使管电路811(0)到811(3)中的一者向多路复用器提供对应的控制信号Ph0/180_ctrl。

在操作中，当接收读取命令Delayed_Read_E/O时，读取命令移位电路830提供有效输入指针信号以使管电路811(0)到811(3)中的一者锁存对应于读取命令的控制信号Ph0/180。对应控制信号Ph0/180是基于读取命令的偶数/奇数状态(例如，RdCmd E/O)、时钟电路被锁定到的偶数/奇数沿(例如，DLL loopN)以及关于读取延时的偶数/奇数信息(例如，RLmode)。提供给读取命令移位电路830的读取命令还用于触发一系列动作以在存储器阵列中执行读取操作，例如激活存储器及读取由存储器存储的数据。当对应的读取命令的读取数据准备好被提供给数据输出电路(例如，图3的数据输出电路300)时，对应于读取命令Delayed_Read_E/O的内部阵列读取命令Read_E/O(array)被提供给读取命令移位电路835。读取命令移位电路835向锁存对应的读取命令Delayed_Read_E/O的控制信号Ph0/180的管电路811提供有效的输出指针信号。有效输出指针信号使对应的管电路811将控制信号Ph0/180作为Ph0/180_ctrl提供给多路复用器，以控制读取数据DR[0]到DR[15]的重新布置，例如，以校正对读取数据的异相时控。

对于由读取命令移位电路830接收的每一个读取命令Delayed_Read_E/O，对应的控制信号Ph0/180被管电路811中的一者锁存。当用于读取命令的读取数据DR[0]到DR[15]准备好由数据输出电路接收时，经锁存的控制信号Ph0/180随后由管电路811提供为Ph0/180_ctrl信号。当对应于读取命令Delayed_Read_E/O的内部阵列读取命令Read_E/O(array)由读取命令移位电路835接收并使读取命令移位电路835向对应的管电路811提供有效的输出指针信号时，读取数据DR[0]到DR[15]准备就绪。对于下一读取命令Delayed_Read_E/O，另一管电路811锁存对应的控制信号Ph0/180，并且随后在用于读取命令的读取数据DR[0]到DR[15]准备就绪之后提供经锁存的控制信号Ph0/180作为Ph0/180_ctrl信号。Ph0/180信号的锁存及用于对应的读取命令的控制信号Ph0/180_ctrl的提供继续针对后续的读取命令Delayed_Read_E/O循环通过管电路811(0)到811(3)。

在本公开的一些实施例中，寄存器815及820也可包含如先前针对寄存器810所描述的管电路。在此类实施例中，寄存器815及820的管电路可如先前针对管电路811所描述那样操作。对于寄存器815，命令信号CA3基于由读取命令移位电路830提供的输入指针信号由管电路锁存，且接着随后基于由读取命令移位电路835提供的输出指针信号提供为控制信号CA3_ctrl。对于寄存器820，命令信号CA2基于由读取命令移位电路830提供的输入指针信号由管电路锁存，且接着随后基于由读取命令移位电路835提供的输出指针信号提供为控制信号CA2_ctrl。如前所述，命令信号CA3及CA2(以及对应的控制信号CA3_ctrl及CA2_ctrl)可用于控制用于读取突发顺序特征的数据的重新布置。

如前所述，读取突发顺序特征可为任选的。在本公开的一些实施例中，多路复用器控制不包含寄存器815及820，而包含寄存器810以提供用于读取命令的控制信号Ph0/180_ctrl。

图9是根据本公开的实施例的管电路900的示意图。在本公开的一些实施例中，管电路900可包含于寄存器810、815及/或820中。

管电路900包含输入电路910、锁存电路920及输出电路930。输入控制电路915及输出控制电路925也包含在管电路900中。输入电路910可包含可被启用/禁用的反相器电路。当启用时，反相器电路在输入数据节点D处提供具有输入信号的互补逻辑电平的输出信号，且当禁用时，反相器电路忽略输入处的任何变化并维持最后输出信号的逻辑电平。反相器电路由提供给输入控制节点IN的有效信号(例如，有效高逻辑电平)启用。输出电路930可包含可启用/禁用的反相器电路，并且反相器电路由提供给输出控制节点OUT的有效信号(例如，有效高逻辑电平)启用，以在输出数据节点Q处提供输出信号。锁存电路920可包含两个反相器，所述两个反相器中的一者可被启用/禁用。反相器由提供给输入控制节点IN的有效信号启用。

在操作中，当有效输入控制信号被提供给输入控制节点IN时，输入数据节点D处的数据的互补逻辑电平由输入电路910提供，并且由锁存电路920锁存。当输入控制信号变为无效时，提供给输入数据节点D的数据的互补逻辑电平继续被锁存。当有效输出控制信号被提供给输出控制节点OUT时，输出电路930被启用并将由锁存电路920锁存的状态的互补逻辑电平提供给输出数据节点Q。实际上，输出电路930在输出数据节点Q处提供与提供给输入数据节点D的数据相同的逻辑电平。因此，提供给输入数据节点D的数据可在有效输入控制信号被提供给输入控制节点IN时被锁存，且然后在有效输出控制信号被提供给输出控制节点OUT时在输出数据节点Q处被提供。

图10是根据本公开的实施例的展示在数据寄存器的操作期间的各种信号的时序图。在本公开的一些实施例中，图10的实例操作可针对数据寄存器400。然而，图10的实例操作不限于特定的数据寄存器400。类似地，数据寄存器400的操作不限于图10的实例操作。

图10的时序图包含内部读取命令Delayed_Read_E/O及对应的内部阵列读取命令Read_E/O(array)。图10还展示读取命令的偶数/奇数状态(例如，RdCmd E/O信号)、时钟电路被锁定到的偶数/奇数沿(例如，DLL loopN信号)以及关于读取延时的偶数/奇数信息(例如，RL mode信号)。还展示基于RdCmd_E/O、DLL loopN及RL mode信号的状态的所得控制信号Ph0/180_ctrl。还展示对应于读取命令Delayed_Read_E/O的输出数据DQ。图10中还包含用于读取突发顺序特征(当可用时)的命令信号CA3及CA2。

DLL loopN信号可在基于初始化序列的时钟电路的复位(DLL_RST)以及到偶数/奇数时钟沿的所得锁定之后设置。RL mode信号可基于模式寄存器设置(MR_SET)来设置，以具有基于偶数或奇数时钟的相对于对应读取命令的输出数据的时序。在偶数时钟(例如，CK0)的上升沿上时控的第一读取命令导致偶数内部读取命令Delayed_Read_E 1010及指示读取命令的偶数状态的低逻辑电平RdCmd E/O信号。如前所述，RdCmd E/O、DLL loopN及RL mode信号可被提供给控制逻辑电路(例如，控制逻辑电路825)。控制逻辑电路基于低RdCmd E/O信号、低DLL loopN信号及低RL mode信号提供低逻辑电平Ph0/180信号(例如，参考图7，RdCmd E/O偶数、DLL loopN偶数及RL mode偶数导致Ph0，低逻辑电平)。低逻辑电平Ph0/180信号由被相应的有效读取命令Delayed_Read_E1010时控的管电路中的一者锁存。当对应于读取命令Delayed_Read_E 1010的有效内部阵列读取命令Read_E(array)1015被提供给对应的管电路时，经锁存的低逻辑电平Ph0/180信号被提供为低逻辑电平Ph0/180_ctrl信号，例如，以控制多路复用器将读取数据同相提供为数据SDR[0:n]。可根据由命令信号CA3及CA2设置的读取突发顺序重新布置读取数据。

如图10中进一步展示，在奇数时钟(例如，CK180)的上升沿上时控的第二读取命令导致奇数内部读取命令Delayed_Read_O 1020及指示读取命令的奇数状态的高逻辑电平RdCmd E/O信号。基于RdCmd E/O、DLL loopN及RL mode信号的状态，控制逻辑电路提供高逻辑电平Ph0/180信号(例如，参考图7，RdCmd E/O奇数、DLL loopN偶数及RL mode偶数，导致Ph180，高逻辑电平)。高逻辑电平Ph0/180信号由被相应的有效读取命令Delayed_Read_O1020时控的管电路中的一者锁存。当对应于读取命令Delayed_Read_O 1020的有效内部阵列读取命令Read_E/O(array)1025被提供给对应的管电路时，经锁存的高逻辑电平Ph0/180信号作为高逻辑电平Ph0/180_ctrl信号被提供给多路复用器，以将读取数据异相提供为数据SDR[0:n]。另外，也可根据由命令信号CA3及CA2设置的读取突发顺序重新布置读取数据。

尽管已经公开本公开的各种实施例，但所属领域的技术人员将理解，实施例延伸超出特定公开的实施例而到其它替代实施例及/或用途及其明显修改及等效物。另外，所属领域的技术人员将基于本公开来容易地明白在本公开的范围内的其它修改。还考虑，可形成实施例的特定特征及方面的各种组合或子组合且其仍落在本公开的范围内。应理解，所公开实施例的各种特征及方面可彼此组合或替代以形成所公开实施例的变化模式。因此，希望本公开的至少一些的范围不应受上述特定公开实施例限制。

从前述内容将明白，尽管本文中已出于说明目的描述本公开的特定实施例，但在不脱离本公开的精神及范围的情况下可进行各种修改。因此，本公开的范围不应限于本文中所描述的任何特定实施例。