半导体器件

相关申请的交叉引用

本申请要求2022年7月8日向韩国知识产权局(KIPO)递交的韩国专利申请No.10-2022-0084226的优先权，其全部公开内容通过引用合并于此。

技术领域

本发明构思涉及一种半导体器件及其制造方法。

背景技术

电子系统可以包括用于存储数据的半导体存储器件。然而，当半导体存储器件的数据存储容量太低时，电子系统可能无法存储其所需的所有数据。因此，已经研究了增加半导体存储器件的数据存储容量的方法。例如，已经提出了包括三维堆叠的存储单元的半导体存储器件。

随着半导体器件中三维堆叠的存储单元的数量增加，接触用于将电信号传输到存储单元的接触插塞的焊盘的面积增加，因此半导体器件的集成度可能不会增加。

发明内容

本发明构思的至少一个实施例提供了一种制造具有增加的数据存储容量的半导体器件的方法。

本发明构思的至少一个实施例提供了一种具有增加的数据存储容量的半导体器件。

根据本发明构思的一个方面，提供了一种制造半导体器件的方法。在该方法中，沿第一方向(例如，垂直于或基本垂直于衬底的上表面)在衬底上交替并重复地形成绝缘层和第一栅电极层以形成模制层。第一栅电极层具有第一导电类型(例如，可以包括掺杂有具有第一导电类型的杂质的硅或多晶硅)。穿过模制层形成开口以暴露衬底的上表面。分别去除第一栅电极层的与开口相邻的部分以形成间隙。分别在间隙中形成水平沟道。每个水平沟道具有与第一导电类型相反的第二导电类型(例如，可以包括掺杂有具有第二导电类型的杂质的硅或多晶硅)。在开口中形成沿第一方向延伸的竖直栅极结构。穿过模制层形成存储沟道结构以接触衬底的上表面。

根据本发明构思的一个方面，提供了一种制造半导体器件的方法。在该方法中，沿第一方向(例如，垂直于或基本垂直于衬底的上表面)在衬底上交替并重复地形成绝缘层和第一栅电极层以形成模制层。穿过模制层形成划分图案。每个划分图案沿另一第二方向延伸(例如，平行于或基本平行于衬底的上表面)，并且划分图案在与第二方向交叉的第三方向(例如，平行于或基本平行于上表面)上彼此间隔开。将每个第一栅电极层的在划分图案之间的部分转化为水平沟道。穿过水平沟道形成沿第一方向延伸的竖直栅极结构。穿过模制层形成存储沟道结构以接触衬底的上表面。

根据本发明构思的一个方面，提供了一种制造半导体器件的方法。在该方法中，沿第一方向(例如，垂直于或基本垂直于衬底的上表面)在衬底上交替并重复地形成绝缘层和第一栅电极层以形成模制层。部分去除模制层的在第二方向上的端部，从而在第三方向上形成台阶。每个台阶包括第一栅电极层中的一个第一栅电极层、以及绝缘层中的直接在该第一栅电极层上的一个绝缘层。第二方向和第三方向彼此交叉。第二方向和第三方向可以平行于或基本平行于衬底的上表面。穿过模制层形成划分图案。每个划分图案沿第二方向延伸，并且划分图案在第三方向上彼此间隔开。穿过模制层的在第三方向上相邻的一对划分图案之间的部分以形成开口。去除第一栅电极层的与开口相邻的部分以形成暴露划分图案的侧壁的间隙。在每个间隙中形成水平沟道。在开口中形成沿第一方向延伸的竖直栅极结构。穿过模制层形成存储沟道结构以接触衬底的上表面。形成第一接触插塞以接触第一栅电极层的形成有台阶的相应部分的上表面。

根据本发明构思的一方面，提供了一种半导体器件。半导体器件包括：第一栅电极，沿第一方向(例如，垂直于或基本垂直于衬底的上表面)堆叠在衬底上，每个第一栅电极可以沿另一第二方向(例如，平行于或基本平行于衬底的上表面)延伸；水平沟道，分别接触第一栅电极的在第二方向上的端部；栅电极连接部，分别接触水平沟道；焊盘，分别接触栅电极连接部；竖直栅极结构，在衬底上沿第一方向延伸穿过水平沟道；以及存储沟道结构，在衬底上沿第一方向延伸穿过第一栅电极。每个水平沟道围绕竖直栅极结构的侧壁。

根据本发明构思的一方面，提供了一种半导体器件。半导体器件包括：第一栅电极，沿第一方向(例如，垂直于或基本垂直于衬底的上表面)堆叠在衬底上，每个第一栅电极沿另一第二方向(例如，平行于或基本平行于衬底的上表面)延伸；水平沟道，分别接触第一栅电极的在第二方向上的端部；栅电极连接部，分别接触水平沟道；焊盘，分别接触栅电极连接部；竖直栅极结构，在衬底上沿第一方向延伸穿过水平沟道；以及存储沟道结构，在衬底上沿第一方向延伸穿过第一栅电极。竖直栅极结构的上表面与第一栅电极中的最上面的第一栅电极的上表面共面或基本共面。

根据本发明构思的一方面，提供了一种半导体器件。半导体器件包括第一栅电极结构、水平沟道结构、栅电极连接部、焊盘、竖直栅极结构、存储沟道结构、第一划分图案、第二划分图案和第三划分图案。第一栅电极结构形成在包括第一区域、第二区域和第三区域的衬底的第一区域上。每个第一栅电极结构包括沿第一方向(例如，垂直或基本垂直于衬底的上表面)堆叠在衬底上的第一栅电极。每个第一栅电极沿另一第二方向(例如，平行于或基本平行于衬底的上表面)延伸。第一栅电极结构沿与第二方向交叉的第三方向设置。第三方向可以平行于或基本平行于衬底的上表面。水平沟道结构形成在衬底的第二区域上。每个水平沟道结构包括分别接触第一栅电极的在第二方向上的端部的水平沟道。水平沟道结构沿第三方向设置。栅电极连接部形成在衬底的第三区域上。每个栅电极连接部沿第三方向延伸，并且共同接触沿第三方向设置的水平沟道。焊盘形成在衬底的第三区域上，并且分别接触栅电极连接部。竖直栅极结构形成在衬底的第二区域上。每个竖直栅极结构沿第一方向延伸穿过对应的一个水平沟道结构。存储沟道结构形成在衬底的第一区域上。每个存储沟道结构沿第一方向延伸穿过对应的一个第一栅电极。第一划分图案接触衬底的上表面。每个第一划分图案在衬底的第一区域和第二区域上在第一栅电极结构之间以及水平沟道结构之间沿第二方向延伸。第二划分图案可以接触衬底的上表面。每个第二划分图案可以在衬底的第二区域上在水平沟道结构之间沿第二方向延伸。第三划分图案可以在衬底的第一区域上沿第二方向延伸。第三划分图案可以分别连接到对应的第二划分图案。每个第一划分图案可以设置在存储沟道结构之间，并且每个第三划分图案可以延伸穿过一些存储沟道结构的上部。

在根据示例实施例的制造半导体器件的方法中，可以穿过模制层形成开口；可以去除第一栅电极的与开口相邻的部分以形成间隙；在间隙中形成水平沟道；以及在开口的剩余部分中形成包括第二栅电极的竖直栅极结构。因此，可以容易地形成包括竖直栅极结构和水平沟道的块晶体管。

附图说明

图1至图5是示出了根据示例实施例的半导体器件的平面图、透视图和截面图。

图6至图28是示出了根据示例实施例的制造半导体器件的方法的平面图和截面图。

图29和图30是示出了根据示例实施例的半导体器件的截面图。

图31是示出了根据示例实施例的半导体器件的截面图。

图32是示出了根据示例实施例的半导体器件的截面图。

图33是示出了根据示例实施例的半导体器件的截面图。

图34是示出了根据示例实施例的包括半导体器件的电子系统的示意图。

图35是示出了根据示例实施例的包括半导体器件的电子系统的示意性透视图。

图36和图37是示出了根据示例实施例的可以包括半导体器件的半导体封装的示意性截面图。

具体实施方式

在下文中，将参照附图详细描述根据示例实施例的半导体器件及其制造方法和包括该半导体器件的海量数据存储系统。应当理解，虽然可以在本文使用术语“第一”、“第二”和/或“第三”等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将一个元件与另一元件区分开来。

在说明书中(而不一定是在权利要求中)，垂直于或基本垂直于衬底的上表面的竖直方向可以被称为第一方向D1，平行于或基本平行于衬底的上表面的水平方向中彼此交叉的两个方向可以分别称为第二方向D2和第三方向D3。在示例实施例中，第二方向和第三方向彼此垂直或基本垂直。在备选的实施例中，第一方向D1可以被设置为与衬底的上表面成小于或大于90度的角度；并且第二方向D2和第三方向D3可以以小于或大于90度的角度彼此交叉。

图1至图5是示出了根据示例实施例的半导体器件(例如，竖直沟道NAND闪存器件)的平面图、透视图和截面图。具体地，图1和图3为平面图，图2为透视图，并且图4和图5为截面图。

图4是沿图3的线B-B'截取的截面图，并且图5是沿图3的线C-C'截取的截面图。图2至图5是关于图1中的区域X的图。图2可能没有示出某些元件以增加附图的可读性。

参照图1至图5，半导体器件可以包括设置在第一衬底100上的第一栅电极结构、水平沟道结构、栅电极连接部127、焊盘122、竖直栅极结构、第一划分图案135和存储沟道结构。

此外，半导体器件可以包括绝缘图案115、第一层间绝缘图案130、第二层间绝缘层至第六层间绝缘层190、290、320、360和390、第一接触插塞300和第二接触插塞310、第一过孔350和第二过孔370、第一布线至第三布线330、340和380、第四布线、以及第五布线400和第六布线410。

第一衬底100可以包括半导体材料(例如，硅、锗、硅-锗等)、或者III-V族化合物半导体(例如，GaP、GaAs、GaSb等)。在示例实施例中，第一衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。

在示例实施例中，第一衬底100可以包括第一区域I、在第一区域I的在第二方向D2上的相对侧中的每一侧的第三区域III、以及位于第一区域I与第三区域III之间的第二区域II。第一衬底100还可以包括围绕第一区域至第三区域I、II和III的第四区域。

第一区域I可以是其上形成存储单元的单元阵列区域，第三区域III可以是其上形成接触插塞的延伸区域，接触插塞连接到用于向存储单元施加电信号的布线，并且第二区域II可以是其上形成用于选择存储单元中包括的块的块选择晶体管的块选择区域，并且第四区域可以是其上形成外围电路的外围电路区域。

第一栅电极结构可以包括在第一衬底100的第一区域I上在第一方向D1上彼此间隔开的第一栅电极125。每个第一栅电极125可以沿第二方向D2延伸。在示例实施例中，多个第一栅电极结构在第三方向D3上彼此间隔开。

在示例实施例中，每个第一栅电极125包括掺杂有具有第一导电类型的杂质的硅或多晶硅。因此，在示例实施例中，每个第一栅电极125可以包括掺杂有p型杂质的硅或多晶硅。备选地，每个第一栅电极125可以包括掺杂有n型杂质的硅或多晶硅。

在示例实施例中，第一栅电极结构可以包括地选择线(GSL)、一条或多条字线和串选择线(SSL)。例如，第一栅电极125中的最下面的第一栅电极可以用作GSL，第一栅电极125中的最上面的第一栅电极和从上面数的第二个第一栅电极可以用作SSL，并且第一栅电极125中的其他第一栅电极可以用作字线，然而本发明构思不限于此。

水平沟道结构可以形成在第一衬底100的第二区域II上，并且可以包括沿第一方向D1堆叠的水平沟道165，其中每个水平沟道165可以接触第一栅电极125中的对应的一个第一栅电极的在第二方向D2上的端部。在示例实施例中，多个水平沟道结构在第三方向D3上彼此间隔开。

在示例实施例中，每个水平沟道165包括掺杂有具有与第一导电类型相反的第二导电类型的杂质的硅或多晶硅。因此，在示例实施例中，每个水平沟道165可以包括掺杂有n型杂质的硅或多晶硅。备选地，每个水平沟道165可以包括掺杂有p型杂质的硅或多晶硅。

栅电极连接部127可以形成在第一衬底100的第三区域III上，并且可以沿第三方向D3延伸以在各自水平处接触水平沟道165的在第二方向D2上的端部。

在示例实施例中，栅电极连接部127包括与第一栅电极125基本相同的材料(即，掺杂有具有第一导电类型的杂质的硅或多晶硅)。

焊盘122可以形成在第一衬底100的第三区域III上，并且可以在各自水平处接触栅电极连接部127的在第二方向D2上的侧壁。在示例实施例中，焊盘122在第三方向D3上布置成阶梯形。也就是说，在实施例中，焊盘122的面积从最下面的水平朝向最上面的水平减少，因此每个焊盘122的一部分在第一方向D1上不与上方的焊盘122重叠。

在示例实施例中，焊盘122包括与第一栅电极125基本相同的材料(即，掺杂有具有第一导电类型的杂质的硅或多晶硅)。

绝缘图案115可以形成在沿第一方向D1堆叠的第一栅电极125之间、沿第一方向D1堆叠的水平沟道165之间、沿第一方向D1堆叠的栅电极连接部127之间、以及沿第一方向D1堆叠的焊盘122之间。绝缘图案115可以包括氧化物，例如氧化硅。

第一划分图案135可以形成在第一衬底100的第一区域I和第二区域II上，并且可以接触第一衬底100的上表面。第一划分图案135可以沿第二方向D2延伸。在示例实施例中，第一划分图案135形成在第一衬底100的第一区域I上的第一栅电极结构之间以及第一衬底100的第二区域II上的水平沟道结构之间。第一划分图案135可以包括氧化物，例如氧化硅。

竖直栅极结构可以形成在第一衬底100的第二区域II上，并且可以接触第一衬底100的上表面。竖直栅极结构可以延伸穿过水平沟道结构。因此，每个水平沟道165可以围绕竖直栅极结构的侧壁。

在示例实施例中，竖直栅极结构包括从第一衬底100的上表面沿第一方向D1延伸的第二栅电极180、以及覆盖第二栅电极180的侧壁的栅极绝缘图案170。在示例实施例中，竖直栅极结构的上表面与第一栅电极125中的最上面的第一栅电极的上表面共面或基本共面。

第二栅电极180可以包括例如金属、金属氮化物、金属硅化物等，并且栅极绝缘图案170可以包括氧化物，例如氧化硅。

存储沟道结构可以具有在第一衬底100的第一区域I上沿第一方向D1延伸的柱形。在示例实施例中，存储沟道结构包括：半导体图案210，接触第一衬底100的上表面；竖直沟道260，接触半导体图案210的中心上表面并且具有杯形；电荷存储结构250，覆盖竖直沟道260的外侧壁，并且接触半导体图案210的边缘上表面；填充图案270，接触竖直沟道260的内侧壁，并且填充由杯形的竖直沟道260限定的内部空间；以及封盖层280，在竖直沟道260和填充图案270上并且接触电荷存储结构250的上内侧壁。杯形也可以是柱形或圆柱形。

半导体图案210可以包括例如单晶硅或多晶硅，竖直沟道260可以包括例如未掺杂的多晶硅或轻掺杂p型杂质的多晶硅，填充图案270可以包括氧化物(例如，氧化硅)，并且封盖层280可以包括例如掺杂有n型杂质的多晶硅。

在示例实施例中，电荷存储结构250包括沿水平方向顺序堆叠的隧道绝缘图案240、电荷存储图案230和阻挡图案220。隧道绝缘图案240、电荷存储图案230和阻挡图案220可以分别包括例如氧化硅、氮化硅和氧化硅。

在示例实施例中，多个存储沟道结构在第一衬底100的第一区域I上的在第三方向D3上相邻的第一划分图案135之间在第二方向D2和第三方向D3上彼此间隔开。例如，存储沟道结构可以设置在一对第一划分图案135之间。

第一层间绝缘图案130可以形成在第一衬底100的第三区域III上，并且可以覆盖焊盘122。第二层间绝缘层至第六层间绝缘层190、290、320、360和390可以顺序堆叠在第一层间绝缘图案130、第一栅电极结构、水平沟道结构、栅电极连接部127、竖直栅极结构和第一划分图案135，并且可以包括氧化物，例如氧化硅。

第一接触插塞300可以形成在第一衬底100的第三区域III上，并且可以延伸穿过绝缘图案115、第一层间绝缘图案130、以及第二层间绝缘层190和第三层间绝缘层290以接触焊盘122中的对应的一个焊盘的上表面。第二接触插塞310可以形成在第一衬底100的第二区域II上，并且可以延伸穿过第二层间绝缘层190和第三层间绝缘层290以接触第二栅电极180中的对应的一个第二栅电极的上表面。

第一布线330和第二布线340可以延伸穿过第四层间绝缘层320以分别接触第一接触插塞300和第二接触插塞310的上表面。在示例实施例中，第一布线330在第一衬底100的第三区域III上沿第三方向D3延伸。

第一过孔350可以形成在第一衬底100的第一区域I上，并且可以延伸穿过第三层间绝缘层290和第四层间绝缘层320以接触封盖层280中的对应的封盖层的上表面。

第二过孔370可以延伸穿过第五层间绝缘层360以接触第二布线340的上表面。

第三布线380和第四布线可以延伸穿过第五层间绝缘层360。在示例实施例中，第三布线380和第四布线中的每一个沿第三方向D3延伸给定长度以接触沿第三方向D3设置的第一过孔350中的一些第一过孔。例如，第四布线可以接触并且连接到在第三方向D3上距第一划分图案135相对较近的两个第一过孔350，并且第三布线380可以接触并连接到在第三方向D3上距第一划分图案135相对较远的两个第一过孔350。

第五布线400可以延伸穿过第六层间绝缘层390，并且接触第二过孔370的上表面。在示例实施例中，第五布线400形成在第一衬底100的第二区域II和第三区域III上，并且可以沿第三方向D3延伸。

在示例实施例中，第六布线410在第一衬底100的第一区域I上沿第三方向D3延伸，并且多条第六布线410在第二方向D2上彼此间隔开。每条第六布线410可以共同接触并连接到沿第三方向D3设置的多条第三布线380，或者可以共同接触并连接到沿第三方向D3设置的多条第四布线。在示例实施例中，每条第六布线410可以用作半导体器件的位线。

第一接触插塞300和第二接触插塞310、第一布线至第三布线330、340和380、第四布线、第五布线400和第六布线410、以及第一过孔350和第二过孔370可以包括例如金属、金属氮化物、金属硅化物等。

在半导体器件中，作为用于编程操作和擦除操作的单元的块可以由第一划分图案135限定，其中每个第一划分图案135可以在第一衬底100上沿第二方向D2延伸以划分第一栅电极结构和水平沟道结构。在实施例中，第一划分图案135不划分沿第三方向D3延伸的栅电极连接部127，并且在各自水平处共同连接到水平沟道165。

因此，当从第一布线330通过第一接触插塞300向每个焊盘122施加电信号时，电信号可以通过连接到焊盘122的栅电极连接部127被共同施加到在各自水平处沿第三方向D3设置的第一栅电极125。也就是说，电信号可以共同施加到沿第三方向D3设置的多个块。

然而，在示例实施例中，水平沟道165可以形成在各自水平处的沿第三方向D3设置的每个第一栅电极125与栅电极连接部127之间，并且水平沟道165和延伸穿过水平沟道165的竖直栅极结构可以共同形成块选择晶体管，使得电信号可以选择性地仅施加到多个块中的一个或多个块。

水平沟道165可以包括掺杂有具有第二导电类型的杂质的硅或多晶硅，第一栅电极125和栅电极连接部127可以包括掺杂有具有第一导电类型的杂质，因此第一栅电极125、水平沟道165和栅电极连接部127可以在第二方向D2上形成例如P-N-P结或N-P-N结。因此，第一栅电极125和栅电极连接部127可以用作块选择晶体管的源/漏区。

例如，当从第一布线330通过第一接触插塞300向每个焊盘122施加第一电压时，从第五布线400通过第二接触插塞310、第二布线340和第二过孔370向竖直栅极结构中包括的第二栅电极180施加第二电压。如果第一电压与第二电压之间的差大于块选择晶体管的阈值电压，则块选择晶体管导通，并且可以将电压施加到包括在所选择的块中的第一栅电极125。如果第一电压与第二电压之间的差不大于块选择晶体管的阈值电压，则块选择晶体管不导通，并且电压不被施加到包括在所选择的块中的第一栅电极125。因此，即使包括在多个块中的第一栅电极125和水平沟道165通过栅电极连接部127彼此电连接，电信号也可以选择性地仅施加到一些块。

图6至图28是示出了根据示例实施例的制造半导体器件(例如，竖直沟道NAND闪存器件)的方法的平面图和截面图。具体地，图6、图8、图10、图12、图14、图17、图19、图21、图23、图25和图27是平面图，并且图7、图9、图11、图13、图15至图16、图18、图20、图22、图24、图26和图28是截面图。

图7、图9和图11分别是沿对应的平面图的线A-A'截取的截面图，图13、图15、图16、图18、图20和图22分别是沿对应的平面图的线B-B'截取的截面图，并且图24、图26和图28分别是沿对应的平面图的线C-C'截取的截面图。图6至图28是图1的区域X的图。

参照图6和图7，在第一衬底100上交替并重复地堆叠绝缘层110和第一栅电极层120以形成模制层。

绝缘层110和第一栅电极层120可以通过沉积工艺形成，例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等。在示例实施例中，第一栅电极层120包括掺杂有具有第一导电类型的杂质的硅或多晶硅。

在下文中，第一栅电极层120之一和直接设置在其上的绝缘层110之一可以被定义为台阶层。例如，一些上堆叠层可以具有相同的宽度并且小于这些上堆叠层下面的其他堆叠层的宽度以形成台阶形。模制层可以包括沿第一方向D1堆叠的多个台阶层。在模制层中，没有绝缘层110形成在第一栅电极层120中的最上面的一个第一栅电极层上。

参照图8和图9，例如，可以通过使用例如光刻胶图案的干法蚀刻工艺来部分去除模制层的在第一衬底100的第三区域III上的部分。例如，部分去除可以形成台阶形。

在示例实施例中，通过干法蚀刻工艺去除模制层的在第一衬底100的第三区域III上的部分的量可以从最下层朝向最上层增加，因此在干法蚀刻工艺之后的模制层的在第一衬底100的第三区域III上的剩余部分可以从最下层朝向最上层减少。

因此，模制层的在第一衬底100的第三区域III上的部分可以具有包括沿第三方向D3布置的多个台阶的阶梯形。第一栅电极层120的在每个台阶层中在第一方向D1上不与上面的台阶层重叠的部分(即，第一栅电极层120的在每个台阶中的部分)可以称为焊盘122。

在示例实施例中，模制层的在第一衬底100的第三区域III上的最下层处的部分(即，第一栅电极层120的最下面的部分)没有被部分去除。例如，干法蚀刻工艺不会去除最下面的第一栅电极层120的任何部分。

在示例实施例中，台阶没有形成在模制层的在第一衬底100的第三区域III上的整个部分处，并且台阶没有形成在模制层的在第一衬底100的与第二区域II相邻的部分第三区域III上的部分处。

参照图10和图11，可以在第一衬底100上形成第一层间绝缘层以覆盖模制层，并且可以将第一层间绝缘层平坦化直到暴露模制层的上表面，从而可以形成第一层间绝缘图案130以覆盖模制层的台阶。

平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。

可以去除模制层的在第一衬底100的第一区域I和第二区域II上的部分以形成暴露第一衬底100的上表面的第一开口。

在示例实施例中，第一开口沿第二方向D2延伸，并且多个第一开口在第三方向D3上彼此间隔开。在示例实施例中，第一开口延伸到第一衬底100的与第二区域II相邻的部分第三区域III，但不延伸到台阶(即，焊盘122)。

随着第一开口的形成，第一栅电极层120的设置在第一衬底100的第一区域I和第二区域II上的部分可以被划分为多个第一栅电极125，其中每个第一栅电极125可以沿第二方向D2延伸，并且在第三方向D3上彼此间隔开。

第一栅电极层120的保留在第一衬底100的第三区域III上的部分可以称为栅电极连接部127。在示例实施例中，栅电极连接部127沿第三方向D3延伸，并且共同接触沿第三方向D3设置的第一栅电极125以电连接到第一栅电极125。

随着第一开口的形成，可以将包括在模制层中的绝缘层110转变成绝缘图案115。

可以在第一开口中形成第一划分图案135。第一划分图案135可以通过在模制层和第一层间绝缘图案130上形成第一划分层以填充第一开口，并且将第一划分层平坦化直到暴露模制层的上表面来形成。

参照图12和图13，可以部分去除模制层的在第一衬底100的第二区域II上的部分以形成暴露第一衬底100的上表面的第二开口140。

在示例实施例中，第二开口140形成于在第一衬底100的第二区域II上在第三方向D3上相邻的第一划分图案135之间，并且不暴露第一划分图案135的侧壁。例如，第二开口140可以形成在一对第一划分图案135之间。

当形成第二开口140时，可以暴露第一栅电极125的侧壁。

参照图14和图15，例如，可以执行湿法蚀刻工艺以去除第一栅电极125的被第二开口140暴露的部分。

在示例实施例中，可以通过湿法蚀刻工艺去除第一栅电极125的在第一衬底100的第二区域II上在第三方向D3上相邻的第一划分图案135之间的部分，从而暴露间隙150，间隙150暴露每个第一划分图案135的侧壁。

通过湿法蚀刻工艺，第一栅电极125可以仅保留在第一衬底100的第一区域I上，并且可以与第一衬底100的第三区域III上的栅电极连接部127彼此分离。

参照图16，可以在第一衬底100上形成水平沟道层160以填充间隙150。

水平沟道层160可以通过沉积工艺(例如，CVD工艺、ALD工艺等)形成，并且可以形成在模制层、第一层间绝缘图案130和第一划分图案135上。

在示例实施例中，水平沟道层160包括掺杂有具有与第一导电类型相反的第二导电类型的杂质的硅或多晶硅。

参照图17和图18，可以部分去除水平沟道层160以在每个间隙150中形成水平沟道165。

在示例实施例中，在水平沟道层160上形成牺牲层，并且将牺牲层和水平沟道层160平坦化直到暴露第一层间绝缘图案130和第一划分图案135的上表面。

牺牲层可以包括例如旋涂硬掩模(SOH)、无定形碳层(ACL)等，并且可以稍后通过例如灰化工艺和/或剥离工艺被去除。

可以通过例如干法蚀刻工艺去除水平沟道层160的在第二开口140中的部分。

备选地，不形成牺牲层，并且通过例如湿法蚀刻工艺部分去除水平沟道层160。

每个间隙150中的水平沟道165可以形成在第一衬底100的第二区域II上，并且可以接触第一衬底100的第一区域I上的第一栅电极125以及第一衬底100的第三区域III上的栅电极连接部127。因此，第一衬底100的第一区域I上的第一栅电极125以及第一衬底100的第三区域III上的栅电极连接部127可以通过水平沟道165彼此电连接。

在下文中，其中具有绝缘图案115、第一栅电极125、栅电极连接部127和焊盘122以及水平沟道165的模制层可以被称为模制部。

参照图19和图20，可以在第二开口140的侧壁上形成栅极绝缘图案170。

在示例实施例中，通过在其上具有模制部、第一层间绝缘图案130和第一划分图案135的第一衬底100上形成栅极绝缘层，以及对栅极绝缘层执行各向异性蚀刻工艺来形成栅极绝缘图案170。

参照图21和图22，可以形成第二栅电极180以填充第二开口140的剩余部分。

在示例实施例中，通过在具有模制部、第一层间绝缘图案130、第一划分图案135和栅极绝缘图案170的第一衬底100上形成第二栅电极层，以及对第二栅电极层执行平坦化工艺，直到暴露模制部、第一层间绝缘图案130、第一划分图案135和栅极绝缘图案170的上表面，从而形成第二栅电极180。

在示例实施例中，第二栅电极180沿第一方向D1延伸，并且第二栅电极180和栅极绝缘图案170可以共同形成竖直栅极结构。竖直栅极结构可以沿第一方向D1延伸穿过模制部。

参照图23和图24，可以在其上具有模制部、竖直栅极结构、第一层间绝缘图案130和第一划分图案135的第一衬底100上形成第二层间绝缘层190，并且可以穿过第二层间绝缘层190、以及包括在第一衬底100的第一区域I上的模制部中的第一栅电极125和绝缘图案115形成第三开口200以暴露第一衬底100的上表面。

在示例实施例中，多个第三开口200形成为在第三方向D3上相邻的第一划分图案135之间在第二方向D2和第三方向D3上彼此间隔开。例如，第三开口200可以形成在一对第一划分图案135之间。

参照图25和图26，可以在第三开口200中形成存储沟道结构。

在示例实施例中，在第一衬底100的由第三开口200暴露的上表面上形成半导体图案210，在半导体图案210的边缘上表面和第三开口200的侧壁上形成电荷存储结构250，在半导体图案210的中心上表面和电荷存储结构250的内侧壁上形成竖直沟道260，以及在竖直沟道260上形成填充图案270以填充第三开口200的剩余部分。

在示例实施例中，半导体图案210通过选择性外延生长(SEG)工艺形成，该工艺使用由第三开口200暴露的第一衬底100的上表面作为种子。

可以通过在半导体图案210的上表面、第三开口200的侧壁和第二层间绝缘层190的上表面上形成电荷存储结构层，在电荷存储结构层上形成牺牲间隔层，对牺牲间隔层执行各向异性蚀刻工艺以在第三开口200中形成牺牲间隔物，以及使用牺牲间隔物作为蚀刻掩模执行蚀刻工艺从而形成在第三开口200的侧壁和半导体图案210的边缘上表面上，从而形成电荷存储结构250。

在示例实施例中，电荷存储结构250包括从第三开口200的侧壁沿水平方向顺序堆叠的阻挡图案220、电荷存储图案230和隧道绝缘图案240。

牺牲层可以包括例如硅或多晶硅，并且可以稍后被去除。

可以通过在半导体图案210的中心上表面、电荷存储结构250的内侧壁和第二层间绝缘层190的上表面上形成竖直沟道层，在竖直沟道层上形成填充层以填充第三开口200的剩余部分，以及将填充层和竖直沟道层平坦化直到暴露第二绝缘层间层190的上表面，从而形成竖直沟道260和填充图案270。

可以去除填充图案270和竖直沟道260的上部以形成凹陷，并且可以在凹陷中形成封盖层280。

第三开口200中的半导体图案210和竖直沟道260可以共同形成竖直沟道结构，并且竖直沟道结构、电荷存储结构250、填充图案270和封盖层280可以共同形成存储沟道结构。

在示例实施例中，存储沟道结构具有在第一衬底100的第一区域I上沿第一方向D1延伸穿过模制部的柱形，并且多个存储沟道结构在第三方向D3上相邻的第一划分图案135之间在第二方向D2和第三方向D3上彼此间隔开。

参照图27和28，可以在第二层间绝缘层190和存储沟道结构上形成第三层间绝缘层290，并且可以形成延伸穿过第二层间绝缘层190和第三层间绝缘层290、第一层间绝缘图案130和绝缘图案115以接触焊盘122的上表面的第一接触插塞300，以及延伸穿过第二层间绝缘层190和第三层间绝缘层290以接触第二栅电极180的上表面的第二接触插塞310。

在示例实施例中，多个第一接触插塞300可以在第三方向D3上彼此间隔开，并且可以分别形成在第一衬底100的第三区域III上沿第三方向D3布置的焊盘122上。另外，多个第二接触插塞310可以在第三方向D3上彼此间隔开，并且可以形成在第一衬底100的第二区域II上沿第三方向D3布置的第二栅电极180上。

返回参照图1至图5，可以在第三层间绝缘层290以及第一接触插塞300和第二接触插塞310上形成第四层间绝缘层320，并且可以形成延伸穿过第四层间绝缘层320以分别接触第一接触插塞300和第二接触插塞310的上表面的第一布线330和第二布线340，以及延伸穿过第三层间绝缘层290和第四层间绝缘层320以接触封盖层280的上表面的第一过孔350。

在示例实施例中，第一布线330在第一衬底100的第三区域III上沿第三方向D3延伸。

可以在第四层间绝缘层320、第一布线330和第二布线340以及第一过孔350上形成第五层间绝缘层360，并且可以形成延伸穿过第五层间绝缘层360以接触第二布线340的上表面的第二过孔370，以及延伸穿过第五层间绝缘层360以接触第一过孔350的上表面的第三布线380和第四布线。

在示例实施例中，第三布线380和第四布线沿第三方向D3延伸到给定长度以接触一些第一过孔350。例如，第四布线可以接触在第三方向D3上距每个第一划分图案135相对较近的两个第一过孔350，并且第三布线380可以接触在第三方向D3上距每个第一划分图案135相对较远的两个第一过孔350。

可以在第五层间绝缘层360、第二过孔370、第三布线380和第四布线上形成第六层间绝缘层390，并且可以形成延伸穿过第六层间绝缘层390以接触第二过孔370的上表面的第五布线400，以及延伸穿过第六层间绝缘层390以接触第三布线380和第四布线中的每一个的上表面的第六布线410。

在示例实施例中，第五布线400在第一衬底100的第二区域II和第三区域III上沿第二方向D2延伸。

在示例实施例中，第六布线410在第一衬底100的第一区域I上沿第三方向D3延伸，并且多条第六布线410在第二方向D2上彼此间隔开。每条第六布线410可以共同接触沿第三方向D3设置的多条第三布线380，或者可以共同接触沿第三方向D3设置的多条第四布线。

可以通过上述工艺制造半导体器件。

如上所示，可以穿过模制层形成第二开口140，去除第一栅电极125的与第二开口140相邻的部分以形成间隙150，可以形成水平沟道165以填充间隙150，并且可以形成竖直栅极结构以填充第二开口140的剩余部分。因此，可以容易地形成包括竖直栅极结构和水平沟道165的块选择晶体管。

图29和图30是示出了根据示例实施例的与图5相对应的半导体器件的截面图。除了一些元件之外，每个半导体器件可以与图1至图5的半导体器件基本相同或相似，因此在此省略对其的重复解释。

参照图29，包括在半导体器件中的存储沟道结构可以包括沿第一方向D1顺序堆叠的多个部分，并且每个部分可以具有从其底部朝向顶部逐渐增加的水平宽度。

图29示出了存储沟道结构包括沿第一方向D1堆叠的两个部分，然而，本发明构思不限于此。例如，存储沟道结构可以包括顺序堆叠的多于两个的部分。在示例实施例中，包括在存储沟道结构的各个部分中的电荷存储结构250彼此连接，并且包括在存储沟道结构的各个部分中的竖直沟道260彼此连接。

参照图30，包括在半导体器件中的存储沟道结构不包括半导体图案210，因此竖直沟道260可以直接接触第一衬底100的上表面。

沟道连接图案450和支撑层440可以堆叠在第一衬底100的第一区域I和第二区域II上，并且模制部可以形成在支撑层440上。沟道连接图案450和支撑层440中的每一个可以包括例如掺杂有n型杂质的硅或多晶硅或未掺杂的多晶硅。

牺牲图案结构430可以形成在第一衬底100的第三区域III上，并且模制部可以形成在支撑层440上。牺牲图案结构430可以包括沿第一方向D1顺序堆叠的第一牺牲图案400、第二牺牲图案410和第三牺牲图案420，其可以分别包括例如氧化硅、氮化硅和氮化硅。

在示例实施例中，电荷存储结构250包括设置在竖直沟道260的外侧壁上的上部、以及设置在第一衬底100的上表面和竖直沟道260的下表面上的下部。因此，沟道连接图案450可以共同接触第一衬底100的第一区域I上的竖直沟道260中的相同块中的一些竖直沟道260。

图31是根据示例实施例的与图5相对应的半导体器件的截面图。除了一些元件之外，该半导体器件可以与图1至图5的半导体器件基本相同或相似，因此在此省略对其的重复解释。

参照图31，第二划分图案137还可以形成在第一衬底100的第一区域I和第二区域II上在第三方向D3上相邻的第一划分图案135之间。

在示例实施例中，第二划分图案137在第一衬底100的第二区域II上沿第二方向D2延伸，并且还形成在第一衬底100的第一区域I和第三区域III的在第二方向D2上与第一衬底100的第二区域II相邻的部分上。类似于第一划分图案135，第二划分图案135可以延伸穿过模制部以接触第一衬底100的上表面。

在示例实施例中，一个或多个第二划分图案137可以形成在第一划分图案135之间，并且图31示出了三个第二划分图案137，然而，本发明构思不限于此。

在示例实施例中，在第一衬底100的第一区域I上还形成有沿第二方向D2延伸以连接到第二划分图案137的第三划分图案500。由于一个或多个第二划分图案137形成在第一划分图案135之间，所以一个或多个第三划分图案500可以形成在第一划分图案135之间。

在示例实施例中，与第一划分图案135和第二划分图案137不同，第三划分图案500不延伸穿过模制部以接触第一衬底100的上表面，而是仅延伸穿过模制部的上部。例如，第三划分图案500可以形成在形成用作SSL的一些第一栅电极125的水平处。因此，每个块中的SSL可以由第三划分图案500沿第三方向D3划分。在这种情况下，每个块可以在各自水平处包括一条GSL和一条字线，但是可以在各自水平处包括多条SSL。

图32是根据示例实施例的与图5相对应的半导体器件的截面图。除了一些元件之外，该半导体器件可以与图1至图5的半导体器件基本相同或相似，因此在此省略对其的重复解释。

参照图32，半导体器件可以具有外围单元(COP)结构。

即，第二衬底600和下电路图案还可以形成在图1至图5所示的半导体器件下方，并且下电路图案可以包括例如下晶体管、下接触插塞、下过孔和下布线等。

隔离图案610可以形成在第二衬底600上，并且有源区605可以限定在第二衬底600的其上未形成隔离图案的部分上。

图32示出了下晶体管包括下栅极结构640和分别位于有源区域605的与下栅极结构640相邻的上部处的第一杂质区602和第二杂质区604(可以用作源/漏区)。下栅极结构640可以包括堆叠在第二衬底600上的下栅极绝缘图案620和下栅电极630。

图32示出下接触插塞650和第一下布线660堆叠在第一杂质区602和第二杂质区604上，并且第一下过孔670、第二下布线680、第二下过孔690和第三下布线700顺序堆叠在第一下布线660上。

覆盖下电路图案的第一下层间绝缘层710可以形成在第二衬底600上，并且可以接触第一衬底100。

下电路图案可以沿第一方向D1延伸，并且经由延伸穿过第一衬底100的贯通电极(未示出)电连接到存储单元或第一衬底100上的上电路图案。

图33是根据示例实施例的与图32相对应的半导体器件的截面图。除了将半导体器件翻转并进一步形成接合结构，该半导体器件可以与图32的半导体器件基本相同或相似，因此在此省略对其的重复解释。

参照图33，第二下层间绝缘层720和第三下层间绝缘层740可以沿第一方向D1堆叠在第一下层间绝缘层710上。

第一接合图案732和第二接合图案734可以形成为穿过第二层间绝缘层720，并且第三接合图案752和第四接合图案754可以形成为穿过第三层间绝缘层740。第一接合图案732和第三接合图案752可以彼此接触并形成第一接合结构，并且第二接合图案734和第四接合图案754可以彼此接触以形成第二接合结构。

在示例实施例中，第二接合结构电连接到第五布线400，然而，本发明构思不限于此。

图34是示出了根据示例实施例的包括半导体器件的电子系统的示意图。

参照图34，电子系统1000可以包括半导体器件1100(例如，半导体存储器件)和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或多个半导体器件1100的存储设备或包括存储设备的电子设备。例如，电子系统1000可以是固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或可以包括一个或多个半导体器件1100的通信设备。

半导体器件1100可以是非易失性存储器件，例如，参照图1至图5所示的NAND闪存器件。半导体器件1100可以包括第一结构1100F和设置在第一结构1100F上的第二结构1100S。图34示出第一结构1100F在第二结构1100S下方，然而，第一结构1100F可以形成在第二结构1100S的侧面或上面。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及位线BL与公共源极线CSL之间的存储单元串CSTR的存储单元结构。

在第二结构1100S中，每个存储单元串CSTR可以包括：与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据示例实施例而变化。

在示例实施例中，上晶体管UT1和UT2包括串选择晶体管，并且下晶体管LT1和LT2包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以分别是存储单元晶体管MCT的栅电极，并且上栅线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。

在优选实施例中，下晶体管LT1和LT2包括彼此串联或串接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于擦除操作，以通过栅极感应漏极泄漏(GIDL)现象擦除存储在存储单元晶体管MCT中的数据。

公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL、以及第一上栅极线UL1和第二上栅极线UL2可以通过第一结构1100F中的延伸到第二结构1110S的第一连接布线1115电连接到解码器电路1110。位线BL可以通过第一结构1100F中的延伸到第二结构1100S的第二连接布线1125电连接到页缓冲器1120。

在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个所选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过第一结构1100F中的延伸到第二结构1100S的输入/输出连接布线1135电连接到逻辑电路1130。

控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。电子系统1000可以包括多个半导体器件1100。控制器1200可以控制多个半导体器件1100。

处理器1210可以控制包括控制器1200的电子系统1000的操作。处理器1210可以通过固件操作，并且可以控制NAND控制器1220访问半导体器件1100。NAND控制器1220可以包括用于与半导体器件1100通信的NAND接口1221。通过NAND接口1221，可以传输用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管MCT的数据、要从半导体器件1100的存储单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000与外部主机之间的通信。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。

图35是示出了根据示例实施例的包括半导体器件的电子系统的示意性透视图。

参照图35，电子系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、至少一个半导体封装2003、以及动态随机存取存储(DRAM)器件2004。半导体封装2003和DRAM器件2004可以通过主基板2001上的布线图案2005连接到控制器2002。

主基板2001可以包括连接器2006，其具有连接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布局可以根据电子系统2000与外部主机之间的通信接口而改变。在示例实施例中，电子系统2000可以根据USB、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等之一与外部主机通信。在示例实施例中，电子系统2000可以由通过连接器2006从外部主机提供的电源来操作。电子系统2000还可以包括电力管理集成电路(PMIC)，用于将从外部主机提供的电源分配给控制器2002和半导体封装2003。

控制器2002可以将数据写入半导体封装2003或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。

DRAM器件2004可以是缓冲存储器，用于减小用于存储数据的半导体封装2003与外部主机之间的速度差异。包括在电子系统2000中的DRAM器件2004可以用作高速缓冲存储器，并且可以在半导体封装2003的控制操作期间提供用于临时存储数据的空间。如果电子系统2000包括DRAM器件2004，则除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM器件2004的DRAM控制器。

半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b可以是各自可以包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、半导体芯片2200、设置在半导体芯片2200下方的接合层2300、用于电连接半导体芯片2200和封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。

封装衬底2100可以是包括封装上焊盘2130的印刷电路板(PCB)。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图34的输入/输出焊盘1101。每个半导体芯片2200可以包括栅电极结构3210、延伸穿过栅电极结构3210的存储沟道结构3220、以及用于划分栅电极结构3210的划分结构3230。每个半导体芯片2200可以包括参照图1至图5所示的半导体器件。

在示例实施例中，连接结构2400可以是用于电连接输入/输出焊盘2210和封装上焊盘2130的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合布线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。备选地，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是接合布线方法的连接结构2400彼此电连接。

在示例实施例中，控制器2002和半导体芯片2200可以被包括在一个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在不同于主基板2001的中介层基板上，并且控制器2002和半导体芯片2200可以通过中介层基板上的布线彼此连接。

图36和图37是示出了根据示例实施例的可以包括半导体器件的半导体封装的示意截面图。图36和图37示出了图35中所示的半导体封装2003的示例实施例，并且示出了沿图35中的半导体封装2003的线I-I'截取的横截面。

参照图36，在半导体封装2003-1中，封装衬底2100可以是PCB。封装衬底2100可以包括：衬底主体部分2120、衬底主体部分2120的上表面上的上焊盘2130(参见图35)、衬底主体部分2120的下表面上或通过衬底主体部分2120的下表面暴露的下焊盘2125、以及在衬底主体部分2120的内部中的用于电连接上焊盘2130和下焊盘2125的内部布线2135。上焊盘2130可以电连接到连接结构2400。如图35所示，下焊盘2125可以通过导电连接部2800连接到电子系统2000中的主衬底2010的布线图案2005。

每个半导体芯片2200可以包括半导体衬底3010、以及顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括其中可以形成外围电路布线3110的外围电路区域。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅电极结构3210、延伸穿过栅电极结构3210的存储沟道结构3220和划分结构3230(参见图35)、电连接到存储沟道结构3220的位线3240、以及电连接到栅电极结构3210的字线WL(参见图34)的栅极连接布线3235。

每个半导体芯片2200可以包括电连接到第一结构3100的外围电路布线3110并在第二结构3200中延伸的贯通布线3245。贯通布线3245可以设置在栅电极结构3210的外部，并且贯通布线3245可以延伸穿过栅电极结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围电路布线3110的输入/输出焊盘2210(参见图35)。

参照图37，在半导体封装2003-2中，每个半导体芯片2200a可以包括半导体衬底4010、设置在半导体衬底4010上的第一结构4100、以及设置在第一结构4100上并以晶片接合的方式与第一结构4100接合的第二结构4200。

第一结构4100可以包括外围电路区域，外围电路布线4110和第一接合结构4150可以形成在外围电路区域中。第二结构4200可以包括公共源极线4205、公共源极线4205与第一结构4100之间的栅电极结构4210、延伸穿过栅电极结构4210的存储沟道结构4220和划分结构3230(参见图35)、以及电连接到存储沟道结构4220和栅电极结构4210的字线WL(参见图34)的第二接合结构4250。例如，第二接合结构4250可以分别通过电连接到存储沟道结构4220的位线4240以及电连接到字线WL的栅极连接布线4235(参见图34)，电连接到存储沟道结构4220和字线WL(参见图34)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以彼此接触以彼此接合。第一接合结构4150和第二接合结构4250可以包括例如铜。

每个半导体芯片2200a还可以包括电连接到第一结构4100的外围电路布线4110的输入/输出焊盘2210(参见图35)。

图36的半导体芯片2200和图37的半导体芯片2200a可以通过接合布线方法通过连接结构2400彼此电连接。然而，在示例实施例中，同一半导体封装中的诸如图36的半导体芯片2200和图37的半导体芯片2200a的半导体芯片可以通过包括TSV的连接结构彼此电连接。

虽然已经具体示出和描述了示例实施例，但是本领域的普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。