集成电路器件和制造其的方法

技术领域

本公开涉及集成电路器件和/或制造其的方法，更具体地，涉及包括场效应晶体管的集成电路器件和/或制造其的方法。

背景技术

近年来，随着集成电路器件的按比例缩小快速发展，在集成电路器件中不仅有必要确保快的操作速度而且有必要确保操作准确度。因此，需要开发一种用于集成电路器件的技术，该技术能够通过经由减小在相对小的面积内由导电区占据的面积来减小不希望的寄生电容而提高可靠性。

发明内容

本公开提供了能够通过减小由于按比例缩小而具有减小的面积的器件区的集成电路器件中的不希望的寄生电容来提高可靠性的集成电路器件。

本公开还提供了制造集成电路器件的方法，该集成电路器件能够通过减小由于按比例缩小而具有减小的面积的器件区的集成电路器件中的不希望的寄生电容来提高可靠性。

根据本发明构思的一示例实施方式，一种集成电路器件可以包括：鳍型有源区，在衬底上在第一水平方向上延伸；沟道区，在鳍型有源区上；栅极线，在鳍型有源区上围绕沟道区并在与第一水平方向交叉的第二水平方向上延伸；以及绝缘间隔物结构，覆盖栅极线的栅极侧壁和沟道区的沟道侧壁，其中绝缘间隔物结构包括空气间隔物，该空气间隔物具有在第一水平方向上面对栅极侧壁的第一部分和在第二水平方向上面对沟道侧壁的第二部分。

根据本发明构思的一示例实施方式，一种集成电路器件可以包括：第一鳍型有源区，在衬底上的第一区中在第一水平方向上延伸，第一鳍型有源区具有第一鳍上表面；第一纳米片堆叠，包括多个第一纳米片，所述多个第一纳米片面对第一鳍上表面，所述多个第一纳米片分别在沿垂直方向与第一鳍上表面间隔开的位置，所述多个第一纳米片分别具有不同的离第一鳍上表面的垂直距离；第一栅极线，在第一鳍型有源区上围绕所述多个第一纳米片并在第一区中在与第一水平方向交叉的第二水平方向上延伸；以及第一绝缘间隔物结构，覆盖第一栅极线和第一纳米片堆叠，其中第一绝缘间隔物结构包括第一空气间隔物，该第一空气间隔物具有在第一水平方向上面对第一栅极线的栅极侧壁的第一部分和在第二水平方向上面对第一纳米片堆叠的侧壁的第二部分。

根据本发明构思的一示例实施方式，一种集成电路器件可以包括在衬底上被堆叠为在垂直方向上彼此重叠的多个电路区，其中所述多个电路区中的每个包括：鳍型有源区，在第一水平方向上延伸并具有鳍上表面；纳米片堆叠，包括多个纳米片，所述多个纳米片面对鳍上表面，所述多个纳米片分别在沿垂直方向与鳍上表面间隔开的位置；栅极线，在鳍型有源区上围绕所述多个纳米片并在与第一水平方向交叉的第二水平方向上延伸；绝缘间隔物结构，覆盖栅极线和纳米片堆叠，绝缘间隔物结构包括空气间隔物，该空气间隔物具有在第一水平方向上面对栅极线的栅极侧壁的第一部分和在第二水平方向上面对纳米片堆叠的侧壁的第二部分。

根据本发明构思的一示例实施方式，一种制造集成电路器件的方法可以包括：在衬底上形成鳍型有源区；形成覆盖鳍型有源区的侧壁的器件隔离膜；形成纳米片堆叠，该纳米片堆叠包括多个纳米片使得所述多个纳米片面对鳍型有源区的鳍上表面并在与鳍型有源区的鳍上表面间隔开的位置；在纳米片堆叠和器件隔离膜上形成初步间隔物结构，使得初步间隔物结构具有限定栅极空间的闭环形状并包括从栅极空间依次设置的内绝缘衬垫、牺牲衬垫和外绝缘衬垫；在栅极空间中形成覆盖所述多个纳米片中的每个的表面的栅极电介质膜；在栅极空间中形成栅极线，使得栅极线在栅极电介质膜上围绕所述多个纳米片；以及从初步间隔物结构选择性地去除牺牲衬垫以形成空气间隔物，该空气间隔物包括在鳍型有源区上暴露纳米片堆叠的上表面的第一部分和在器件隔离膜上暴露纳米片中的至少一些的侧壁的第二部分。

根据本发明构思的一示例实施方式，一种制造集成电路器件的方法可以包括：形成在衬底上在第一水平方向上延伸的鳍型有源区、一个接一个交替地堆叠在鳍型有源区的鳍上表面上的多个牺牲半导体层和多个纳米片的堆叠结构；形成覆盖鳍型有源区的侧壁的器件隔离膜；形成虚设栅极图案，该虚设栅极图案在堆叠结构和器件隔离膜上并在与第一水平方向交叉的第二水平方向上延伸；形成初步间隔物结构，该初步间隔物结构以闭环形状围绕虚设栅极图案以覆盖虚设栅极图案的在第一水平方向上的第一侧壁和虚设栅极图案的在第二水平方向上的第二侧壁，初步间隔物结构包括依次覆盖虚设栅极图案的第一侧壁和第二侧壁的内绝缘衬垫、牺牲衬垫和外绝缘衬垫；形成源极/漏极区，该源极/漏极区在鳍型有源区上在与虚设栅极图案间隔开而使初步间隔物结构在其间的位置；形成覆盖源极/漏极区的栅极间绝缘膜；通过去除虚设栅极图案和所述多个牺牲半导体层来形成栅极空间；形成栅极电介质膜和栅极线，栅极电介质膜在栅极空间中覆盖所述多个纳米片中的每个的表面，栅极线在栅极空间中覆盖栅极电介质膜；形成源极/漏极接触，该源极/漏极接触通过在垂直方向上穿透栅极间绝缘膜而连接到源极/漏极区并在第一水平方向上面对栅极线；通过从初步间隔物结构选择性地去除牺牲衬垫而形成空气间隔物，该空气间隔物包括在栅极线和源极/漏极接触之间的第一部分以及在器件隔离膜上暴露所述多个纳米片的第二部分；以及形成层间绝缘膜，该层间绝缘膜覆盖栅极线和源极/漏极接触并限定空气间隔物的顶部水平。

根据本发明构思的一示例实施方式，一种制造集成电路器件的方法可以包括在衬底上形成第一电路区、以及在第一电路区上形成在垂直方向上与第一电路区重叠的第二电路区，其中第一电路区的形成和第二电路区的形成中的每个包括：在衬底上形成鳍型有源区；形成覆盖鳍型有源区的侧壁的器件隔离膜；形成包括多个纳米片的纳米片堆叠，所述多个纳米片分别在与鳍型有源区的鳍上表面间隔开的位置面对鳍上表面；在纳米片堆叠和器件隔离膜上形成初步间隔物结构，使得初步间隔物结构具有限定栅极空间的闭环形状并包括从栅极空间依次设置的内绝缘衬垫、牺牲衬垫和外绝缘衬垫；在栅极空间中形成覆盖所述多个纳米片中的每个的表面的栅极电介质膜；在栅极空间中形成栅极线，使得栅极线在栅极电介质膜上围绕所述多个纳米片；以及从初步间隔物结构选择性地去除牺牲衬垫以形成空气间隔物，该空气间隔物包括在鳍型有源区上暴露纳米片堆叠的上表面的第一部分和在器件隔离膜上暴露纳米片中的至少一些的侧壁的第二部分。

附图说明

本发明构思的示例实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：

图1是根据本发明构思的一些示例实施方式的集成电路器件的一些部件的平面布局图；

图2A是示出沿着图1的线X1-X1'截取的截面的部分构造的截面图，图2B是示出沿着图1的线X2-X2'截取的截面的部分构造的截面图，图2C是示出沿着图1的线Y1-Y1'截取的截面的部分构造的截面图，图2D是示出沿着图1的线Y2-Y2'截取的截面的部分构造的截面图；

图3A和图3B是示出根据本发明构思的另外的示例实施方式的集成电路器件的截面图；

图4是示出根据本发明构思的另外的示例实施方式的集成电路器件的截面图；

图5是根据本发明构思的另外的示例实施方式的集成电路器件的框图；

图6A和图6B是示出根据本发明构思的另外的示例实施方式的集成电路器件的截面图；

图7A和图7B分别是用于描述根据本发明构思的另外的示例实施方式的集成电路器件的平面布局图；

图8A和图8B分别是用于描述根据本发明构思的另外的示例实施方式的集成电路器件的平面布局图；

图9A是用于说明根据本发明构思的另外的示例实施方式的集成电路器件的平面布局图，图9B是示出沿着图9A的线X7-X7'截取的截面的部分构造的截面图，图9C是示出沿着图9A的线Y71-Y71'截取的截面的部分构造的截面图，图9D是示出沿着图9A的线Y72-Y72'截取的截面的部分构造的截面图，图9E是示出根据本发明构思的另外的示例实施方式的集成电路器件的截面图；

图10A至图10C是根据本发明构思的另外的示例实施方式的集成电路器件的部分区域的透视图；以及

图11A至图19D是按照工艺顺序示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的截面图，图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A和图19A是按照工艺顺序示出与沿着图1的线X1-X1'截取的截面对应的区域的部分构造的截面图，图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B和图19B是按照工艺顺序示出与沿着图1的线X2-X2'截取的截面对应的区域的部分构造的截面图，图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C和图19C是按照工艺顺序示出与沿着图1的线Y1-Y1'截取的截面对应的区域的部分构造的截面图，图12D、图14D、图15D、图16D、图18D和图19D是按照工艺顺序示出与沿着图1的线Y2-Y2'截取的截面对应的区域的部分构造的截面图。

具体实施方式

在下文中，将参照附图详细描述本发明构思的一些示例实施方式。相同的附图标记在附图中用于相同的部件，并且其重复描述被省略。

虽然在示例实施方式的描述中使用术语“相同”或“等同”，但是应理解，可能存在一些不精确。因此，当一个元件或值被称为与另一个元件或值相同时，应理解，所述一个元件或值在期望的制造公差范围或操作公差范围(例如，±10％)内与所述另一个元件或值相同。

当在本说明书中结合数值使用术语“约”或“基本上”时，意思是相关数值包括围绕所述及的数值的制造公差或操作公差(例如，±10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，意思是不要求该几何形状的精确，而是形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修饰为“约”或“基本上”，将理解，这些数值和形状应被解释为包括围绕所述及的数值或形状的制造公差或操作公差(例如，±10％)。

图1是根据本发明构思的一些示例实施方式的集成电路器件100的一些部件的平面布局图。图2A是示出沿着图1的线X1-X1'截取的截面的部分构造的截面图，图2B是示出沿着图1的线X2-X2'截取的截面的部分构造的截面图，图2C是示出沿着图1的线Y1-Y1'截取的截面的部分构造的截面图，图2D是示出沿着图1的线Y2-Y2'截取的截面的部分构造的截面图。

参照图1和图2A至图2D，集成电路器件100包括衬底102，衬底102包括第一器件区RX1和第二器件区RX2以及在其间的器件间隔离区DTA。深沟槽DTR可以在器件间隔离区DTA中形成在衬底102中。第一器件区RX1和第二器件区RX2可以由深沟槽DTR限定。

衬底102可以包括诸如Si或Ge的半导体，或者诸如SiGe、SiC、GaAs、InAs、InGaAs或InP的化合物半导体。如在本说明书中使用的术语“SiGe”、“SiC”、“GaAs”、“InAs”、“InGaAs”和“InP”是指由每个术语中包括的元素组成的材料，而不是代表化学计量关系的化学式。衬底102可以包括导电区，例如掺有杂质的阱或掺有杂质的结构。

在第一器件区RX1和第二器件区RX2中，多个鳍型有源区F1和F2可以在垂直方向(Z方向)上从衬底102突出。多个鳍型有源区F1和F2可以在第一水平方向(X方向)上彼此平行地延伸。多个鳍型有源区F1和F2可以分别由在第一器件区RX1和第二器件区RX2中形成在衬底102中的器件隔离沟槽STR限定。多个鳍型有源区F1和F2中的每个的构成材料的具体示例如以上关于衬底102的构成材料所述。

多个鳍型有源区F1和F2可以包括设置在第一器件区RX1中的多个第一鳍型有源区F1和设置在第二器件区RX2中的多个第二鳍型有源区F2。多个鳍型有源区F1和F2中的每个可以具有鳍上表面FT。在图1中，设置在第一器件区RX1中的两个第一鳍型有源区F1和设置在第二器件区RX2中的两个第二鳍型有源区F2作为示例被示出，但示例实施方式不限于此，一个或者三个或更多个鳍型有源区F1和F2可以分别设置在第一器件区RX1和第二器件区RX2中。

在多个鳍型有源区F1和F2上，栅极线160在与第一水平方向(X方向)交叉的第二水平方向(Y方向)上延伸。图1示出了其中一条栅极线160设置在多个鳍型有源区F1和F2上的构造，但是设置在多个鳍型有源区F1和F2上的栅极线160的数量不受特别地限制。例如，至少两条栅极线160可以设置在多个鳍型有源区F1和F2中的每个上。

第一器件区RX1和第二器件区RX2中的器件隔离沟槽STR可以填充有器件隔离膜112。器件隔离膜112可以设置在衬底102和栅极线160之间，并且可以覆盖多个鳍型有源区F1和F2中的每个的侧壁。

器件隔离膜112可以包括氧化物膜、氮化物膜或其组合。器件隔离膜112可以接触多个鳍型有源区F1和F2中的每个的侧壁。器件隔离膜112的上表面的水平可以等于或低于多个鳍型有源区F1和F2中的每个的鳍上表面FT的水平。如在本说明书中使用的术语“水平”是指从衬底102的上表面起在垂直方向(Z方向或-Z方向)上的高度。

器件间隔离绝缘膜113可以设置在器件间隔离区DTA中在衬底102和栅极线160之间。器件间隔离绝缘膜113可以填充深沟槽DTR。器件间隔离绝缘膜113可以在第二水平方向(Y方向)上与多个鳍型有源区F1和F2分开而使器件隔离膜112在其间。器件间隔离绝缘膜113可以包括氧化物膜、氮化物膜或其组合。

栅极线160可以在多个鳍型有源区F1和F2、器件隔离膜112和器件间隔离绝缘膜113上在第二水平方向(Y方向)上延伸。在多个鳍型有源区F1和F2与栅极线160交叉的区域中，多个纳米片堆叠NSS可以设置在多个鳍型有源区F1和F2中的每个的鳍上表面FT上。多个纳米片堆叠NSS中的每个可以构成纳米片沟道区。多个纳米片堆叠NSS可以分别在沿垂直方向(Z方向)与多个鳍型有源区F1和F2间隔开的位置处面对多个鳍型有源区F1和F2中的每个的鳍上表面FT。

多个纳米片堆叠NSS各自可以包括在鳍型有源区F1和F2的鳍上表面FT上在垂直方向(Z方向)上彼此重叠的多个纳米片N1、N2和N3。如在本说明书中使用的术语“纳米片”是指具有基本上垂直于电流流动方向的截面的导电结构。应理解，纳米片包括纳米线。多个纳米片N1、N2和N3可以具有不同的离鳍上表面FT的垂直距离(Z方向距离)。

设置在一个鳍型有源区F1或F2上的栅极线160和纳米片堆叠NSS的数量不受特别地限制。例如，一个或多个纳米片堆叠NSS和一个或多个栅极线160可以设置在一个鳍型有源区F1或F2上。

图2A至图2D示出了多个纳米片堆叠NSS各自包括三个纳米片N1、N2和N3的情况，但是纳米片堆叠NSS中包括的纳米片的数量不受特别地限制。例如，多个纳米片堆叠NSS可以各自包括一个或更多个纳米片。多个纳米片N1、N2和N3中的每个可以具有沟道区。

在一些示例实施方式中，多个纳米片N1、N2和N3中的每个可以具有在约4nm至约6nm的范围内选择的厚度，但不限于此。这里，多个纳米片N1、N2、N3的厚度是在指垂直方向(Z方向)上的尺寸。在一些示例实施方式中，多个纳米片N1、N2和N3可以在垂直方向(Z方向)上具有基本相同的厚度。在另一些示例实施方式中，多个纳米片N1、N2和N3中的至少一些可以在垂直方向(Z方向)上具有不同的厚度。

如图2A和图2B所示，一个纳米片堆叠NSS中包括的多个纳米片N1、N2和N3可以各自在第一水平方向(X方向)上具有相同的尺寸。在另一些示例实施方式中，一个纳米片堆叠NSS中包括的多个纳米片N1、N2和N3中的至少一些可以在第一水平方向(X方向)上具有不同的尺寸。例如，多个纳米片N1、N2和N3当中的相对靠近鳍上表面FT的纳米片N1和N2在第一水平方向(X方向)上的长度可以小于或大于离鳍上表面FT最远的纳米片N3的长度。

如图2A所示，多个第一凹陷R1可以在第一器件区RX1中形成在第一鳍型有源区F1的上表面中，如图2B所示，多个第二凹陷R2可以在第二器件区RX2中形成在第二鳍型有源区F2的上表面中。在图2A和图2B中将多个第一凹陷R1和多个第二凹陷R2中的每个的最低表面的水平低于多个鳍型有源区F1和F2的鳍上表面FT的水平作为示例示出，但本发明构思不限于此。多个第一凹陷R1和多个第二凹陷R2中的每个的最低表面的水平可以与多个鳍型有源区F1和F2中的每个的鳍上表面FT的水平基本相同或相似。

如图2A和图2B所示，多个第一源极/漏极区SD1可以在第一器件区RX1中形成在多个第一凹陷R1上，多个第二源极/漏极区SD2可以在第二器件区RX2中形成在多个第二凹陷R2上。

栅极线160可以在覆盖多个鳍型有源区F1和F2之上的多个纳米片堆叠NSS的同时围绕多个纳米片N1、N2和N3中的每个。多个晶体管可以在多个鳍型有源区F1和F2与栅极线160彼此交叉的部分中形成在衬底102上。在一些示例实施方式中，第一器件区RX1是NMOS晶体管区，并且多个NMOS晶体管TR1可以在第一器件区RX1中形成在第一鳍型有源区F1和栅极线160彼此交叉的部分中。第二器件区RX2是PMOS晶体管区，并且多个PMOS晶体管TR2可以在第二器件区RX2中形成在第二鳍型有源区F2和栅极线160彼此交叉的部分中。

栅极线160可以包括主栅极部分160M和多个子栅极部分160S。主栅极部分160M可以覆盖纳米片堆叠NSS的上表面并在第二水平方向(Y方向)上延伸。多个子栅极部分160S一体地连接到主栅极部分160M，并且可以一个接一个地设置在多个纳米片N1、N2和N3之间以及在鳍型有源区F1和F2与最下面的纳米片N1之间。

栅极线160可以由金属、金属氮化物、金属碳化物或其组合形成。金属可以选自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd。金属氮化物可以选自TiN和TaN。金属碳化物可以是TiAlC。在一些示例实施方式中，栅极线160可以具有其中依次堆叠金属氮化物膜、金属膜、导电盖膜和间隙填充金属膜的结构。金属氮化物膜和金属膜可以包括选自Ti、Ta、W、Ru、Nb、Mo和Hf的至少一种金属。间隙填充金属膜可以由W膜或Al膜形成。多条栅极线160可以包括至少一个功函数含金属膜。所述至少一个功函数含金属膜可以包括选自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd的至少一种金属。

在一些示例实施方式中，栅极线160具有多个含金属膜的堆叠结构，并且在栅极线160当中，设置在第一器件区RX1中的局部区域(例如，一部分栅极线160)和设置在第二器件区RX2中的局部区域(例如，一部分栅极线160)可以具有不同的堆叠结构。例如，栅极线160的设置在第一器件区RX1中的局部区域和设置在第二器件区RX2中的局部区域可以具有选自TiAlC/TiN/W堆叠结构、TiN/TaN/TiAlC/TiN/W堆叠结构和TiN/TaN/TiN/TiAlC/TiN/W堆叠结构的不同堆叠结构，但是本发明构思不限于此。

栅极电介质膜152可以在多个纳米片N1、N2和N3与栅极线160之间。栅极电介质膜152可以包括覆盖多个纳米片N1、N2和N3中的每个的表面的部分、覆盖主栅极部分160M的侧壁的部分、覆盖多个鳍型有源区F1和F2中的每个的鳍上表面FT的部分、覆盖器件隔离膜112的上表面的部分、以及覆盖器件间隔离绝缘膜113的上表面的部分。

在一些示例实施方式中，栅极电介质膜152可以包括高介电膜。高介电膜可以由具有比硅氧化物膜的介电常数高的介电常数的材料制成。例如，高介电膜可以具有约10至约25的介电常数。高介电膜可以由铪氧化物制成，但不限于此。

多个纳米片N1、N2和N3可以由用相同元素制成的半导体层形成。在一个示例中，多个纳米片N1、N2和N3中的每个可以包括Si层。在第一器件区RX1中，多个纳米片N1、N2和N3可以掺有具有与第一源极/漏极区SD1的导电类型相同的导电类型的掺杂剂。在第二器件区RX2中，多个纳米片N1、N2和N3可以掺有具有与第二源极/漏极区SD2的导电类型相同的导电类型的掺杂剂。例如，多个纳米片N1、N2和N3可以在第一器件区RX1中包括掺有n型掺杂剂的Si层，并且多个纳米片N1、N2和N3可以在第二器件区RX2中包括掺有p型掺杂剂的Si层。

第一器件区RX1、第二器件区RX2和器件间隔离区DTA中栅极线160的侧壁(在下文中被称为栅极侧壁)可以被绝缘间隔物结构118覆盖。如图1所示，绝缘间隔物结构118可以以闭环形状围绕栅极线160以在第一水平方向(X方向)和第二水平方向(Y方向)上面对栅极侧壁。

如图2A、图2B和图2D所示，绝缘间隔物结构118可以分别在纳米片堆叠NSS、器件隔离膜112和器件间隔离绝缘膜113的上表面上覆盖栅极线160的栅极侧壁。绝缘间隔物结构118可以在多个纳米片堆叠NSS的上表面上覆盖主栅极部分160M的在第一水平方向(X方向)上的两个侧壁。绝缘间隔物结构118可以与栅极线160间隔开而使栅极电介质膜152在其间。

绝缘间隔物结构118可以在器件隔离膜112上覆盖每个纳米片堆叠NSS的在第二水平方向(Y方向)上的两个侧壁。因此，构成纳米片沟道区的多个纳米片N1、N2和N3中的每个的在第二水平方向(Y方向)上的两个侧壁可以被绝缘间隔物结构118覆盖。

绝缘间隔物结构118可以包括依次覆盖栅极线160的侧壁的内绝缘衬垫118A、空气间隔物AS1和外绝缘衬垫118C。在本说明书中使用的术语“空气”可以是指可能存在于大气中或可能在制造工艺期间引入的其他气体。

在一些示例实施方式中，内绝缘衬垫118A、空气间隔物AS1和外绝缘衬垫118C可以在第一水平方向(X方向)上具有相同的宽度。在另一些示例实施方式中，内绝缘衬垫118A、空气间隔物AS1和外绝缘衬垫118C中的至少一些可以在第一水平方向(X方向)上具有不同的宽度。

内绝缘衬垫118A可以面对栅极线160的侧壁而使栅极电介质膜152在其间。外绝缘衬垫118C可以在第一水平方向(X方向)和第二水平方向(Y方向)上与内绝缘衬垫118A间隔开而使空气间隔物AS1在其间。内绝缘衬垫118A和外绝缘衬垫118C可以分别由硅氮化物(SiN)、SiCN、SiBN、SiON、SiOCN、SiBCN或其组合形成。如在本说明书中使用的术语“SiN”、“SiCN”、“SiBN”、“SiON”、“SiOCN”和“SiBCN”是指由每个术语中包括的元素组成的材料，而不是代表化学计量关系的化学式。

如图1所示，空气间隔物AS1可以以闭环形状围绕栅极线160以在第一水平方向(X方向)和第二水平方向(Y方向)上面对栅极线160的侧壁。如图1、图2A和图2B所示，空气间隔物AS1可以包括在第一水平方向(X方向)上面对栅极线160的两个侧壁的部分。

如图2D所示，空气间隔物AS1可以包括在第二水平方向(Y方向)上面对多个纳米片N1、N2和N3中的每个的两个侧壁的部分。纳米片堆叠NSS的顶表面NT、多个纳米片N1、N2和N3中的每个的两个侧壁以及器件隔离膜112的上表面可以暴露于空气间隔物AS1。

如图2A和图2B所示，多个第一源极/漏极区SD1和多个第二源极/漏极区SD2各自可以不包括在垂直方向(Z方向)上与栅极线160的主栅极部分160M和绝缘间隔物结构118重叠的部分。

如图2A所示，多个内绝缘间隔物120可以在第一器件区RX1中在多个纳米片N1、N2和N3之间以及在第一鳍型有源区F1的鳍上表面FT和最下面的纳米片N1之间。多个内绝缘间隔物120可以在第一水平方向(X方向)上在多个子栅极部分160S和第一源极/漏极区SD1之间。

如图2D所示，在第一器件区RX1中，多个内绝缘间隔物120以及多个纳米片N1、N2和N3可以各自具有暴露于空气间隔物AS1的表面。多个内绝缘间隔物120中的每个的两个侧壁可以在第二水平方向(Y方向)上暴露于空气间隔物AS1。此外，多个纳米片N1、N2和N3当中的与多个内绝缘间隔物120垂直重叠的部分的两个侧壁可以在第二水平方向(Y方向)上暴露于空气间隔物AS1。

如图2A所示，在第一水平方向(X方向)上，第一器件区RX1中的多个子栅极部分160S的每个的两个侧壁可以被内绝缘间隔物120覆盖而使栅极电介质膜152在其间。第一器件区RX1中的多个子栅极部分160S可以与第一源极/漏极区SD1间隔开而使栅极电介质膜152和内绝缘间隔物120在其间。多个内绝缘间隔物120中的每个可以接触第一源极/漏极区SD1。多个内绝缘间隔物120的至少一部分可以在垂直方向(Z方向)上与绝缘间隔物结构118重叠。

内绝缘间隔物120可以由硅氮化物、硅氧化物、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC或其组合形成。内绝缘间隔物120还可以包括空气间隙。在一些示例实施方式中，内绝缘间隔物120可以由与绝缘间隔物结构118中包括的内绝缘衬垫118A和外绝缘衬垫118C中的至少一个相同的材料制成。在另一些示例实施方式中，内绝缘间隔物120可以由与构成绝缘间隔物结构118中包括的内绝缘衬垫118A和外绝缘衬垫118C的每个的材料不同的材料制成。

在第一水平方向(X方向)上，第一器件区RX1中的多个第一源极/漏极区SD1可以各自面对多个子栅极部分160S而使内绝缘间隔物120在其间。多个第一源极/漏极区SD1可以不包括与栅极电介质膜152接触的部分。

如图2B所示，第二器件区RX2中的多个子栅极部分160S的每个的在第一水平方向(X方向)上的两个侧壁可以与第二源极/漏极区SD2间隔开而使栅极电介质膜152在其间。在第二器件区RX2中，栅极电介质膜152可以包括与第二源极/漏极区SD2接触的部分。在第一水平方向(X方向)上，多个第二源极/漏极区SD2可以分别面对纳米片堆叠NSS和多个子栅极部分160S。在第二器件区RX2中，栅极电介质膜152可以在多个纳米片N1、N2和N3之间以及在第二鳍型有源区F2和最下面的纳米片N1之间，并且可以包括与多个纳米片N1、N2和N3垂直重叠的部分。

如图2D所示，在第二水平方向(Y方向)上，第二器件区RX2中的栅极电介质膜152和多个纳米片N1、N2和N3可以具有暴露于空气间隔物AS1的表面。

如图2A至图2C所示，栅极线160和栅极电介质膜152可以被盖绝缘图案164覆盖。盖绝缘图案164可以包括硅氮化物层。

在第一器件区RX1中，栅极线160的主栅极部分160M可以与第一源极/漏极区SD1间隔开而使绝缘间隔物结构118在其间。在第二器件区RX2中，栅极线160的主栅极部分160M可以与第二源极/漏极区SD2间隔开而使绝缘间隔物结构118在其间。

当第一器件区RX1是NMOS晶体管区并且第二器件区RX2是PMOS晶体管区时，第一器件区RX1中的多个第一源极/漏极区SD1可以包括掺有n型掺杂剂的Si层或掺有n型掺杂剂的SiC层，并且第二器件区RX2中的多个第二源极/漏极区SD2可以包括掺有p型掺杂剂的SiGe层。n型掺杂剂可以选自磷(P)、砷(As)和锑(Sb)。p型掺杂剂可以选自硼(B)和镓(Ga)。

第一器件区RX1中的多个第一源极/漏极区SD1和第二器件区RX2中的多个第二源极/漏极区SD2可以具有不同的形状和尺寸。多个第一源极/漏极区SD1和多个第二源极/漏极区SD2的形状不限于图2A和图2B所示的形状，具有各种形状和尺寸的多个第一源极/漏极区SD1和多个第二源极/漏极区SD2可以分别形成在第一器件区RX1和第二器件区RX2中。

如图2A和图2B所示，多个第一源极/漏极区SD1和多个第二源极/漏极区SD2可以被绝缘衬垫142覆盖。绝缘衬垫142可以共形地覆盖多个第一源极/漏极区SD1和多个第二源极/漏极区SD2中的每个的表面以及绝缘间隔物结构118的侧壁的一部分。绝缘衬垫142可以由硅氧化物、硅氮化物、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC或其组合形成。在一些示例实施方式中，绝缘衬垫142可以被省略。

第一器件区RX1和第二器件区RX2中的第一源极/漏极区SD1和第二源极/漏极区SD2可以被栅极间绝缘膜144覆盖。绝缘衬垫142可以在栅极间绝缘膜144与第一和第二源极/漏极区SD1和SD2之间。如图2A和图2B所示，栅极间绝缘膜144的上表面的水平可以低于盖绝缘图案164的上表面的水平。栅极间绝缘膜144可以由硅氧化物、硅氮化物、SiON、SiOCN或其组合形成。在一些示例实施方式中，绝缘衬垫142和栅极间绝缘膜144可以包括硅氧化物层。

绝缘间隔物结构118、绝缘衬垫142、栅极间绝缘膜144和盖绝缘图案164可以被层间绝缘膜190覆盖。层间绝缘膜190可以包括氧化物层、氮化物层、具有约2.2至约2.4的超低介电常数k的超低k(ULK)层或其组合。例如，层间绝缘膜190可以包括原硅酸四乙酯(TEOS)膜、高密度等离子体(HDP)膜、硼磷硅酸盐玻璃(BPSG)膜、SiON膜、SiN膜、SiOC膜、SiCOH膜或其组合。

在一些示例实施方式中，栅极间绝缘膜144和层间绝缘膜190各自包括氧化物膜，但是可以具有不同的密度。例如，栅极间绝缘膜144可以包括使用可流动化学气相沉积(FCVD)工艺或旋涂工艺形成的硅氧化物膜，层间绝缘膜190可以包括通过等离子体沉积方法形成的硅氧化物膜。在这种情况下，构成层间绝缘膜190的硅氧化物膜的密度可以大于构成栅极间绝缘膜144的硅氧化物膜的密度。

层间绝缘膜190可以包括突出绝缘部分190P，其在垂直方向(Z方向)上朝向绝缘间隔物结构118中包括的空气间隔物AS1向下突出。突出绝缘部分190P的最低水平可以低于绝缘间隔物结构118中包括的内绝缘衬垫118A和外绝缘衬垫118C的每个的最高水平。

如图2A和图2B所示，多个源极/漏极接触174和多个源极/漏极通路接触192可以形成在第一器件区RX1和第二器件区RX2中的多个第一源极/漏极区SD1和多个第二源极/漏极区SD2上。多个第一源极/漏极区SD1和多个第二源极/漏极区SD2可以通过多个源极/漏极接触174和多个源极/漏极通路接触192连接到上导电线(未示出)。

金属硅化物膜172可以形成在第一和第二源极/漏极区SD1和SD2与源极/漏极接触174之间。在一些示例实施方式中，金属硅化物膜172可以包括Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er或pd。例如，金属硅化物膜172可以由钛硅化物制成。

多个源极/漏极接触174可以在垂直方向(Z方向)上穿透栅极间绝缘膜144和绝缘衬垫142以接触金属硅化物膜172。多个源极/漏极通路接触192可以在垂直方向(Z方向)上穿透层间绝缘膜190以接触源极/漏极接触174的上表面。金属硅化物膜172可以被省略。在这种情况下，多个源极/漏极接触174可以分别直接接触第一源极/漏极区SD1和第二源极/漏极区SD2的对应区域。

如图2C所示，栅极接触184和栅极通路接触194可以形成在栅极线160上。栅极线160可以通过栅极接触184和栅极通路接触194连接到上导电线(未示出)。

栅极接触184和栅极通路接触194可以设置在器件间隔离区DTA中并配置为连接到栅极线160的主栅极部分160M。然而，本发明构思不限于此。例如，栅极接触184和栅极通路接触194设置在第一器件区RX1和第二器件区RX2的至少一个中，并且可以配置为连接到栅极线160的主栅极部分160M。

栅极接触184可以在垂直方向(Z方向)上穿透盖绝缘图案164以接触栅极线160的上表面。栅极通路接触194可以在垂直方向(Z方向)上穿透层间绝缘膜190以接触栅极接触184的上表面。

在一些示例实施方式中，多个源极/漏极接触174、栅极接触184、多个源极/漏极通路接触192和栅极通路接触194可以各自包括金属插塞和围绕金属插塞的导电阻挡层。金属插塞可以由W、Co、Cu、Ru、Mn或其组合制成，导电阻挡层可以由Ti、Ta、TiN、TaN或其组合形成，但不限于此。

在一些示例实施方式中，多个源极/漏极接触174、栅极接触184、多个源极/漏极通路接触192和栅极通路接触194中的每个的侧壁可以由接触绝缘间隔物(未示出)围绕。接触绝缘间隔物可以由硅氮化物、SiCN、SiCON或其组合形成，但不限于此。

图1和图2A至图2D所示的集成电路器件100包括在纳米片堆叠NSS、器件隔离膜112和器件间隔离绝缘膜113中的每个的上表面上覆盖栅极线160的栅极侧壁的绝缘间隔物结构118，并且绝缘间隔物结构118包括空气间隔物AS1。因此，在第一器件区RX1、第二器件区RX2和器件间隔离区DTA的每个中，可以减小由相对相邻设置的多个导电区之间(例如，栅极线160和多个源极/漏极接触174之间)的耦合引起的寄生电容。此外，绝缘间隔物结构118包括在分别设置于纳米片堆叠NSS、器件隔离膜112和器件间隔离绝缘膜113上的部分处的空气间隔物AS1，使得由多个鳍型有源区F1和F2与栅极线160之间的耦合产生的寄生电容可以减小。因此，形成在第一器件区RX1和第二器件区RX2中的多个晶体管的每个的导通(ON)电流特性和关断(OFF)电流特性被改善，从而有助于提高晶体管的性能和可靠性，并且集成电路器件100的可靠性可以被提高。

图3A和图3B是示出根据本发明构思的另外的示例实施方式的集成电路器件200的截面图，图3A是示出与沿着图1的线X1-X1'截取的截面对应的区域的部分构造的截面图，图3B是示出与沿着图1的线X2-X2'截取的截面对应的区域的部分构造的截面图。

参照图3A和图3B，集成电路器件200具有与参照图1和图2A至图2D描述的集成电路器件100基本相同的构造。然而，集成电路器件200包括多个第一源极/漏极区SD21和多个第二源极/漏极区SD22，而不是参照图2A和图2B所示的多个第一源极/漏极区SD1和多个第二源极/漏极区SD2。

多个第一源极/漏极区SD21可以形成在第一凹陷R21中的每个上，多个第二源极/漏极区SD22可以形成在第二凹陷R22中的每个上。与图2A和图2B所示的多个第一凹陷R1和多个第二凹陷R2不同，多个第一凹陷R21和多个第二凹陷R22可以具有在第一水平方向(X方向)上进一步延伸的宽度以包括在垂直方向(Z方向)上与绝缘间隔物结构118重叠的部分。此外，在集成电路器件200中，一个纳米片堆叠NSS中包括的多个纳米片N1、N2和N3可以在第一水平方向(X方向)上具有不同的尺寸。第一凹陷R21和第二凹陷R22以及第一源极/漏极区SD21和第二源极/漏极区SD22的其他详细构造可以与参照图2A和图2B针对第一凹陷R1和第二凹陷R2以及第一源极/漏极区SD1和第二源极/漏极区SD2描述的那些基本相同。

图4是示出根据本发明构思的另外的示例实施方式的集成电路器件300的截面图。图4示出了与沿着图1的线Y2-Y2'截取的截面对应的区域的部分构造。

参照图4，集成电路器件300可以具有与参照图1和图2A至图2D描述的集成电路器件100基本相同的构造。然而，集成电路器件300包括绝缘间隔物结构318，而不是集成电路器件100中包括的绝缘间隔物结构118。

与参照图1以及图2A、图2B和图2D对绝缘间隔物结构118的描述类似，绝缘间隔物结构318可以包括依次覆盖栅极线160(见图1、图2A和图2B)的侧壁的内绝缘衬垫118A、空气间隔物AS3和外绝缘衬垫118C。然而，绝缘间隔物结构318还包括在内绝缘衬垫118A和外绝缘衬垫118C之间的底部绝缘间隔物318R。底部绝缘间隔物318R可以设置在第一器件区RX1和第二器件区RX2以及其间的器件间隔离区DTA中。底部绝缘间隔物318R的下表面可以具有与器件隔离膜112接触的部分和与器件间隔离绝缘膜113接触的部分。底部绝缘间隔物318R的上表面可以在第二水平方向(Y方向)上非线形地延伸。在第一器件区RX1、第二器件区RX2和器件间隔离区DTA中，底部绝缘间隔物318R的上表面可以暴露于空气间隔物AS3。

在第一器件区RX1和第二器件区RX2中，底部绝缘间隔物318R可以包括与纳米片堆叠NSS中包括的多个纳米片N1、N2和N3中的至少一个接触的表面。在第一器件区RX1中，底部绝缘间隔物318R可以具有与多个内绝缘间隔物120接触的表面。在第二器件区RX2中，底部绝缘间隔物318R可以具有与栅极电介质膜152接触的表面。

空气间隔物AS3可以具有与参照图2A、图2B和图2D针对空气间隔物AS1所述基本相同的构造。然而，空气间隔物AS3的面对衬底102的底部水平可以受底部绝缘间隔物318R限制。因此，器件隔离膜112和器件间隔离绝缘膜113可以不暴露于空气间隔物AS3。在另外的示例实施方式中，与图4所示不同，器件隔离膜112或器件间隔离绝缘膜113的至少一个上表面可以包括不被底部绝缘间隔物318R覆盖并暴露于空气间隔物AS3的局部区域。

图5是根据本发明构思的另外的示例实施方式的集成电路器件400的框图。

参照图5，集成电路器件400包括具有第一区I和第二区II的衬底102。衬底102的第一区I和第二区II是指衬底102的不同区域，第一区I和第二区II可以是在水平方向上彼此间隔开的区域。

在一些示例实施方式中，第一区I和第二区II可以是执行不同操作的区域。在另外的示例实施方式中，第一区I和第二区II可以是执行彼此相同或相似的操作的区域。

在一些示例实施方式中，第一区I可以是其中形成以低功率模式操作的器件的区域，第二区II可以是其中形成以高功率模式操作的器件的区域。在另外的示例实施方式中，第一区I可以是其中形成存储器件或非存储器件的区域，第二区II可以是其中形成诸如输入/输出器件(I/O)的外围电路的区域。

在一些示例实施方式中，第一区I和第二区II中的至少一个可以是构成易失性存储器件(诸如动态随机存取存储器(DRAM)、静态RAM(SRAM)等)或非易失性存储器件(诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除ROM(EPROM)、电可擦除ROM(EEPROM)、铁磁ROM(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、闪存等)的区域。

在另外的示例实施方式中，第一区I和第二区II中的至少一个可以是其中形成诸如逻辑器件的非存储器件的区域。逻辑器件可以包括执行期望的逻辑功能的标准单元，诸如计数器和缓冲器。标准单元可以包括各种类型的逻辑单元，该逻辑单元包括诸如晶体管和电阻器的多个电路元件。逻辑单元可以构成例如与(AND)、与非(NAND)、或(OR)、或非(NOR)、异或(XOR)、异或非(XNOR)、反相器(INV)、加法器(ADD)、缓冲器(BUF)、延迟(DLY)、滤波器(FIL)、多路复用器(MXT/MXIT)、或/与/反相器(OAI)、与/或(AO)、与/或/反相器(AOI)、D触发器、复位触发器、主从触发器、锁存器等。

在一些示例实施方式中，在集成电路器件400中，第二区II中的图案形成密度可以小于第一区I中的图案形成密度。

在一些示例实施方式中，第一区I和第二区II中的任何一个可以包括选自参照图1至图4针对集成电路器件100、200和300描述的结构的至少一种结构。

图6A和图6B是示出根据本发明构思的另外的示例实施方式的集成电路器件400A的截面图，图6A是示出与沿着图1的线X1-X1'截取的截面对应的区域的部分构造的截面图，图6B是示出与沿着图1的线X2-X2'截取的截面对应的区域的部分构造的截面图。

集成电路器件400A可以包括如参照图5所述具有第一区I和第二区II的衬底102。选自参照图1至图4针对集成电路器件100、200和300描述的结构的至少一种结构可以设置在集成电路器件400A的第一区I中。图6A和图6B所示的结构可以设置在集成电路器件400A的第二区II中。

参照图6A和图6B，与参照图2A至图2D针对集成电路器件100描述的结构基本相同的结构可以设置在集成电路器件400A的第二区II中。然而，在集成电路器件400A的第二区II中，可以包括绝缘间隔物结构418，而不是图1、图2A、图2B和图2D所示的绝缘间隔物结构118。

绝缘间隔物结构418可以具有与绝缘间隔物结构118不同的结构。在一些示例实施方式中，绝缘间隔物结构418可以不包括与绝缘间隔物结构118中包括的空气间隔物AS1对应的空气间隔物。

绝缘间隔物结构418可以由覆盖栅极线160的侧壁的至少一个含硅绝缘膜形成。在一些示例实施方式中，所述至少一个含硅绝缘膜可以由硅氮化物、硅氧化物、SiCN、SiBN、SiON、SiOCN、SiBCN或其组合形成。例如，绝缘间隔物结构418可以包括多层，该多层包括依次覆盖栅极线160的侧壁的第一硅氮化物层、硅氧化物层和第二硅氮化物层，但是本发明构思不限于此。绝缘间隔物结构418的其他详细构造可以与以上参照图1、图2A、图2B和图2D针对绝缘间隔物结构118描述的那些基本相同。

图7A和图7B分别是用于描述根据本发明构思的另外的示例实施方式的集成电路器件500的平面布局图。

参照图7A和图7B，集成电路器件500可以包括如参照图5所述具有第一区I和第二区II的衬底102。图7A示出了集成电路器件500的设置在第一区I中的构造，图7B示出了集成电路器件500的设置在第二区II中的构造。

在集成电路器件500的第一区I和第二区II中，多个鳍型有源区F1和F2中的每个在垂直方向(Z方向)上从衬底102突出，并且多个鳍型有源区F1和F2中的每个的侧壁可以被绝缘膜512覆盖。绝缘膜512可以具有与参照图2C和图2D的器件隔离膜112和器件间隔离绝缘膜113的组合结构对应的构造。

尽管未在图7A和图7B中示出，但是参照图2A至图2D描述的包括多个纳米片N1、N2和N3的纳米片堆叠NSS可以设置在多个鳍型有源区F1和F2上。

多条栅极线160可以在多个鳍型有源区F1和F2上围绕多个纳米片N1、N2和N3，并在第二水平方向(Y方向)上延伸。

尽管未在图7A和图7B中示出，但是在集成电路器件500的第一区I和第二区II中，如参照图2A和图2B所述的多个第一源极/漏极区SD1和多个第二源极/漏极区SD2可以设置在多个鳍型有源区F1和F2上。多个第一源极/漏极区SD1和多个第二源极/漏极区SD2可以设置在多条栅极线160中的每条的两侧。

集成电路器件500可以包括在第一区I中以闭环形状分别围绕多条栅极线160的多个绝缘间隔物结构118。多个绝缘间隔物结构118可以在第一区I中分别覆盖栅极线160的在第一水平方向(X方向)和第二水平方向(Y方向)上的侧壁。绝缘间隔物结构118的其他详细构造可以与以上参照图1、图2A、图2B和图2D描述的那些基本相同。

集成电路器件500可以包括在第二区II中以闭环形状分别围绕多条栅极线160的多个绝缘间隔物结构418。多个绝缘间隔物结构418可以在第二区II中分别覆盖栅极线160的在第一水平方向(X方向)和第二水平方向(Y方向)上的侧壁。绝缘间隔物结构418的其他详细构造可以与以上参照图6A和图6B描述的那些基本相同。

在一些示例实施方式中，在集成电路器件500的在图7A中示出的第一区I的构造中，沿着线X1A-X1A'截取的截面的构造可以具有如图2A所示的构造，沿着线X2A-X2A'截取的截面的构造可以具有如图2B所示的构造。此外，在集成电路器件500的在图7B中示出的第二区II的构造中，沿着线X1B-X1B'截取的截面的构造可以具有如图6A所示的构造，沿着线X2B-X2B'截取的截面的构造可以具有如图6B所示的构造。

图8A和图8B分别是用于描述根据本发明构思的另外的示例实施方式的集成电路器件600的平面布局图。

参照图8A和图8B，集成电路器件600可以包括如参照图5所述具有第一区I和第二区II的衬底102。图8A示出了集成电路器件600的设置在第一区I中的构造，图8B示出了集成电路器件600的设置在第二区II中的构造。

在集成电路器件600的第一区I和第二区II中，多个鳍型有源区F6中的每个在垂直方向(Z方向)上从衬底102突出，并且多个鳍型有源区F6中的每个的侧壁可以被绝缘膜612覆盖。绝缘膜612可以具有与参照图2C和图2D的器件隔离膜112和器件间隔离绝缘膜113的组合结构对应的构造。

尽管未在图8A和图8B中示出，但是参照图2A至图2D描述的包括多个纳米片N1、N2和N3的纳米片堆叠NSS可以设置在多个鳍型有源区F6上。

在多个鳍型有源区F6上，多条栅极线660可以围绕多个纳米片N1、N2和N3中的每个，并且可以在第二水平方向(Y方向)上延伸。多个鳍型有源区F6和多条栅极线660可以分别具有与参照图1和图2A至图2D针对多个鳍型有源区F1和F2以及栅极线160所述基本相同的构造。

在集成电路器件600的第一区I和第二区II中，多个鳍型有源区F6可以沿第二水平方向(Y方向)以可变节距布置。因此，多个鳍型有源区F6之间在第二水平方向(Y方向)上的分隔距离可以取决于位置而变化。在第一水平方向(X方向)上，多个鳍型有源区F6中的每个的长度可以根据位置而变化。

尽管未在图8A和图8B中示出，但是在集成电路器件600的第一区I和第二区II中，如参照图2A和图2B所述的多个第一源极/漏极区SD1和多个第二源极/漏极区SD2可以设置在多个鳍型有源区F6上。多个第一源极/漏极区SD1和多个第二源极/漏极区SD2可以分别设置在多条栅极线660中的每条的两侧。

集成电路器件600可以包括在第一区I中以闭环形状分别围绕多条栅极线660的多个绝缘间隔物结构118。多个绝缘间隔物结构118可以在第一区I中分别覆盖栅极线660的在第一水平方向(X方向)和第二水平方向(Y方向)上的侧壁。绝缘间隔物结构118的其他详细构造可以与以上参照图1、图2A、图2B和图2D描述的那些基本相同。

集成电路器件600可以包括在第二区II中以闭环形状分别围绕多条栅极线660的多个绝缘间隔物结构418。多个绝缘间隔物结构418可以在第二区II中分别覆盖栅极线660的在第一水平方向(X方向)和第二水平方向(Y方向)上的侧壁。绝缘间隔物结构418的其他详细构造可以与以上参照图6A和图6B描述的那些基本相同。

在一些示例实施方式中，在集成电路器件600的在图8A中示出的第一区I的构造中，沿着线X1A-X1A'截取的截面的构造可以具有与图2A所示的构造的至少一部分相同的构造，沿着线X2A-X2A'截取的截面的构造可以具有与图2B所示的构造的至少一部分相同的构造。此外，在集成电路器件600的在图8B中示出的第二区II的构造中，沿着线X1B-X1B'截取的截面的构造可以具有与图6A所示的构造的至少一部分相同的构造，沿着线X2B-X2B'截取的截面的构造可以具有与图6B所示的构造的至少一部分相同的构造。

多个晶体管TR61可以在集成电路器件600的第一区I中形成在多个鳍型有源区F6和多条栅极线660交叉的多个位置处，多个晶体管TR62可以在第二区II中形成在多个鳍型有源区F6和多条栅极线660彼此交叉的多个位置处。多个晶体管TR61和多个晶体管TR62可以各自构成上拉晶体管、下拉晶体管或传输晶体管以配置多个SRAM单元。上拉晶体管可以由PMOS晶体管形成，下拉晶体管和传输晶体管各自可以由NMOS晶体管形成。

图9A是用于说明根据本发明构思的另外的示例实施方式的集成电路器件700的平面布局图，图9B是示出沿着图9A的线X7-X7'截取的截面的部分构造的截面图，图9C是示出沿着图9A的线Y71-Y71'截取的截面的部分构造的截面图，图9D是示出沿着图9A的线Y72-Y72'截取的截面的部分构造的截面图。

集成电路器件700可以包括如参照图5所述具有第一区I和第二区II的衬底102。在集成电路器件700中，第一区I包括选自参照图1至图4针对集成电路器件100、200和300描述的结构的至少一种结构，参照图9A至图9D描述的结构可以被包括在第二区II中。

参照图9A至图9D，集成电路器件700可以包括在第二区II中在垂直方向(Z方向)上从衬底102突出的多个鳍型有源区F7。多个鳍型有源区F7可以在第一水平方向(X方向)上彼此平行地延伸。多个鳍型有源区F7中的每个可以由形成在衬底102中的器件隔离沟槽STR7限定。器件隔离沟槽STR7可以填充有器件隔离膜712。多个鳍型有源区F7中的每个的侧壁可以被器件隔离膜712覆盖。

突出高过器件隔离膜712的鳍沟道区FC可以设置在多个鳍型有源区F7中的每个上。鳍沟道区FC可以一体地连接到鳍型有源区F7。在多个鳍型有源区F7上，栅极线760可以围绕鳍沟道区FC并在第二水平方向(Y方向)上延伸得长。在图9A中，示出了两个鳍型有源区F7和设置在这两个鳍型有源区F7上的一条栅极线760，但是鳍型有源区F7和栅极线760中的每个的数量不限于所示示例，并且可以被各种各样地选择。器件隔离膜712可以设置在衬底102和栅极线760之间，并且可以覆盖鳍型有源区F7的侧壁。

如图9B所示，多个凹陷R7可以在鳍沟道区FC的两侧形成在鳍型有源区F7之上，并且多个源极/漏极区SD7可以形成在多个凹陷R7上。

多个鳍型有源区F7、鳍沟道区FC、栅极线760、多个源极/漏极区SD7和器件隔离膜712的构成材料分别与针对参照图1和图2A至图2D描述的多个鳍型有源区F1和F2、多个纳米片N1、N2和N3、栅极线160、多个第一源极/漏极区SD1和多个第二源极/漏极区SD2以及器件隔离膜112的构成材料所述基本相同。

多个晶体管TR7可以形成在多个鳍型有源区F7和栅极线760彼此交叉的部分中。多个晶体管TR7中的每个可以是NMOS晶体管或PMOS晶体管。

栅极电介质膜752可以在鳍沟道区FC和栅极线760之间。栅极电介质膜752可以包括覆盖鳍沟道区FC的表面的部分、覆盖栅极线760的侧壁的部分和覆盖器件隔离膜712的上表面的部分。栅极电介质膜752的构成材料与参照图2A至图2D描述的栅极电介质膜152的构成材料相同。

在集成电路器件700中，第二区II中的栅极线760(见图9A)在第一水平方向(X方向)上的宽度可以大于第一区I中的栅极线160(见图1)在第一水平方向(X方向)上的宽度，但本发明构思不限于此。

在第二区II中，栅极线760的侧壁(在下文中，被称为栅极侧壁)可以被绝缘间隔物结构718覆盖。如图9A所示，绝缘间隔物结构718可以以闭环形状围绕栅极线760以在第一水平方向(X方向)和第二水平方向(Y方向)上面对栅极侧壁。

如图9B和图9D所示，绝缘间隔物结构718可以在鳍沟道区FC的顶表面FCT和器件隔离膜712的上表面上覆盖栅极线760的栅极侧壁。绝缘间隔物结构718可以在鳍沟道区FC的顶表面FCT上覆盖栅极线760的在第一水平方向(X方向)上的两个侧壁。绝缘间隔物结构718可以在器件隔离膜712上覆盖鳍沟道区FC的顶表面FCT和鳍沟道区FC的在第二水平方向(Y方向)上的两个侧壁。绝缘间隔物结构718可以与栅极线760间隔开而使栅极电介质膜752在其间。

绝缘间隔物结构718可以包括依次覆盖栅极线760的侧壁的内绝缘衬垫118A、空气间隔物AS1和外绝缘衬垫118C。

如图9A所示，空气间隔物AS1可以以闭环形状围绕栅极线760以在第一水平方向(X方向)和第二水平方向(Y方向)上面对栅极线760的侧壁。空气间隔物AS1可以面对栅极线760的侧壁而使栅极电介质膜752和内绝缘衬垫118A在其间。

如图9D所示，在器件隔离膜712上，鳍沟道区FC的在第二水平方向(Y方向)上的两个侧壁可以面对空气间隔物AS1。鳍沟道区FC的顶表面FCT和两个侧壁以及器件隔离膜712的上表面可以各自包括暴露于空气间隔物AS1的部分。鳍沟道区FC的暴露于空气间隔物AS1的部分可以与器件隔离膜712垂直地重叠。

内绝缘衬垫118A、空气间隔物AS1和外绝缘衬垫118C的详细描述与参照图1、图2A、图2B和图2D描述的那些基本相同。

如图9B和图9C所示，栅极线760和栅极电介质膜752可以被盖绝缘图案164覆盖。栅极线760可以与源极/漏极区SD7间隔开而使绝缘间隔物结构718在其间。

在第二区II中，源极/漏极区SD7可以被栅极间绝缘膜144覆盖。绝缘衬垫142可以共形地覆盖多个源极/漏极区SD7中的每个的表面和绝缘间隔物结构718的侧壁的一部分。绝缘间隔物结构718、绝缘衬垫142、栅极间绝缘膜144和盖绝缘图案164可以被层间绝缘膜190覆盖。层间绝缘膜190可以包括突出绝缘部分190P，其在垂直方向(Z方向)上朝向绝缘间隔物结构718中包括的空气间隔物AS1向下突出。绝缘衬垫142、栅极间绝缘膜144、盖绝缘图案164和层间绝缘膜190的其他详细构造可以与以上参照图2A至图2D描述的那些基本相同。

尽管未在图9A和图9B中示出，但是在第二区II中，具有与图1、图2A和图2B所示的源极/漏极接触174和源极/漏极通路接触192类似的结构的源极/漏极接触和源极/漏极通路接触可以设置在多个源极/漏极区SD7上。多个源极/漏极区SD7可以通过多个该源极/漏极接触和多个该源极/漏极通路接触连接到上导电线(未示出)。此外，具有与图1和图2C所示的栅极接触184和栅极通路接触194的结构类似的结构的栅极接触和栅极通路接触可以设置在栅极线760上。栅极线760可以通过该栅极接触和该栅极通路接触连接到上导电线(未示出)。

参照图9A至图9D描述的集成电路器件700包括在鳍沟道区FC和器件隔离膜712上覆盖栅极线760的侧壁的绝缘间隔物结构718，并且绝缘间隔物结构718包括空气间隔物AS1。因此，当源极/漏极接触在第二区II中与栅极线760相邻设置时，可以减小由栅极线760和源极/漏极接触之间的耦合产生的寄生电容。此外，可以减小由多个鳍型有源区F7和栅极线760之间的耦合产生的寄生电容。因此，可以改善形成在第二区II中的多个晶体管的每个的导通(ON)电流特性和关断(OFF)电流特性，从而提高晶体管的性能和可靠性以及集成电路器件700的可靠性。

图9E是示出根据本发明构思的另外的示例实施方式的集成电路器件700A的截面图。在图9E中，示出了与沿着图9A的线Y72-Y72'截取的截面对应的区域的部分构造。

参照图9E，集成电路器件700A可以具有与参照图9A至图9D描述的集成电路器件700基本相同的构造。然而，集成电路器件700A包括绝缘间隔物结构728，而不是集成电路器件700的第二区II中包括的绝缘间隔物结构718。

与参照图9A和图9D对绝缘间隔物结构718的描述类似，绝缘间隔物结构728可以包括依次覆盖栅极线760(见图9A和9B)的侧壁的内绝缘衬垫118A、空气间隔物AS7和外绝缘衬垫118C。然而，绝缘间隔物结构728还包括插置在内绝缘衬垫118A和外绝缘衬垫118C之间的底部绝缘间隔物728R。底部绝缘间隔物728R可以具有与器件隔离膜712接触的表面和与鳍沟道区FC接触的表面。底部绝缘间隔物728R的上表面可以在第二水平方向(Y方向)上非线形地延伸。底部绝缘间隔物728R的上表面可以暴露于空气间隔物AS7。

空气间隔物AS7可以具有与参照图9A、图9B和图9D针对空气间隔物AS1所述基本相同的构造。然而，空气间隔物AS7的面对衬底102的底部水平可以受底部绝缘间隔物728R限制。因此，器件隔离膜712可以不暴露于空气间隔物AS7。在另外的示例实施方式中，与图9E所示不同，器件隔离膜712的上表面可以包括不被底部绝缘间隔物728R覆盖的局部区域，因此该局部区域可以暴露于空气间隔物AS7。

图10A是根据本发明构思的另外的示例实施方式的集成电路器件800A的部分区域的透视图。

参照图10A，集成电路器件800A包括在衬底102上被堆叠以在垂直方向(Z方向)上彼此重叠的多个电路区CCA。器件隔离膜812可以在衬底102和多个电路区CCA之间。器件隔离膜812可以具有与参照图2C和图2D针对器件隔离膜112所述基本相同的构造。

多个电路区CCA可以各自包括参照图1和图2A至图2D描述的集成电路器件100中包括的部件。例如，多个电路区CCA可以各自包括：纳米片堆叠NSS，包括多个纳米片N1、N2和N3；栅极线160，在覆盖多个纳米片堆叠NSS的同时覆盖多个纳米片N1、N2和N3中的每个；绝缘间隔物结构118，覆盖栅极线160和多个纳米片N1、N2和N3；以及多个源极/漏极区SD，与多个纳米片N1、N2和N3接触。绝缘间隔物结构118可以包括依次覆盖栅极线160的侧壁的内绝缘衬垫118A、空气间隔物AS1和外绝缘衬垫118C。多个源极/漏极区SD中的每个可以具有如关于图2A所示的第一源极/漏极区SD1所述的构造。在图10A中，由“C1”指示的局部区域的沿着线X8A-X8A'的截面构造可以与图2A所示的截面构造的对应部分基本相同。

在多个电路区CCA的每个中，包括多个纳米片N1、N2和N3的纳米片堆叠NSS、栅极线160、绝缘间隔物结构118以及多个源极/漏极区SD可以被绝缘结构814覆盖。绝缘结构814可以包括氧化物膜、氮化物膜或其组合，但不限于此。

多个电路区CCA当中的在垂直方向(Z方向)上彼此相邻的两个电路区CCA中包括的栅极线160可以在垂直方向(Z方向)上彼此间隔开而使绝缘结构814在其间，并且可以在垂直方向(Z方向)上彼此重叠。多个电路区CCA当中的在垂直方向(Z方向)上彼此相邻的两个电路区CCA中包括的源极/漏极区SD可以在垂直方向(Z方向)上彼此间隔开而使绝缘结构814在其间，并且可以在垂直方向(Z方向)上彼此重叠。

图10A示出了其中衬底102上的两个电路区CCA在垂直方向(Z方向)上彼此重叠的结构，但本发明构思不限于此。例如，在衬底102上，至少三个电路区CCA可以在垂直方向(Z方向)上彼此重叠。

图10B是根据本发明构思的另外的示例实施方式的集成电路器件800B的部分区域的透视图。

参照图10B，集成电路器件800B可以具有与参照图10A针对集成电路器件800A所述基本相同的构造。然而，在集成电路器件800B中，多个源极/漏极区SD中的每个可以具有与针对图2B所示的第二源极/漏极区SD2所述相同的构造。在图10B中，由“C2”指示的局部区域的沿着线X8B-X8B'的截面构造可以与图2B所示的截面构造的对应部分基本相同。

图10C是根据本发明构思的另外的示例实施方式的集成电路器件800C的部分区域的透视图。

参照图10C，集成电路器件800C可以具有与参照图10A针对集成电路器件800A所述基本相同的构造。然而，集成电路器件800C包括在衬底102上在垂直方向(Z方向)上彼此重叠的四个电路区CCA。

在集成电路器件800C中，四个电路区CCA各自包括覆盖栅极线160以及多个纳米片N1、N2和N3的绝缘间隔物结构118，并且绝缘间隔物结构118可以包括依次覆盖栅极线160的侧壁的内绝缘衬垫118A、空气间隔物AS1和外绝缘衬垫118C。集成电路器件800C中包括的多个源极/漏极区SD中的每个可以具有与针对图2A所示的第一源极/漏极区SD1或图2B所示的第二源极/漏极区SD2所述相同的构造。

参照图10A至图10C描述的集成电路器件800A、800B和800C各自包括在垂直方向(Z方向)上重叠的多个电路区CCA，并且多个电路区CCA的每个中包括的栅极线160的侧壁被包括空气间隔物AS1的绝缘间隔物结构118覆盖。因此，可以减小在多个电路区CCA的每个中在栅极线160和相对邻近于栅极线160设置的导电区之间的不希望的寄生电容。因此，可以提高集成电路器件800A、800B和800C的可靠性。

图11A至图19D是按照工艺顺序示出根据本发明构思的一些示例实施方式的制造集成电路器件的方法的截面图，图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A和图19A是按照工艺顺序示出与沿着图1的线X1-X1'截取的截面对应的区域的部分构造的截面图，图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B和图19B是按照工艺顺序示出与沿着图1的线X2-X2'截取的截面对应的区域的部分构造的截面图，图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C和图19C是按照工艺顺序示出与沿着图1的线Y1-Y1'截取的截面对应的区域的部分构造的截面图，图12D、图14D、图15D、图16D、图18D和图19D是按照工艺顺序示出与沿着图1的线Y2-Y2'截取的截面对应的区域的部分构造的截面图。将参照图11A至图19D描述参照图1和图2A至图2D所示的集成电路器件100的示例制造方法。在图11A至图19D中，与图1和图2A至图2D中相同的附图标记表示相同的构件，并且其详细描述在此被省略。

参照图11A至图11C，在将多个牺牲半导体层104和多个纳米片半导体层NS一个接一个交替地堆叠在衬底102上之后，通过蚀刻多个牺牲半导体层104、多个纳米片半导体层NS和衬底102中的每个的一部分而在衬底102中形成器件隔离沟槽STR。结果，形成在垂直方向(Z方向)上从衬底102向上突出的多个鳍型有源区F1和F2，并且多个牺牲半导体层104和多个纳米片半导体层NS可以在多个鳍型有源区F1和F2中的每个的鳍上表面FT上保留为沿第一水平方向(X方向)伸长。

多个牺牲半导体层104和多个纳米片半导体层NS可以由具有不同蚀刻选择性的半导体材料形成。在一些示例实施方式中，多个纳米片半导体层NS可以包括Si层，多个牺牲半导体层104可以由SiGe层形成。在一些示例实施方式中，多个牺牲半导体层104中的Ge含量可以是恒定的。构成多个牺牲半导体层104的SiGe层可以具有在约5原子％至约60原子％(例如，约10原子％至约40原子％)的范围内选择的恒定Ge含量。构成多个牺牲半导体层104的SiGe层中的Ge含量可以根据需要各种各样地选择。

此后，形成填充器件隔离沟槽STR的器件隔离膜112，并且在器件间隔离区DTA中蚀刻器件隔离膜112的一部分，结果，可以蚀刻衬底102的暴露部分以形成限定第一器件区RX1和第二器件区RX2的深沟槽DTR，并且可以用器件间隔离绝缘膜113填充深沟槽DTR。此后，回蚀刻器件隔离膜112和器件间隔离绝缘膜113，使得多个牺牲半导体层104和多个纳米片半导体层NS中的每个的侧壁可以在第一器件区RX1和第二器件区RX2中暴露。在回蚀刻器件隔离膜112和器件间隔离绝缘膜113之后获得的所得结构中，器件隔离膜112和器件间隔离绝缘膜113中的每个的上表面的水平可以低于多个鳍型有源区F1和F2中的每个的鳍上表面FT的水平。

参照图12A至图12D，可以在图11A至图11C的所得结构上形成包括绝缘衬垫114、虚设栅极图案DP和虚设盖图案DC的堆叠图案。堆叠图案可以形成在图11A至图11C所示的多个牺牲半导体层104、多个纳米片半导体层NS、器件隔离膜112和器件间隔离绝缘膜113上以在第二水平方向(Y方向)上延伸。

此后，在多个牺牲半导体层104、多个纳米片半导体层NS、器件隔离膜112和器件间隔离绝缘膜113上，可以形成初步间隔物结构P118以覆盖虚设栅极图案DP的侧壁。初步间隔物结构P118可以覆盖包括虚设栅极图案DP的堆叠图案的在第一水平方向(X方向)上的两个侧壁和在第二水平方向(Y方向)上的两个侧壁。当从一平面(例如，X-Y平面)看时，初步间隔物结构P118可以以闭环形状围绕包括虚设栅极图案DP的堆叠图案。

在一些示例实施方式中，绝缘衬垫114可以包括通过等离子体沉积方法形成的硅氧化物膜，虚设栅极图案DP可以由多晶硅膜形成，虚设盖图案DC可以由硅氮化物膜形成。

初步间隔物结构P118可以包括依次覆盖虚设栅极图案DP的侧壁的内绝缘衬垫118A、牺牲衬垫118B和外绝缘衬垫118C。牺牲衬垫118B可以由与内绝缘衬垫118A和外绝缘衬垫118C中的每个的材料不同的材料制成。在一些示例实施方式中，当内绝缘衬垫118A和外绝缘衬垫118C由硅氮化物膜制成时，牺牲衬垫118B可以包括硅氧化物膜，但本发明构思不限于此。

在形成初步间隔物结构P118之后，通过在第一器件区RX1中选择性地去除多个牺牲半导体层104和多个纳米片半导体层NS中的每个的一部分而从多个纳米片半导体层NS形成包括多个纳米片N1、N2和N3的纳米片堆叠NSS，通过在纳米片堆叠NSS的两侧蚀刻第一鳍型有源区F1的一些区域而在第一鳍型有源区F1的上部上形成多个第一凹陷R1，通过选择性地去除经由多个第一凹陷R1从纳米片堆叠NSS的两侧暴露的多个牺牲半导体层104的部分而形成多个凹进空间ID，形成填充多个凹进空间ID的多个内绝缘间隔物120，以及在纳米片堆叠NSS的两侧形成填充多个第一凹陷R1的多个第一源极/漏极区SD1。多个第一源极/漏极区SD1可以分别形成在与虚设栅极图案DP间隔开而使初步间隔物结构P118在其间的位置处。

为了形成多个第一源极/漏极区SD1，在第一器件区RX1中，可以从第一鳍型有源区F1的从多个第一凹陷R1的底部暴露的表面以及多个纳米片N1、N2和N3中的每个的侧壁外延生长半导体材料。在一些示例实施方式中，为了形成多个第一源极/漏极区SD1，可以使用包括元素半导体前体的原材料来执行低压化学气相沉积(LPCVD)工艺、选择性外延生长(SEG)工艺或循环沉积和蚀刻(CDE)工艺。在一些示例实施方式中，多个第一源极/漏极区SD1可以包括掺有n型掺杂剂的Si层。为了形成多个第一源极/漏极区SD1，可以使用硅烷(SiH

可以通过在第二器件区RX2中选择性地去除多个牺牲半导体层104和多个纳米片半导体层NS中的每个的一部分而形成包括来自多个纳米片半导体层NS的多个纳米片N1、N2和N3的纳米片堆叠NSS，可以通过蚀刻从纳米片堆叠NSS的两侧暴露的第二鳍型有源区F2而在第二鳍型有源区F2上形成多个第二凹陷R2，可以在纳米片堆叠NSS的两侧形成填充多个第二凹陷R2的多个第二源极/漏极区SD2。多个第二源极/漏极区SD2可以分别形成在与虚设栅极图案DP间隔开而使初步间隔物结构P118在其间的位置处。

为了形成多个第二源极/漏极区SD2，在第二器件区RX2中，可以从第二鳍型有源区F2的从多个第二凹陷R2的底部暴露的表面以及多个纳米片N1、N2和N3中的每个的侧壁外延生长半导体材料。在一些示例实施方式中，多个第二源极/漏极区SD2可以包括掺有p型掺杂剂的SiGe层。可以使用Si源和Ge源来形成多个第二源极/漏极区SD2。作为Si源，可以使用硅烷(SiH

此后，在第一器件区RX1和第二器件区RX2中，可以形成覆盖多个第一源极/漏极区SD1和多个第二源极/漏极区SD2中的每个的表面以及多个初步间隔物结构P118中的每个的表面的绝缘衬垫142，并且可以在绝缘衬垫142上形成栅极间绝缘膜144。

参照图13A至图13C，可以通过从图12A至图12D的所得结构去除虚设盖图案DC来暴露虚设栅极图案DP的上表面。

当虚设盖图案DC的材料与内绝缘衬垫118A和外绝缘衬垫118C中的每个的材料相同或相似时，在去除虚设盖图案DC的同时，内绝缘衬垫118A和外绝缘衬垫118C中的每个的上侧的一些区域一起被去除，使得内绝缘衬垫118A和外绝缘衬垫118C中的每个的上表面水平可以低于牺牲衬垫118B的上表面水平。

参照图14A至图14D，通过从图13A至图13C的所得结构选择性地去除虚设栅极图案DP和绝缘衬垫114，可以在多个纳米片堆叠NSS、器件隔离膜112和器件间隔离绝缘膜113中的每个上提供栅极空间GS，并且通过经由栅极空间GS选择性地去除保留在多个鳍型有源区F1和F2上的多个牺牲半导体层104，栅极空间GS可以延伸到多个纳米片N1、N2和N3之间的空间以及最下面的纳米片N1和鳍上表面FT之间的空间。

当从X-Y平面看时，初步间隔物结构P118可以以闭环形状限定栅极空间GS。构成初步间隔物结构P118的内绝缘衬垫118A可以通过栅极空间GS暴露。

在一些示例实施方式中，为了选择性地去除多个牺牲半导体层104，可以使用多个纳米片N1、N2和N3与多个牺牲半导体层104之间的蚀刻选择性差异。可以使用湿蚀刻工艺或干蚀刻工艺来选择性地去除多个牺牲半导体层104。

参照图15A至图15D，通过在图14A至图14D的所得结构上形成高介电膜，在栅极空间GS中，可以形成栅极电介质膜152以覆盖多个纳米片N1、N2和N3以及多个鳍型有源区F1和F2中的每个的暴露表面。

参照图16A至图16D，在将覆盖栅极电介质膜152并填充栅极空间GS的导电层形成于图15A至图15D的所得结构中之后，可以回蚀刻导电层和栅极电介质膜152，使得导电层和栅极电介质膜152仅填充栅极空间GS的部分区域。结果，可以在栅极空间GS中形成覆盖栅极电介质膜152的栅极线160。此后，可以在栅极线160上形成填充栅极空间GS的盖绝缘图案164。

参照图17A至图17C，在第一器件区RX1和第二器件区RX2的每个中，在通过沿垂直方向(Z方向)穿透栅极间绝缘膜144和绝缘衬垫142而形成暴露多个第一源极/漏极区SD1和多个第二源极/漏极区SD2的多个源极/漏极接触孔174H之后，可以形成在多个源极/漏极接触孔174H下方覆盖第一源极/漏极区SD1和第二源极/漏极区SD2的多个金属硅化物膜172以及填充多个源极/漏极接触孔174H的多个源极/漏极接触174。此外，可以通过在垂直方向(Z方向)上穿透盖绝缘图案164来形成连接到栅极线160的栅极接触184。第一器件区RX1和第二器件区RX2中的多个源极/漏极接触174可以形成为在第一水平方向(X方向)上面对栅极线160。

参照图18A至图18D，可以通过从图17A至图17C的所得结构选择性地去除牺牲衬垫118B来形成空气间隔物AS1，从而可以形成包括内绝缘衬垫118A、空气间隔物AS1和外绝缘衬垫118C的绝缘间隔物结构118。可以使用各向同性干蚀刻工艺来选择性地去除牺牲衬垫118B，但不限于此。

如图18D所示，空气间隔物AS1可以形成为在第一器件区RX1、器件间隔离区DTA和第二器件区RX2之上连续地延伸。

在一些示例实施方式中，当绝缘衬垫142和栅极间绝缘膜144由与牺牲衬垫118B的构成材料相同的材料或具有相似蚀刻选择性的材料制成时，在选择性地去除牺牲衬垫118B时，如图18A和18B所示，绝缘衬垫142和栅极间绝缘膜144中的每个的上侧的一部分可以与牺牲衬垫118B一起被去除。

在另一些示例实施方式中，绝缘衬垫142可以由与牺牲衬垫118B的材料不同的材料或具有不同蚀刻选择性的材料形成。例如，牺牲衬垫118B和栅极间绝缘膜144可以包括硅氧化物膜，绝缘衬垫142可以由硅氮化物膜制成。在这种情况下，在选择性地去除牺牲衬垫118B时，与图18A和图18B所示那些不同，绝缘衬垫142几乎不被去除并且可以保持图17A和图17B所示的形状。

在第一器件区RX1中，空气间隔物AS1可以包括插置在栅极线160和第一源极/漏极区SD1之间的部分、以及在器件隔离膜112上暴露多个纳米片N1、N2和N3和多个内绝缘间隔物120的部分。在第二器件区RX2中，空气间隔物AS1可以包括插置在栅极线160和第二源极/漏极区SD2之间的部分、以及在器件隔离膜112上暴露多个纳米片N1、N2和N3和栅极电介质膜152的部分。

如图18A和图18B所示，在形成空气间隔物AS1之后，可以暴露多个源极/漏极接触174中的每个的上侧壁。如图18D所示，在形成空气间隔物AS1之后，器件隔离膜112和器件间隔离绝缘膜113中的每个的上表面的一些区域可以暴露于空气间隔物AS1。

参照图19A至图19D，可以形成覆盖图18A至图18D的所得结构的层间绝缘膜190。可以使用CVD工艺来形成层间绝缘膜190。

在一些示例实施方式中，在用于形成层间绝缘膜190的沉积工艺期间，可以控制绝缘材料的台阶覆盖特性，从而可以减轻或防止层间绝缘膜190所需的绝缘材料通过内绝缘衬垫118A和外绝缘衬垫118C之间的空间沉积在空气间隔物AS1中。在形成层间绝缘膜190之后，关于层间绝缘膜190中的一些，填充内绝缘衬垫118A和外绝缘衬垫118C之间的上部空间的突出绝缘部分190P可以保持形状。空气间隔物AS1的顶部水平可以由突出绝缘部分190P限制。

层间绝缘膜190可以形成为围绕多个源极/漏极接触174中的每个的上侧壁。层间绝缘膜190可以包括在第一水平方向(X方向)上插置在多个源极/漏极接触174中的每个的上侧壁与空气间隔物AS1之间的部分。

此后，如图2A至图2C所示，可以形成穿过层间绝缘膜190连接到多个源极/漏极接触174的多个源极/漏极通路接触192以及穿过层间绝缘膜190连接到栅极接触184的栅极通路接触194。

在上文中，图1和图2A至图2D所示的集成电路器件100的一些示例制造方法已经参照图11A至图19D被描述，但是可以在本发明构思的范围内作出各种修改和改变。因此，对于本领域技术人员将明显的是，可以制造从图3A至图10C中描述的集成电路器件200、300、400、400A、500、600、700、700A、800A、800B、800C修改和改变的各种结构。

在一些示例实施方式中，为了制造参照图3A和图3B所示的集成电路器件200，可以执行参照图11A至图19D描述的工艺。然而，在执行参照图12A至图12D描述的工艺时，代替形成多个第一凹陷R1和多个第二凹陷R2，可以形成具有图3A和图3B所示形状的第一凹陷R21和第二凹陷R22。为了形成图3A和图3B所示形状的第一凹陷R21和第二凹陷R22，当选择性地蚀刻多个牺牲半导体层104和多个纳米片半导体层NS中的每个的一部分时，可以适当地控制诸如蚀刻选择性的蚀刻条件。

在另外的示例实施方式中，为了制造图4所示的集成电路器件300，可以执行参照图11A至图19D描述的工艺。然而，在如参照图18A至图18D所述从图17A至图17C的所得结构选择性地去除牺牲衬垫118B的工艺中，可以仅去除牺牲衬垫118B的一部分，从而保留牺牲衬垫118B的与器件隔离膜112和器件间隔离绝缘膜113相邻的一些部分。结果，牺牲衬垫118B的保留部分可以以图4所示的底部绝缘间隔物318R的形式保留。

在另外的示例实施方式中，为了制造图10A至图10C所示的集成电路器件800A、800B和800C，可以包括通过执行参照图11A至图19D描述的工艺而在形成于衬底102上的器件隔离膜812上依次形成多个电路区CCA的步骤。取决于将要形成在衬底102上的堆叠的电路区CCA的数量，可以重复地执行参照图11A至图19D描述的工艺。

虽然已经参照本发明构思的一些示例实施方式具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中作出形式和细节上的各种改变。

本申请基于2021年1月26日在韩国知识产权局提交的第10-2021-0011034号韩国专利申请并要求其优先权，该韩国专利申请的公开内容通过引用全文合并于此。