结型场效应晶体管

技术领域

本发明涉及一种功率半导体器件，更具体地说，本发明涉及一种结型场效应晶体管。

背景技术

结型场效应晶体管(JFET)的运行通过在源极端和漏极端之间提供导电路径，该导电路径的形成通过响应施加在第三端上的电压形成的导电沟道。该第三端为沟道控制端，如栅极端或者基极端。与金属绝缘场效应晶体管(MISFET)形成对照，JFET包括至少一个不通过绝缘体独立于沟道区的沟道控制端。沟道控制端可以被理解为，由于当合适的偏置电压施加在栅极端或基极端时，沟道特性将被改变，电流在漏源端流过，晶体管被导通。相应地，当合适的反向偏置电压施加于栅极端或基极端时，器件的沟道将被夹断，晶体管被断开。偏置电压取决于多个区域的导电类型(如n型或者p型)，以及晶体管是常通(即正常状态为导通状态)器件还是常断(即通常状态为断开)器件。

JFET可用于高压应用中的功率晶体管。在高压应用中，功率晶体管被要求扛住几百伏电压范围的断开电压、并且具有几安培或几十安培的导通电流。在某些高压应用中，大电压摆动会对晶体管造成伤害，如沟道损坏、晶体管源漏极电压摆动盖过沟道控制端上的信号，使得器件切换导通状态、并把噪声和振荡传至电路其他部分。因此，可以避免上述有害情况出现的系统、电路和器件级的改动，是本领域重要的革新领域。

发明内容

因此本发明的目的在于解决现有技术的上述技术问题，提出一种改进的结型场效应晶体管。

根据本发明的实施例，提出了一种结型场效应晶体管，包括：漏极区；漏极端，耦接至漏极区；绝缘电极；绝缘端，耦接至绝缘电极；其中：所述结型场效应晶体管具有有源区；所述绝缘电极向漏极端呈现一个电容，该电容的电容值介于有源区每平方厘米0.1纳法到有源区横向范围每平方厘米10纳法之间。

根据本发明的实施例，还提出了一种结型场效应晶体管，包括：漏极区、源极区、基极区；沟道区形成的沟道；第一端，耦接至漏极区；第二端，耦接至源极区；第三端，耦接至基极区；集成高压电容端，耦接至集成高压电容电极；其中：集成高压电容电极与漏极区形成一电容；如果在基极区施加偏置电压，将完全耗尽沟道的多数载流子；如果在集成高压电容端施加偏置电压，由于集成高压电容电极相对于沟道区的定位，所述沟道损耗的多数载流子最多为无偏置浓度的10％。

根据本发明的实施例，还提出了一种结型场效应晶体管，包括：漏极区、源极区、基极区、沟道区；第一端，耦接至漏极区；第二端，耦接至源极区；第三端，耦接至基极区；绝缘电极，被绝缘体绝缘；第四端，耦接至绝缘电极；其中：沟道的一部分与绝缘体接触，并且不被绝缘电极覆盖。

根据本发明各方面的上述结型场效应晶体管，减小了晶胞尺寸、具有更好的屏蔽性能，且使器件具有更强的耐压。

附图说明

图1示意性示出了根据本发明实施例的垂直平面JFET 140形式的器件的轴侧截面图100及其对应的器件150；

图2为根据本发明实施例的复合器件200的示例电路示意图；

图3为根据本发明实施例的复合器件300的示例电路示意图；

图4为根据本发明实施例的JFET的两个横截面400和450的示意图；

图5为根据本发明实施例的JFET的横截面500的示意图；

图6示出了带有集成电容器的垂直JFET的横截面600和轴侧横截面650。

具体实施方式

下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。

在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当理解，当称元件“耦接到”或“连接到”另一元件时，它可以是直接耦接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

在本说明书中公开的晶体管的特定应用可以被应用在多种场合。例如，本申请中讨论的晶体管可被用作为功率晶体管。所述功率晶体管可被用在功率因数校正(PFC)电路，全类型的功率变换器(如交流到交流、直流到交流等)，电机驱动电路，以及其他本领域技术人员所熟知的大功率应用。所述功率晶体管可被用在企业级数据中心基础设施应用、电动汽车电源、高能微波产生器如微波炉、以及其他本领域技术人员所熟知的大功率应用。特定应用为功率晶体管扛住几百伏电压范围的断开电压、并且具有几安培或几十安培的导通电流。

在本说明书中公开的晶体管的特定应用可利用不同的半导体材料。例如，晶体管可以使用各种III-IV材料(例如氮化镓或碳化硅)作为基本半导体材料来制造。在碳化硅的情况下，掺杂剂可包括作为p型掺杂剂的铝或硼以及作为n型掺杂剂的磷或氮。当使用氮化镓时，掺杂剂可以包括作为p型掺杂剂的镁和作为n型掺杂剂的硅或氧。因此，本申请公开的材料的各个区域可以在诸如碳化硅之类的各种半导体材料中形成，并且可以通过为所选半导体材料引入兼容的掺杂剂物种来激活，以形成诸如沟道、沟道控制、漏极和源极区的有源区。

在特定的高压应用中，电容器可用于防止因电压和电流大幅波动而引起的振铃或其他不稳定性。对于高压应用中使用的晶体管，电容器可用于屏蔽晶体管的端子，使其不受另类(即另一种掺杂)端子的电压和电流波动的影响，以提高晶体管的压摆率，防止因晶体管通道状态变化过快而引起的振铃或其他不稳定性，以及增加在电路的各个节点和端子之间形成的任何反馈回路的相位和电压裕量。然而，尽管稳定性是晶体管器件性能的一个重要方面，但空间也是一个重要方面，因为除其他原因外，器件的成本随着器件消耗的衬底(例如晶圆)的表面积而增加。此外，电容器要执行上述某些操作，需要在物理上接近其屏蔽的端子。因此，大功率晶体管可以从集成高压电容中获益。更具体地说，由一组晶胞组成的大功率晶体管可以受益于将高压电容器集成到器件的单元中。

在本发明的具体实施例中，公开了一种带有集成电容器的JFET。在具体实施例中，JFET为功率JFET，集成电容器为高压电容器。集成电容器可包括JFET侧面区域内的绝缘电极。该绝缘电极可向JFET的漏极端提供电容。换句话说，漏极端和绝缘电极可以是两个电极的一部分，这两个电极定义了具有上述电容的电容器。在大功率应用中，JFET作为功率晶体管，用于抗住大电压并流经几十安培电流，绝缘电极可向JFET的漏极端提供电容，电容值从JFET的有源区每平方厘米0.1纳法(0.1nF/cm

本申请所讨论的发明的特定益处可产生于各种类型的晶体管。如上所述，晶体管可以是JFET。JFET可以是晶胞JFET或多单元JFET。晶体管可以是横向器件、垂直器件、平面器件、鳍器件和/或沟槽器件。晶体管也可以是BJT、IGBT、MISFET、HEMT和许多其他器件类型。因此，尽管本发明中的许多实施例针对JFET，但本发明不限于此类器件。

图1示意性示出了根据本发明实施例的垂直平面JFET 140形式的器件的轴侧截面图100及其对应的器件150。JFET 140位于衬底101上，通过向衬底101引入掺杂剂、或通过在衬底101上生长或淀积层形成，或单独形成后附着(或贴)在衬底101上。

JFET 140是个四端器件，包括漏极区102和耦接至漏极区的漏极端193。在横截面图上，所述漏极区102同时也是器件的衬底101和漏极端103，而在横截面未示出处，漏极区102可以是形成在衬底101底部的接触区。JFET 140还包括耦接至绝缘电极106的绝缘端114。同样地，在横截面未示出处，绝缘端114可以是形成至绝缘电极106的触点。绝缘电极106可以被包覆在绝缘体107中。绝缘体107可以覆盖JFET 140的更多部分，但为了使JFET140的其余部分可见，图1仅显示绝缘电极106的附近部分。JFET 140还包括源极区104、124和源极端105、125。JFET 140还包括形成在外延层110上的垂直沟道区108和横向沟道区109、129。可以通过经由基极端112向基极区111、113、121施加偏置电压来耗尽沟道区。基极区111、113、121的材料显示为重掺杂较暗区域(基极区113)，连接到更轻掺杂的较亮区域(基极区111、121)。较亮区域是直接影响器件通道的部分。基极端112可以是JFET 140的唯一控制端。

在本发明的具体实施例中，所讨论的晶体管为常通晶体管，表示该晶体管在控制电极未被施加偏置电压时处于导电状态。JFET 140是常通晶体管的一个例子。源极区104、124、沟道区108、109、129、外延层110和衬底101具有第一导电类型，而基极区111、121具有第二导电类型。因此，当基极区111、121未被施加偏置电压时，存在从源极区104、124垂直向下穿过器件到漏极区102的导电路径，JFET 140处于导通或导电状态。然而，当经由基极端112向基极区111、121施加偏置时，沟道(可以耗尽大多数载流子(例如，在所示的情况下，在横向沟道区109、129处))和JFET将变成非导电状态。在特定实施例中，基极区111、121的浅阴影部分可以是重掺杂的p型(p+)区域，源极区104、124可以是重掺杂的n型区域(n+)区域，基极区111的深阴影部分可以是更重掺杂的p型区域(p++)，垂直沟道区108、横向沟道区109、129、外延层110，衬底101可以是轻掺杂的n型(n)区域。在本发明其他实施例中，可切换这些区域的极性以形成具有相反导电类型的器件。

JFET 140的配置使得绝缘电极106向漏极端103呈现一个电容，该电容在器件示意图150中被表示为电容器151，在JFET 140的有源区的横向范围(lateral extent)内，其容值为0.1nF/cm

在本发明的具体实施例中，向器件的漏极端呈现电容的绝缘电极不是器件的栅极。在JFET的情况下，绝缘电极被相应配置和安置，使其不能导致沟道耗尽。正如将在下面讨论的一些实施例中看到的，绝缘电极不需要对通道产生影响这一事实可以提供显著的好处，例如减小晶胞尺寸、在屏蔽位置设置方面具有更大的灵活性、在器件运行时可施加到绝缘端上的电压具有更大灵活性，以及更厚的绝缘体层使电容器更坚固。在特定实施例中，绝缘电极的位置应确保，当向绝缘电极施加偏置电压时，其不会使沟道耗尽超过沟道多数载流子无偏置浓度的10％；而如果该偏置电压被施加到JFET的基极区，则沟道会被完全耗尽。在特定实施例中，绝缘电极的位置使得当施加偏置电压时，它不能将JFET的状态改变至导电状态。

图1中绝缘电极106不是JFET 140的栅极。JFET 140的横向沟道区109、129具有由该区域中的掺杂浓度定义的多数载流子的无偏置浓度，并且施加到基极区111、121的偏压完全耗尽横向沟道区109、129的多数载流子。然而，绝缘电极106相对于横向沟道区109、129的位置，使得如果将相同的偏置电压施加到绝缘端114上，会使横向沟道区109、129从无偏置状态消耗最多10％的沟通区域。由于绝缘电极106不是器件的栅极，所以JFET 140是四端JFET，但仅包括单通道控制端。以绝缘端114的形式提供的第四端仅用于偏置呈现给JFET140的漏极端103的电容器。

在本发明的具体实施例中，JFET可以包括集成高压电容端形式的绝缘端。在本发明的具体实施例中，集成高压电容端不是器件的沟道控制端。尽管在一些实施例中，施加到该端子的偏置电压可能会影响沟道的导电状态，但在其他实施例中，施加到该端子的偏置电压对导电状态的影响被降到最小。集成高压电容端可以在器件的横向范围内以金属或重掺杂多晶硅区域的形式耦接到绝缘电极。覆盖集成电极的绝缘体可以比标准晶体管的栅极绝缘体厚，厚度可以大于1000A(埃)。增加的厚度虽然对标准栅电极的效能有害，但会使电容器在承受大电压而不发生击穿的能力方面更加坚硬。在特定实施例中，绝缘电极的绝缘体可与器件的沟道区接触，并且把沟道区从绝缘电极分开大于1000A的距离。

回到图1所示实施例，对于标准功率晶体管，绝缘体107可以比栅极绝缘体厚。例如，绝缘体107可以大于1000A。该厚度通常会限制施加到绝缘电极106上的偏压冲击沟道区109、129、108的能力。然而，与绝缘电极106(例如，穿过电容器151)相比，它确实允许绝缘体107承受施加到漏极区102的更高电压，这对于高功率应用是有益的，因为漏极端103上的电压可以达到数百伏。

在本发明的具体实施例中，本申请中公开的器件可用于诸如复合器件的系统中。复合器件可以包括高压晶体管和低压晶体管。复合器件可包括常通晶体管和常断晶体管。复合器件可以包括连接到一第二晶体管的JFET，该JFET例如具有上述讨论的一个或多个特性的JFET。例如，JFET可以是高压常通器件，与常断低功率器件串联，形成复合高压开关。常断低功率器件可以是增强型FET(场效应晶体管)。常断器件可以是如常通器件一样，在单独衬底上形成的硅器件。常通器件和常断器件可以串联在一起，并作为单个开关运行。尽管在本申请的其余部分中使用了这种类型的系统作为示例，但本申请所公开的器件可以更广泛地适用于各种类型的系统。

图2提供了复合器件200的示例电路示意图。复合器件200包括连接到FET 201的图1中的JFET 140。如上所述，JFET 140是高功率常通器件、FET201是常断增强型FET。在复合器件中，FET 201的状态设置了复合器件的状态。这两个器件耦接在一起，产生一个具有特定特性的高压开关，该特性不仅取决于电路的拓扑结构，还取决于器件的物理布局。关于电路的内部拓扑，JFET140的源极端105连接到FET 201的漏极端202，JFET 140的基极端112连接到FET 201的源极端203，JFET 140的绝缘端114连接到FET 201的沟道控制端207。

复合器件200是一个三端器件，包括漏极端210、栅极端220和源极端230。栅极端220耦接到FET 201的沟道控制端207。漏极端210连接到JFET 140的漏极端103。源极端230连接到FET 201的源极端203和JFET 140的基极端112。响应于在栅极端220施加的适当偏置信号，复合器件200在漏极端210和源极端230之间形成导电路径。复合器件200可用于高压开关应用中，其中开关基于施加到栅极端220的偏置电压改变其状态。例如，当栅极端220上的偏置电压低时，漏极端210和源极端230之间可能没有导电通路，而当栅极端220上的偏置电压高时，漏极端210和源极端230之间可能存在低阻抗导电通路。电容器151在这种情况下提供了显著的好处，因为它可以控制复合器件的压摆率，从而提高电路的稳定性。在本发明的具体实施例中，器件可耐受约为1～100安培的电流，电容器可具有约为1pF～10nF的电容值。

在本发明的具体实施例中，本申请公开的器件可包括用于集成高压电容的屏蔽。该屏蔽可以通过向与集成高压电容共享一个公共节点的器件引入另一个电容来实现。例如，与耦接至绝缘端114的绝缘电极的表面积相比，通过将JFET140基极区的更多表面积呈现至器件的漏极端103，可以为诸如电容器151的集成电容器提供屏蔽。该基极区可至少部分地将该绝缘电极从该器件的漏极端屏蔽。这种方法在某些应用中可能是有益的。例如，在图2所示的电路类型中，绝缘电极耦接至FET 201的沟道控制端。因此，通过电容器151的耦接带来的噪声可能会导致FET 201在不应该导通或断开时被导通或被断开，从而导致系统不稳定。因此，本申请公开的具有集成高压电容的器件还可以被配置为向复合器件的漏极端呈现屏蔽电容器，例如图3中的复合器件300中所示的屏蔽电容器301。通过添加该屏蔽电容器301，复合器件300可以展现上述复合器件200的所有特性。屏蔽电容器301可以被这样概念化，由电荷载流子的移动导致的漏极端210上电势变化，会导致电容器151放电或充电，并对沟道控制端207的电势产生相应的影响，而现在由于电荷载流子的变化必须与屏蔽电容器301的存在进行抗衡，因此对沟道控制端207的影响被减小。屏蔽程度随着屏蔽电容器301相对于电容器151的电容而增加。

图4包括两个横截面400和450，来阐述本发明某些实施例带来的具体益处。如上所述，本申请公开的某些器件包括不用于控制沟道的绝缘电极的特性增加了提供给设计的灵活性，下文将参考横截面400和450具体阐述。所示的两个横截面都是JFET器件，形成在衬底401和451上。所述器件也包括外延区402、452，沿基极区404和454的顶部延伸的横向沟道区403、453，以及由基极区404、454之间的间隙(gap)形成的垂直沟道区420、460。所述器件还包括扩展区，该扩展区延伸到基极区404、454下方。所述器件还包括源极区405、455以及源极端406和456。基极区404、454以与图1中的基极区111类似的方式偏置出页面平面。

在本发明的具体实施例中，集成电容器比标准栅电极形成的电容器更坚固。横截面400包括绝缘电极407，其与器件的漏极形成电容器。包覆绝缘电极407并与横向沟道区403的顶部接触的绝缘体408是该电容器的电介质。绝缘电极407通过向页面平面外的绝缘端施加电压而被偏置。绝缘体可以是各种材料，例如氮化硅、二氧化硅、氮化硅氧、氧化铝、氮化铝或其他电介质。由于绝缘电极407不需要用作器件的栅极，所以横截面400的器件呈现出若干有益的特性。例如，该绝缘体的厚度409可以大于1000A。在特定实施例中，例如横截面400所示的实施例，绝缘体可以是1200A到2500A之间的任何地方。这是有益的，因为漏极端(例如，衬底401)上的电压可以是数百伏，而增加的绝缘体厚度使电容器较少可能被击穿。

在本发明的具体实施例中，集成电容器不需要延伸到其集成到的器件的整个横向沟道区。例如，绝缘电极407不需要覆盖器件的整个沟道区(即，它不需要一直延伸到源极区和横向沟道区之间的触点)。横向沟道区403的一部分与绝缘体408接触，并且不被绝缘电极407覆盖。如图4所示，绝缘电极407在横向沟道上延伸距离410，但不在横向沟道的一部分上延伸(即没有继续延伸)。以类似的方式，根据本发明的器件可以包括绝缘电极，其中至少一部分沟道区域不被沟道覆盖。这是有益的，因为源极端406和绝缘电极407之间的距离(图中标记为距离411)是使晶胞最小化的限制特征尺寸。换言之，由于绝缘电极407不需要在横向上一直延伸到源极区405，因此晶胞可以做得更窄，因此可以实现显著的空间节省。在横截面450中，包覆在绝缘体458中的绝缘电极457甚至比横截面400中的更窄。因此，基于横截面450的器件的晶胞间距可以更小，同时仍然向器件的漏极提供电容。如横截面450所示，绝缘电极457甚至不延伸到垂直沟道区460的宽度上。距离459示出了这种差异。无论如何，这两个横截面说明了使用这些实施例中公开的集成电极的晶胞，其晶胞间距如何不受四端装置的最小所需的源极到栅极间距的影响，其中绝缘电极407、457是该装置的栅极。

在本发明的具体实施例中，绝缘电极可以为器件的源极端提供屏蔽。在这些实施例中，绝缘电极可以被概念化为晶体管的屏蔽板。除了由器件的基极区提供的屏蔽之外，还可以使用绝缘电极和基极区屏蔽源极端，同时基极区也屏蔽绝缘电极本身。所述器件可以包括用于垂直沟道的基极区中具有间隙的基极区。在这些器件中，器件的电流可以通过间隙在漏极区和源极区之间垂直流动。基极区可以位于源极和漏极之间。在这些实施例中，绝缘电极可以位于间隙上方，并且可以覆盖间隙。然而，绝缘电极的横向范围仍可能小于沟道区域的横向范围。在这两种情况下，绝缘电极都可以用来屏蔽源极端，而对间隙全部覆盖可能会提供更高程度的屏蔽。图4提供了这两种方法的示例，例如绝缘电极407覆盖基极区404中的间隙，而绝缘电极457位于基极区454中的间隙上方，但不覆盖该间隙。在横截面400中，绝缘电极407的横向范围不延伸到源极区405。然而，在这两种情况下，晶胞间距都可以最小化，横截面450的结构在晶胞间距方面更加有利。在某些应用中，缺少以距离459标记的重叠是有害的，因为在源极端456和漏极之间提供的屏蔽较少(即，与横截面400的情况相比，在横截面400中，电极超出两侧的垂直沟道410)。

图4的横截面还说明了器件如何向复合器件(如复合器件300)提供屏蔽电容器(如屏蔽电容器301)。如前一段所述，绝缘电极407和457用于屏蔽器件的一部分，使其免受施加到器件漏极的电压的影响。这两个器件都可以被概念化为源极端406和456的屏蔽板。特别地，绝缘电极407由于延伸至基极区404，因此提供了高度屏蔽。这是因为基极区404和454向器件的漏极端提供了电容。当图4的器件用作图3中的JFET 140时，由基极区提供的电容可以是图3中的屏蔽电容301的一部分。

在本发明的具体实施例中，集成电容器的位置可以使其与器件的沟道隔开。集成电容器的位置可以与晶胞在同一裸片上，但不一定与晶体管器件位于同一单元中。集成电容器也可以与晶体管位于同一单元中，但位于远离器件沟道的部分。集成电极可位于器件源极区设置的区域之外，沿沟道横向尺寸的方向或垂直于该尺寸。例如，绝缘电极可以位于由图1中的基极区触点占据的器件区域内，或者可以位于如图5所示的器件主要部分的侧面。在横截面500中，绝缘电极501包覆在绝缘体502中，并且位于与器件503相同的裸片上，但不靠近器件503的沟道。器件503和横截面500通常包括横截面400的许多元件，相同元件用相同的参考号标记。流过器件503的电流从衬底401流过垂直沟道区420、横向沟道区403、源极区405和源极端406。如与横截面400相同的情况，源极区405、侧沟道区403、外延区402和衬底401的导电类型可以相同，而基极区404具有相反的导电类型。此外，基极接触区504可具有与基极区404相同的导电类型，并可用于经由基极接触505偏置器件503的基极。器件503可以小得多，因为在源极端406的两部分之间没有电极间距要求。此外，在特定实施例中，绝缘电极501可共享给相邻器件，该相邻器件类似于器件503，在横截面右侧形成，并包括类似506的间隙。

尽管本发明的前述具体实施例就垂直平面器件进行了描述，但本申请所披露的发明更广泛地适用于包括台面型(mesa)器件在内的多种晶体管类型。台面型器件可以是JFET，也可以是高功率FET。在本发明的具体实施例中，源极区形成在JFET的台面中，绝缘电极位于台面第一侧的台面旁边。JFET的沟道区可能比台面的第一面更靠近台面的第二面。在本发明的具体实施例中，JFET可包括用于绝缘端的绝缘体，其中绝缘体与台面的第一侧接触。绝缘体可以形成在台面的侧面，并用作集成高压电容的电介质，其中绝缘电极是该电容器的高压电容器电极。

图6示出了带有集成电容器的垂直JFET的横截面600和轴侧横截面650。在轴侧横截面650中，触点和电容器被移除，以暴露器件的更多细节。图示的JFET是一个台面型垂直JFET。之所以被称为台面型垂直JFET器件，是因为两个器件的垂直沟道都形成在活性材料台面(例如，台面601)中。台面型垂直JFET器件在某些情况下也被称为沟槽垂直JFET。电流最终从源极端602和源极区603流过垂直沟道区613、漂移区域604和漏极区605。如上所述，漏极区605可以器件的衬底，漂移区604可以是在衬底上生长的外延层。通过向两组基极触点606和607以及两组基极区608/609和610/611施加偏置电压来控制电流。在横截面600中，基极区610和611之间没有连接。然而，正如在轴侧横截面650中所看到的，在基极区610/611连接处存在断点651。适当偏置电压的应用可用于允许电流流过器件的垂直沟道区613，或通过耗尽载流子来夹断沟道。如上所述，取决于器件通道的导电类型，该偏置电压可以是正的或负的。

在本发明的具体实施例中，源极区603可以是重掺杂的n型区，漂移区604和垂直沟道区613可以是轻掺杂的n型区，基极区608/610可以是重掺杂的p型区，基极区609/611可以是更轻掺杂的p型区。在本发明的具体实施例中，这些区域的极性都可以翻转(即互换)。

图6还包括被绝缘体615包围的绝缘电极614。绝缘电极614可与器件的漏极区605形成电容器。绝缘电极614的位置使其不能将由沟道区613形成的沟道消耗超过沟道多数载流子无偏置浓度的10％。电容器可具有与图1同等级电容值的电容，所示的横截面600表示晶体管晶胞的横截面。绝缘体615形成在台面601的一侧。在本发明的具体实施例中，绝缘体615可以是上述任何绝缘体材料，例如二氧化硅、氮化硅和其他绝缘材料。在本发明的具体实施例中，绝缘电极614可以是重掺杂多晶硅或金属。在漏极区605和绝缘电极614之间形成的电容器可用于与电容器151相同的目的，如果使用截面600中的器件被用于代替复合器件200中的JFET 140。

本申请所公开的JFET的具体实施方式可以采取各种形式，并且不应受到仅为说明目的而提供的图示横截面的限制。例如，图6提供了单个台面的横截面600，但所示台面可以是多台面设备中的单个单元，其中每个台面共享电连接的沟道控制、漏极和/或源极区。此外，尽管图6示出了位于台面601顶侧的源极区603和位于台面601下方的漏极区605，其中垂直沟道区613在JFET接通时提供漏极层和源极层之间的导电路径，但在特定实施例中，这些端子的位置可以切换。此外，尽管图6包括漂移区604，该漂移区将垂直沟道区613与漏极区605隔离，并且具有与漏极区605相同的导电类型，但掺杂浓度小于漏极区605，但根据本发明的器件不一定需要漂移区。此外，如图6所示，术语“台面”不应局限于在任何一侧具有沟槽的结构，因为台面可以由一侧的单个沟槽和另一侧的某种形式的隔离结构来定义(即，形成台面不需要形成两个沟槽)。

虽然已经就本发明的特定实施例详细描述了说明书，但是应当理解，本领域技术人员在理解前述内容后，可以很容易地设想对这些实施例的修改、变化和等价物。例如，尽管在本发明中使用了功率晶体管的示例，但本申请所公开的具体实施例更广泛地适用于任何JFET。此外，尽管以示例的方式提供了III-V材料，但本申请公开的具体实施例广泛适用于任何形式的半导体技术。此外，尽管提供的大多数示例都参考了所示器件中的漂移或外延层，但这些层是可选的，并且器件中与外延或漂移区接触的部分可以通过与器件的衬底接触来代替。本领域技术人员可以在不脱离本发明范围的情况下实施对本发明的这些和其他修改和变化，本发明的范围在所附权利要求中更具体地阐述。

虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。