半导体封装

相关申请的交叉引用

本申请要求于2021年8月18日在韩国知识产权局递交的韩国专利申请No.10-2021-0108659的优先权，其公开内容由此通过引用全部并入。

技术领域

本发明构思涉及半导体封装和/或其制造方法。

背景技术

随着电子工业的发展，电子产品对于高性能、高速度和紧凑尺寸的需求不断增长。为了满足该趋势，最近已经开发了将多个半导体芯片安装在单个封装中的封装技术。

提供半导体封装来实现有资格在电子产品中使用的集成电路芯片。通常，在半导体封装中，半导体芯片安装在印刷电路板(PCB)上，并且使用接合线或焊块将半导体芯片电连接到印刷电路板。随着近来电子工业的发展，半导体封装得以多样的开发以实现紧凑尺寸、轻重量和/或低制造成本的目标。此外，出现了多种类型的半导体封装，其应用领域扩展到诸如大容量存储设备。

发明内容

本发明构思的一些实施例提供了紧凑尺寸的半导体封装。

本发明构思的一些实施例提供了具有增强的电气性质的半导体封装。

根据本发明构思的一些实施例，一种半导体封装可以包括：封装基板；连接基板，位于所述封装基板上并且具有穿透所述连接基板的开口；芯片堆叠，位于所述封装基板上并且位于所述开口中；再分布层，位于所述连接基板和所述芯片堆叠上；上半导体芯片，位于所述再分布层的第一再分布焊盘上；以及多个外部端子，位于所述封装基板的底表面上。所述芯片堆叠可以包括：位于所述封装基板的基板焊盘上的第一半导体芯片、以及位于所述第一半导体芯片上并且位于所述再分布层的第二再分布焊盘上的第二半导体芯片。所述再分布层可以包括：与所述上半导体芯片重叠的第一区和在所述上半导体芯片旁边的第二区。所述第一再分布焊盘可以位于所述第一区上。所述第二再分布焊盘可以位于所述第二区上。

根据本发明构思的一些实施例，一种半导体封装可以包括：封装基板；再分布层，位于所述封装基板上；连接基板，所述连接基板将所述封装基板连接到所述再分布层，所述连接基板具有竖直地穿透所述连接基板的开口；位于所述开口中的第一半导体芯片，所述第一半导体芯片的第一有源表面与所述封装基板接触；位于所述开口中的第二半导体芯片，所述第二半导体芯片的第二有源表面与所述再分布层接触；以及第三半导体芯片，位于所述再分布层上。所述再分布层可以包括：电介质图案；第一再分布焊盘和第二再分布焊盘，位于所述电介质图案的顶表面上；第一再分布通孔，竖直地穿透所述电介质图案以将所述第一再分布焊盘连接到所述第二半导体芯片的芯片焊盘；以及保护层，位于所述电介质图案的所述顶表面上，所述保护层覆盖所述第一再分布焊盘和所述第二再分布焊盘。所述第三半导体芯片可以通过芯片端子直接连接到在所述保护层上显露的所述第二再分布焊盘。所述第一再分布焊盘和所述第二再分布焊盘可以位于距所述封装基板相同的高度上。

根据本发明构思的一些实施例，一种半导体封装，可以包括：封装基板；第一半导体芯片，位于所述封装基板上；再分布层，位于所述第一半导体芯片上；第二半导体芯片，位于所述再分布层的第一表面上；第三半导体芯片，位于所述再分布层的第二表面上；以及连接构件，位于所述封装基板与所述再分布层之间并且位于所述第一半导体芯片的旁边，所述连接构件将所述封装基板连接到所述再分布层。所述再分布层可以包括：位于距所述封装基板相同的高度上的第一再分布焊盘和第二再分布焊盘。所述第二半导体芯片可以通过第一端子直接安装在所述第一再分布焊盘上。所述第三半导体芯片可以通过第二端子直接安装在所述第二再分布焊盘上。所述再分布层可以包括设置有所述第一再分布焊盘的第一区和上面设置有所述第二再分布焊盘的第二区。所述第二区可以与所述第二半导体芯片和所述第三半导体芯片两者竖直地重叠。所述第一区可以与所述第三半导体芯片水平地间隔开。

附图说明

本文所述的附图仅用于选定的实施例的说明目的而不是所有可能的实现，并且不旨在限制本公开的范围。

图1至图3示出了示出根据本发明构思的一些实施例的半导体封装的截面图。

图4示出了示出根据本发明构思的一些实施例的半导体封装的放大截面图。

图5和图6示出了示出根据本发明构思的一些实施例的半导体封装的平面图。

图7至图9示出了示出根据本发明构思的一些实施例的半导体封装的截面图。

图10至图12示出了示出根据本发明构思的一些实施例的半导体封装的平面图。

图13至图15示出了示出根据本发明构思的一些实施例的半导体封装的截面图。

图16至图22示出了示出根据本发明构思的一些实施例的制造半导体封装的方法的截面图。

具体实施方式

现在将在下面参考附图描述根据本发明构思的半导体封装。

图1至图3示出了示出根据本发明构思的一些实施例的半导体封装的截面图。图4示出了示出根据本发明构思的一些实施例的半导体封装的图1所示的部分A的放大截面图。图5和图6示出了示出根据本发明构思的一些实施例的半导体封装的平面图。为了方便描述，图5和图6仅描绘了第二半导体芯片、第三半导体芯片以及第一焊盘和第二焊盘的布置。

参考图1，可以提供封装基板100。封装基板100可以是再分布基板。例如，封装基板100可以包括彼此堆叠的两个或更多个基板布线层。在本说明书中，术语“基板布线层”可以表示通过对一个电介质材料层和一个导电材料层中的每一个进行图案化而获得的布线层。例如，一个基板布线层可以具有彼此不竖直地重叠的导电图案或水平延伸布线。基板布线层可以包括第一电介质图案110和在第一电介质图案110中的第一导电图案120。一个基板布线层中的第一导电图案120可以电连接到与这一个基板布线层相邻的另一基板布线层中的第一导电图案120。

第一电介质图案110可以包括诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机电介质层。备选地，第一电介质图案110可以包括聚合材料。第一电介质图案110可以包括电介质聚合物或光成像电介质(PID)。例如，光成像电介质可以包括选自光敏聚酰亚胺、聚苯并恶唑(PBO)、酚醛聚合物和苯并环丁烯聚合物中的至少一种。

第一导电图案120可以设置在第二电介质图案110上。第一导电图案120可以各自具有镶嵌结构。例如，第一导电图案120各自可以包括连接成单个整体件的头部和尾部。头部可以是允许封装基板100中的布线水平扩展的焊盘或布线部。尾部可以是允许封装基板100中的布线与特定组件竖直地连接的通孔部。第一导电图案120可以各自具有倒T形截面。对于每个基板布线层，第一导电图案120的头部可以嵌入在第一电介质图案110的上部中，并且第一导电图案120中的头部的顶表面可以在第一电介质图案110的顶表面上显露。对于每个基板布线层，第一导电图案120的尾部可以从头部的顶表面延伸，并且可以穿透覆盖的基板布线层的第一电介质图案110以耦接到另一第一导电图案120的头部。最上面的第一导电图案120中的尾部的顶表面可以在最上面的一个基板布线层中的第一电介质图案110的顶表面上显露。第一导电图案120可以包括导电材料。例如，第一导电图案120可以包括铜(Cu)。第一导电图案120可以对安装在封装基板100上的第一半导体芯片300进行再分布。

图1描绘了第一导电图案120的尾部突起到第一导电图案120的头部上，但是本发明构思不限于此。第一导电图案120可以各自具有尾部连接到头部的底表面的T形。例如，第一导电图案120中的头部的顶表面可以在第一电介质图案110的顶表面上显露，并且第一导电图案120中的尾部的底表面可以在第一电介质图案110的底表面上显露。在这种情况下，尾部可以耦接到下面的基板布线层中的第一导电图案120的头部。

虽然未示出，但是可以在第一电介质图案110与第一导电图案120之间插入阻挡层。阻挡层可以共形地覆盖第一导电图案120的侧表面和底表面。可以给定约50

半导体封装可以通过封装基板100而具有扇出(fan-out)结构。第一导电图案120可以连接到位于封装基板100的底表面上的基板焊盘125。基板焊盘125可以是其上设置有外部端子130的焊盘。基板焊盘125可以在底部位置穿透第一电介质图案110并且可以耦接到第一导电图案120。虽然未示出，但是保护层可以设置在封装基板100的底表面上。保护层可以覆盖第一电介质图案110和第一导电图案120，而显露基板焊盘125。保护层可以包括诸如环氧基聚合物之类的电介质聚合物、味之素(Ajinomoto)堆积膜(ABF)、有机材料或无机材料。

连接基板200可以设置在封装基板100上。连接基板200可以具有穿透其的开口202。例如，开口202可以具有将连接基板200的顶表面和底表面连接的开孔。连接基板200的底表面可以与封装基板100的顶表面接触。连接基板200可以包括基层210和作为设置在基层210中的布线图案的导电部件220。例如，基层210可以包括氧化硅。相比于开口202，导电部件220可以设置在连接基板200的外侧部分上。导电部件220可以包括下焊盘222、通孔224和上焊盘226。下焊盘222可以设置在连接基板200的下部上。下焊盘222可以设置在连接基板200的底表面上。下焊盘222可以电连接到封装基板100的第一导电图案120。例如，连接基板200的下焊盘222可以与封装基板100接触，并且封装基板100中最上面的第一导电图案120的尾部可以穿透最上面的第一电介质图案110以耦接到下焊盘222。上焊盘226可以设置在连接基板200的顶表面上。通孔224可以穿透基层210并且可以将下焊盘222电连接到上焊盘226。

图1描绘了封装基板100的第一导电图案120直接耦接到连接基板200的下焊盘222，但是本发明构思不限于此。封装基板100可以在其顶表面上设置连接到最上面的第一导电图案120的焊盘，并且连接基板200可以通过诸如设置在连接基板200的下焊盘222上的焊球或焊块之类的端子安装在封装基板100的焊盘上。下面的描述将集中于图1的实施例。

芯片堆叠CS可以设置在封装基板100上。芯片堆叠CS可以设置在连接基板200的开口202中。当在平面图中观察时，芯片堆叠CS可以具有比开口202的平面形状小的平面形状。例如，芯片堆叠CS可以与开口202的内壁间隔开。芯片堆叠CS可以包括彼此堆叠的第一半导体芯片300和第二半导体芯片400。

第一半导体芯片300可以设置在封装基板100上。当在平面图中观察时，第一半导体芯片300可以具有比封装基板100的平面形状小的平面形状。例如，第一半导体芯片300可以具有比封装基板100的宽度小的宽度。第一半导体芯片300可以以面朝下的状态设置。第一半导体芯片300可以具有朝向封装基板100的底表面300a和与底表面300a相对的顶表面300b。底表面300a可以是第一半导体芯片300的有源表面。顶表面300b可以是第一半导体芯片300的无源表面。第一半导体芯片300的底表面300a可以与封装基板100的顶表面接触。第一半导体芯片300可以包括设置在其下部上的第一芯片焊盘310。第一芯片焊盘310可以电连接到封装基板100的第一导电图案120。例如，第一半导体芯片300的第一芯片焊盘310可以与封装基板100接触，并且封装基板100中最上面的第一导电图案120的尾部可以穿透最上面的第一电介质图案110以耦接到第一芯片焊盘310。第一半导体芯片300可以包括诸如硅(Si)之类的半导体材料。第一半导体芯片300可以是逻辑芯片。例如，第一半导体芯片300可以是应用处理器(AP)芯片。

图1描绘了封装基板100的第一导电图案120直接耦接到第一半导体芯片300的第一芯片焊盘310，但是本发明构思不限于此。封装基板100可以在其顶表面上设置有连接到最上面的第一导电图案120的焊盘，并且第一半导体芯片300可以通过诸如设置在第一芯片焊盘310上的焊球或焊块之类的端子安装在封装基板100的焊盘上。下面的描述将集中于图1的实施例。

第二半导体芯片400可以设置在第一半导体芯片300上。第二半导体芯片400可以具有比第一半导体芯片300的第一宽度小的第二宽度(参见图4的w2)。第二半导体芯片400可以与第一半导体芯片300竖直地重叠。当在平面图中查看时，第二半导体芯片400可以设置在第一半导体芯片300内部。然而，本发明构思不限于此。第二半导体芯片400的第二宽度w2可以与第一半导体芯片300的第一宽度相同。在这种情况下，第二半导体芯片400可以具有与第一半导体芯片300的侧表面竖直地对齐并且共面的侧表面。例如，第二半导体芯片400可以与第一半导体芯片300竖直地对齐。第二半导体芯片400可以以面朝上的状态设置。例如，第二半导体芯片400可以具有朝向封装基板100的底表面400a和与底表面400a相对的顶表面400b。底表面400a可以是第二半导体芯片400的无源表面。顶表面400b可以是第二半导体芯片400的有源表面。第二半导体芯片400可以包括设置在其上部上的第二芯片焊盘410。第二半导体芯片400可以包括诸如硅(Si)之类的半导体材料。第二半导体芯片400可以是存储器芯片。例如，第二半导体芯片400可以是NAND闪存。

第二半导体芯片400可以附接到第一半导体芯片300。第二半导体芯片400的底表面400a可以面向第一半导体芯片300的顶表面300b。粘合层404可以设置在第二半导体芯片400的底表面400a和第一半导体芯片300的顶表面300b中的至少一个上。粘合层404可以将第二半导体芯片400的底表面400a附接到第一半导体芯片300的顶表面300b。粘合层404可以将第二半导体芯片400刚性地粘合到第一半导体芯片300。

根据一些实施例，如图2所示，第二半导体芯片400的底表面400a可以直接接合到第一半导体芯片300的顶表面300b。例如，第一半导体芯片300的顶表面300b或无源表面可以耦接到第二半导体芯片400的底表面400a或无源表面。第一半导体芯片300和第二半导体芯片400可以包括相同的材料(例如，硅(Si))。第一半导体芯片300的部分上部中和第二半导体芯片400的部分下部中可以含有氮(N)或氧(O)。例如，第一半导体芯片300的部分上部可以包括第一半导体芯片300中所包括的材料的氧化物、氮化物或氮氧化物，并且第二半导体芯片400的部分下部可以包括第二半导体芯片400中所包括的材料的氧化物、氮化物或氮氧化物。可以在第一半导体芯片300与第二半导体芯片400之间建立混合接合。在本说明书中，术语“混合接合”可以表示两个相同种类的组件在它们之间的界面处合并。例如，第一半导体芯片300的上部和第二半导体芯片400的下部可以具有连续结构，并且如图2所示，可以在第一半导体芯片300与第二半导体芯片400之间设置不可见的界面IF。下面的描述将集中于图1的实施例。

电介质层500可以设置在封装基板100上。电介质层500可以填充连接基板200与芯片堆叠CS之间的空间。例如，电介质层500填充连接基板200与第一半导体芯片300之间以及连接基板200与第二半导体芯片400之间的间隙。电介质层500可以具有与封装基板100的顶表面接触的最下面的表面。在这种情况下，电介质层500的最下面的表面可以位于与连接基板200的底表面的高度和第一半导体芯片300的底表面300a的高度相同的高度上。电介质层500的上部502可以覆盖连接基板200的顶表面和第二半导体芯片400的顶表面。电介质层500可以包括电介质材料。例如，电介质层500可以包括环氧模塑料(EMC)。

再分布层600可以设置在电介质层500上。再分布层600可以覆盖连接基板200和芯片堆叠CS。再分布层600可以与电介质层500的顶表面接触。再分布层600可以是再分布基板。例如，再分布层600可以包括一个基板布线层。基板布线层可以包括第二电介质图案610和在第二电介质图案610中的第二导电图案620。

第二导电图案620可以设置在电介质层500上。第二导电图案620可以具有镶嵌结构。例如，第二导电图案620可以具有连接成单个整体件的头部622、623、624和626以及尾部628。头部622、623、624和626可以是允许再分布层600中的布线水平扩展的焊盘或布线部。将在下面详细讨论头部622、623、624和626。尾部628可以是用于再分布层600的竖直连接的通孔部。在下文中，尾部628可以称为再分布通孔。第二导电图案620可以具有T形截面。第二导电图案620的头部可以设置在电介质层500的顶表面上并且可以被第二电介质图案610覆盖。第二导电图案620的尾部可以穿透电介质层500以耦接到连接基板200或第二半导体芯片400。第二导电图案620可以包括导电材料。例如，第二导电图案620可以包括铜(Cu)。

第二导电图案620的头部622、623、624和626可以包括第一焊盘622、第二焊盘623、第三焊盘624和连接线626。

第一焊盘622可以是第二半导体芯片400连接到的焊盘。例如，再分布通孔628的一个或多个尾部628a(在下文称为第一再分布通孔)可以从第一焊盘622的底表面延伸以竖直地穿透电介质层500，从而耦接到第二半导体芯片400的第二芯片焊盘410。在这种情况下，第一再分布通孔628a可以与用于将第二半导体芯片400耦接到第一焊盘622的芯片端子相对应。

第三焊盘624可以是用于将第二导电图案620连接到连接基板200的焊盘。例如，再分布通孔628的一个或多个尾部628b(在下文称为第二再分布通孔)可以从第三焊盘624的底表面延伸以竖直地穿透电介质层500，从而耦接到连接基板200的上焊盘226。

第二导电图案620可以对安装在再分布层600的底表面上的第二半导体芯片400进行再分布。例如，第一焊盘622和第三焊盘624可以通过连接线626连接。第二半导体芯片400可以通过第一再分布通孔628a、第一焊盘622、连接线626、第三焊盘624和第二再分布通孔628b电连接到连接基板200。第一焊盘622、连接线626和第三焊盘624可以位于距封装基板100相同的高度上。例如，第一焊盘622、连接线626和第三焊盘624可以设置在一个基板布线层中，因此通过第一焊盘622、连接线626和第三焊盘624可以存在长度短的电连接。

第二焊盘623可以是将在下面讨论的第三半导体芯片700连接到的焊盘。将在下面与第三半导体芯片700一起讨论第二焊盘623的配置和电连接。

第二电介质图案610可以设置在电介质层500上。在电介质层500上，第二电介质图案610可以覆盖第二导电图案620。第二导电图案620可以嵌入在电介质层500和第二电介质图案610中。例如，覆盖连接基板200的顶表面和第二半导体芯片400的顶表面的、包括在电介质层500中的上部502可以具有作为再分布层600的将第二导电图案620包封的电介质图案的作用。此外，第二电介质图案610可以用作覆盖和保护第二导电图案620的保护层。在这种情况下，可以由电介质层500的上部502、第二电介质图案610和第二导电图案620构成一个基板布线层。第二电介质图案610可以具有显露第二焊盘623的开口。第二电介质图案610可以包括诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机电介质层。备选地，第二电介质图案610可以包括聚合材料。第二电介质图案610可以包括电介质聚合物或光成像电介质(PID)。例如，光成像电介质可以包括选自光敏聚酰亚胺、聚苯并恶唑(PBO)、酚醛聚合物和苯并环丁烯聚合物中的至少一种。

根据一些实施例，如图3所示，电介质层500还可以包括第三电介质图案630。第三电介质图案630可以设置在电介质层500上。第三电介质图案630可以与电介质层500的顶表面接触。第三电介质图案630可以是设置有第二导电图案620的再分布层600的电介质图案。例如，第二导电图案620可以设置在第三电介质图案630上，并且第三电介质图案630上可以设置有覆盖第二导电图案620的第二电介质图案610。可以由第三电介质图案630、第二电介质图案610和第二导电图案620构成一个基板布线层。连接到第三焊盘624的第二再分布通孔628b可以从第三焊盘624的底表面延伸以竖直地穿透第三电介质图案630和电介质层500，从而耦接到连接基板200的上焊盘226。连接到第一焊盘622的第一再分布通孔628a可以从第一焊盘622的底表面延伸以竖直地穿透第三电介质图案630和电介质层500，从而耦接到第二半导体芯片400的第二芯片焊盘410。第三电介质图案630可以包括诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机电介质层。备选地，第三电介质图案630可以包括聚合材料。第三电介质图案630可以包括电介质聚合物或光成像电介质(PID)。例如，光成像电介质可以包括选自光敏聚酰亚胺、聚苯并恶唑(PBO)、酚醛聚合物和苯并环丁烯聚合物中的至少一种。下面的描述将集中于图1的实施例。

第三半导体芯片700可以设置在再分布基板600上。第三半导体芯片700可以以面朝下的状态设置。第三半导体芯片700可以具有朝向再分布层600的底表面700a和与底表面700a相对的顶表面700b。底表面700a可以是第三半导体芯片700的有源表面。顶表面700b可以是第三半导体芯片700的无源表面。第三半导体芯片700可以具有小于第二半导体芯片400的宽度w2的第三宽度(参见图4的w3)。如图4和图5所示，第三半导体芯片700可以与第二半导体芯片400竖直地重叠。第三半导体芯片700可以具有比第二半导体芯片400的平面形状小的平面形状，并且当在平面图中观察时，第三半导体芯片700可以设置在第二半导体芯片400的周边内。备选地，如图4和图6所示，在平面图中，第三半导体芯片700可以从第二半导体芯片400的一侧或相对侧突出。例如，第二半导体芯片400可以在第一方向D1上具有比第三半导体芯片700在第一方向D1上的第三宽度w3大的第二宽度w2，并且可以在第二方向D2上具有比第三半导体芯片700在第二方向D2上的宽度小的宽度，第二方向D2与第一方向D1相交。在这种情况下，第三半导体芯片700可以具有在第二方向D2上延伸的平面形状，并且可以在第二方向D2上跨越第二半导体芯片400。下面将集中于图4和图5的实施例。第三半导体芯片700可以包括外围电路芯片、逻辑芯片或存储器芯片。例如，第三半导体芯片700可以包括电力管理集成电路(PMIC)。

第三半导体芯片700可以安装在再分布层600上。例如，第三半导体芯片700可以包括设置在其下部的第三芯片焊盘710。第三芯片焊盘710可以通过芯片端子720耦接到再分布层600的第二焊盘623。芯片端子720可以包括焊球或焊块。

第二导电图案620可以对安装在再分布层600的顶表面上的第三半导体芯片700进行再分布。例如，第二焊盘623和第三焊盘624可以通过连接线626连接。第三半导体芯片700可以通过芯片端子720、第二焊盘623、连接线626、第三焊盘624和第二再分布通孔628b电连接到连接基板200。第二焊盘623、连接线626和第三焊盘624可以位于距封装基板100相同的高度上。例如，可以提供具有第二焊盘623、连接线626和第三焊盘624的一个基板布线层，因此通过第二焊盘623、连接线626和第三焊盘624可以存在长度短的电连接。因此，在分别安装在再分布层600的顶表面和底表面上的第二半导体芯片400与第三半导体芯片700之间可以存在长度短的电连接。

根据一些实施例，可以提供具有其上安装第二半导体芯片400的第一焊盘622并且具有其上安装第三半导体芯片700的第二焊盘623的单个基板布线层。第二半导体芯片400和第三半导体芯片700可以各自通过端子(例如，第一再分布通孔628a和芯片端子720)耦接到第二导电图案620，并且第二导电图案620可以构成电介质层500的顶表面上的一个层。可以提供单个基板布线层，其中具有第一焊盘622、第二焊盘623、第三焊盘624和连接线626，以及通过第一焊盘622、第二焊盘623、第三焊盘624和连接线626的长度短的电连接。例如，由于提供了具有用于第二半导体芯片400的电连接和用于第三半导体芯片700的电连接的单个基板布线层，因此可以存在长度短的电连接。

此外，第一半导体芯片300、第二半导体芯片400和第三半导体芯片700可以形成为彼此竖直地重叠，因此当在平面图中观察时它们可以具有小的占用面积。此外，第二半导体芯片400和第三半导体芯片700可以通过使用一个基板布线层来再分布，因此再分布层600可以具有小的厚度。因此，可以提供紧凑尺寸的半导体封装。下面将详细描述用于将第二半导体芯片400和第三半导体芯片700再分布的第二导电图案620的布置和连接。

参考图1、图4和图5，再分布层600可以具有其上设置第一焊盘622的第一区RG1和其上设置第二焊盘623的第二区RG2。第一区RG1可以包围第二区RG2。第二区RG2可以位于第三半导体芯片700下方。例如，第二区RG2可以位于第二半导体芯片400与第三半导体芯片700之间。第二区RG2可以包括其中第二半导体芯片400与第三半导体芯片700重叠的区域。第一区RG1可以包括其中第二半导体芯片400与第三半导体芯片700不重叠的区域。例如，当在平面图中观察时，第一区RG1可以设置在第三半导体芯片700旁边。如图5所示，第一焊盘622可以设置为包围所有的第二焊盘623。

根据本发明构思的一些实施例，具有小尺寸的第三半导体芯片700可以安装在位于第二区RG2或内部区中的第二焊盘623上。此外，第一焊盘622可以设置在第二区RG2的外部，并且具有大尺寸的第二半导体芯片400可以安装在第一焊盘622上。例如，第二半导体芯片400的第二芯片焊盘410可以设置在第二半导体芯片400的外侧部分上，并且当在平面图中观察时可以位于第三半导体芯片700旁边。如上面所讨论的，其上分别安装第二半导体芯片400和第三半导体芯片700的第一焊盘622和第三焊盘633可以设置在彼此间隔开的不同的区上。因此，虽然第二半导体芯片400和第三半导体芯片700分别安装在再分布层600的底表面和顶表面上以彼此竖直地重叠，但是第一焊盘622和第二焊盘623可以位于相同的高度上，并且第二半导体芯片400和第三半导体芯片700可以通过使用一个基板布线层来再分布。例如，再分布层600所需的基板布线层的数量可以减少，并且可以提供具有小厚度和紧凑尺寸的半导体封装。此外，第二半导体芯片400和第三半导体芯片700可以分别安装在再分布层600的底表面和顶表面上以彼此竖直地重叠，并且第一半导体芯片300、第二半导体芯片400和第三半导体芯片700可以彼此竖直地重叠，这样可以使第一半导体芯片300、第二半导体芯片400和第三半导体芯片700的占用面积减小并且半导体封装的尺寸减小。

根据一些实施例，参考图1、图4和图6，第二半导体芯片400在第一方向D1上的第二宽度w2可以大于第三半导体芯片700在第一方向D1上的第三宽度w3，并且第二半导体芯片400在第二方向D2上的宽度可以小于第三半导体芯片700在第二方向D2上的宽度。在这种情况下，第三半导体芯片700可以具有在第二方向D2上延伸的平面形状，并且可以在第二方向D2上跨越第二半导体芯片400。第二区RG2可以是位于第三半导体芯片700下方的区域。例如，第二区RG2可以包括其中第二半导体芯片400与第三半导体芯片700重叠的区域，并且还可以包括其中第二半导体芯片400与第三半导体芯片700不重叠的区域。第一区RG1可以位于第二区RG2在第一方向D1上的相对侧上。例如，第一区RG1可以包括其中第二半导体芯片400与第三半导体芯片700不重叠的区域。当在平面图中观察时，第二半导体芯片400可以从第三半导体芯片700的一侧向外突出，并且可以在第二半导体芯片400与第三半导体芯片700不重叠的第一区RG1上耦接到再分布层600。第三半导体芯片700可以在对于第二半导体芯片400无电连接的第二区RG2上耦接到再分布层600。

根据本发明构思的一些实施例，第三半导体芯片700形成为与第二半导体芯片400完全重叠，此外，第二半导体芯片400和第三半导体芯片700可以形成为与第一半导体芯片300完全重叠，因此半导体封装可以减小平面面积。此外，因为通过将其中第二半导体芯片400和第三半导体芯片700彼此重叠的区域与其中第二半导体芯片400和第三半导体芯片700彼此不重叠的区域划分开来设置第二焊盘623和第一焊盘622，所以虽然第二半导体芯片400和第三半导体芯片700分别安装在再分布层600的底表面和顶表面上以彼此竖直地重叠，但是第一焊盘622和第二焊盘623可以位于相同的高度上。因此，可以通过使用一个基板布线层来对第二半导体芯片400和第三半导体芯片700进行再分布，并且可以提供其中第一半导体芯片300、第二半导体芯片400和第三半导体芯片700具其小的占用面积的紧凑尺寸的半导体封装。

图7示出了示出根据本发明构思的一些实施例的半导体封装的截面图。在下面的实施例中，为了方便描述，与参考图1至图6所讨论的组成部分相同的组成部分被分配了相同的附图标记，并将省略或删除其重复说明。以下描述将集中于图1至图6的实施例与下面讨论的其他实施例之间的差异。

图1至图6描绘了再分布层600通过第一再分布通孔628a耦接到第二半导体芯片400，但是本发明构思不限于此。

参考图7，可以在第二半导体芯片400的顶表面400b上设置芯片凸块420。芯片凸块420可以电连接到第二半导体芯片400的集成电路。例如，芯片凸块420可以耦接到在第二半导体芯片400的顶表面400b上显露的第二芯片焊盘410。芯片凸块420可以位于第一区RG1上。例如，当在平面图中观察时，芯片凸块420可以设置在第三半导体芯片700旁边。芯片凸块420可以具有与第一焊盘622的位置相对应的位置。芯片凸块420可以各自具有约0.1mm至约10mm的厚度。芯片凸块420可以组成部分具有一致的宽度，而与距第二芯片焊盘410的距离无关。芯片凸块420的顶表面可以在电介质层500的顶表面上显露。芯片凸块420可以包括铜(Cu)。

芯片凸块420可以各自包括种子层422。种子层422可以覆盖芯片凸块420的底表面。种子层422可以插入在芯片凸块420与第二半导体芯片400的第二导电焊盘410之间。备选地，种子层422可以覆盖芯片凸块420的底表面或侧表面。种子层422可以从芯片凸块420与第二半导体芯片400的第二芯片焊盘410之间延伸到芯片凸块420的侧表面上。

再分布层600中的第二导电图案620的第一焊盘622可以连接到第二半导体芯片400。例如，第一焊盘622的底表面可以在第二电介质图案610的底表面上显露。电介质层500的顶表面可以与再分布层600的底表面接触，并且在这种情况下，显露于电介质层500的顶表面的芯片凸块420可以与再分布层600的底表面上显露的第一焊盘622接触。例如，芯片凸块420和第一焊盘622可以在电介质层500与再分布层600之间的界面上彼此连接。

图8示出了示出根据本发明构思的一些实施例的半导体封装的截面图。

参考图8，再分布层600的第二焊盘623可以嵌入在第二电介质图案610中。

再分布层600还可以包括附加焊盘625。附加焊盘625可以设置在第二电介质图案610的顶表面上。附加焊盘625中的一些可以通过竖直地穿透第二电介质图案610的第三再分布通孔625a耦接到第二焊盘623。附加焊盘625可以位于第二区RG2上。例如，当在平面图中观察时，附加焊盘625可以设置在第三半导体芯片700下方。附加焊盘625可以具有与第二焊盘623的位置相对应的位置。

第三半导体芯片700可以通过芯片端子720耦接到再分布层600的附加焊盘625。第三半导体芯片700可以通过芯片端子720、附加焊盘625和第三再分布通孔625a耦接到第二焊盘623。

图9示出了示出根据本发明构思的一些实施例的半导体封装的截面图。图10至图12示出了示出根据本发明构思的一些实施例的半导体封装的平面图。为了方便描述，图10至图12仅描绘了第二半导体芯片、第三半导体芯片以及第一焊盘和第二焊盘的布置。

参考图9和图10，第三半导体芯片700可以设置为与第二半导体芯片400的至少一部分重叠，并且第三半导体芯片700可以具有与第二半导体芯片400的一个侧表面对齐的一个侧表面，或者当在平面图中观察时第三半导体芯片700可以设置为从第二半导体芯片400的一个侧表面突出。因此，其中第二半导体芯片400和第三半导体芯片700彼此重叠的第二区RG2可以不被其中第二半导体芯片400和第三半导体芯片700彼此不重叠的第一区RG1完全包围。在这种情况下，第一区RG1可以仅包围第二区RG2的一部分。例如，如图10所示，第三半导体芯片700可以设置为邻近第二半导体芯片400在第一方向D1上的侧表面。第一区RGI可以不设置在第二区RG2的第一方向D1上。

第二焊盘623可以设置在第二区RG2上，并且第一焊盘622可以设置在第一区RG1上。第一焊盘622和第二焊盘623可以位于相同的高度。第一焊盘622可以不在第一方向D1上设置在第二焊盘623旁边。因此，可以容易地布置连接到第二焊盘623的连接线626。例如，连接到第二焊盘623的连接线626可以从第二焊盘623沿第一方向D1延伸，并且可以与连接到第一焊盘622的连接线626间隔开。连接到第一焊盘622的连接线626和连接到第二焊盘623的连接线626可以沿彼此不同的方向延伸。因此，虽然第二半导体芯片400和第三半导体芯片700分别安装在再分布层600的底表面和顶表面上以彼此竖直地重叠，但是第一焊盘622和第二焊盘623可以位于相同的高度，连接线626可以不中断它们的路径，并且第二半导体芯片400和第三半导体芯片700可以通过一个基板布线层来进行再分布。

根据一些实施例，当如图11所示在平面图中观察时，第三半导体芯片700可以在第一方向D1上从第二半导体芯片400突出。例如，第三半导体芯片700可以设置为在第一方向D1上从第二半导体芯片400偏离以进行偏移。在这种情况下，第一区RG1可以包围第二区RG2的一部分。当在平面图中观察时，第二区RG2可以在第一方向D1上从第一区RG1的内部突出。在图11的实施例中，可以增大第二区RG2的不被第一区RG1包围的面积并且容易地布置连接到第二焊盘623的连接线626。

根据一些实施例，当在平面图中观察时，第三半导体芯片700可以从第二半导体芯片400沿第一方向D1和第二方向D2突出。例如，第三半导体芯片700可以设置为在第一方向D1和第二方向D2上从第二半导体芯片400偏离以进行偏移。在这种情况下，第一区RG1可以包围第二区RG2的一部分。在图12的实施例中，可以增大第二区RG2的不被第一区RG1包围的面积并且容易地布置连接到第二焊盘623的连接线626。

图13示出了示出根据本发明构思的一些实施例的半导体封装的截面图。

参考图13，第三半导体芯片700可以设置有多个。第三半导体芯片700可以在再分布层600上彼此间隔开设置。每个第三半导体芯片700的一部分可以与第二半导体芯片400竖直地重叠。例如，第二区RG2可以设置有多个，并且多个第二区RG2可以各自是其中第三半导体芯片700与第二半导体芯片400重叠的区。第一区RG1可以是其中第二半导体400不与任何一个第三半导体芯片700重叠的区域，并且可以位于第二区RG2之间。

第一焊盘622可以设置在第一区RG1上，并且第二焊盘623可以设置在第二区RG2上。

因此，虽然第二半导体芯片400和第三半导体芯片700分别安装在再分布层600的底表面和顶表面上以彼此竖直地重叠，但是第一焊盘622和第二焊盘623可以位于相同的高度，连接线626可以不中断它们的路径，并且第二半导体芯片400和第三半导体芯片700可以通过一个基板布线层来进行再分布。

图14示出了示出根据本发明构思的一些实施例的半导体封装的截面图。

参考图14，第三半导体芯片700的第三宽度w3可以大于第二半导体芯片400的第二宽度w2。第三半导体芯片700可以与第二半导体芯片400竖直地重叠。第三半导体芯片700可以具有比第二半导体芯片400的平面形状大的平面形状，并且当在平面图中观察时，第二半导体芯片400可以位于第三半导体芯片700的内部。备选地，当在平面图中观察时，第二半导体芯片400可以从第三半导体芯片700的一侧或相对侧突出。例如，第二半导体芯片400可以延伸以在一个方向上跨越第三半导体芯片700。

再分布层600可以具有其上设置第一焊盘622的第一区RG1和其上设置第二焊盘623的第二区RG2。第二区RG2可以包围第一区RG1。第一区RG1可以设置在第二半导体芯片400上方。例如，第一区RG1可以包括其中第二半导体芯片400与第三半导体芯片700重叠的区域。第二区RG2可以包括其中第二半导体芯片400与第三半导体芯片700不重叠的区域。例如，当在平面图中观察时，第二区RG2可以设置在第二半导体芯片400旁边。第二焊盘623可以设置为包围所有的第一焊盘622。

根据本发明构思的一些实施例，具有小尺寸的第二半导体芯片400可以安装在位于第一区RG1或内部区上的第一焊盘622上。此外，第二焊盘623可以设置在第一区RG1外部，并且具有大尺寸的第三半导体芯片700可以安装在第二焊盘623上。如上面所讨论的，其上分别安装第二半导体芯片400和第三半导体芯片700的第一焊盘622和第三焊盘633可以设置在彼此间隔开的不同区上。因此，即使第二半导体芯片400和第三半导体芯片700分别安装在再分布层600的顶表面和底表面上以彼此竖直地重叠，第一焊盘622和第二焊盘623也可以位于相同的高度，并且第二半导体芯片400和第三半导体芯片700可以通过使用一个基板布线层来进行再分布。例如，再分布层600所需的基板布线层的数量可以减少，并且半导体封装可以提供具有小的厚度和紧凑尺寸的半导体封装。

图15示出了示出根据本发明构思的一些实施例的半导体封装的截面图。

在图1至图14中，提供了连接基板200作为将封装基板100连接到再分布层600的连接构件，但是本发明构思不限于此。与图1至图14的半导体封装相比，半导体封装可以不包括连接基板200。可以提供贯通电极510作为将封装基板100连接到再分布层600的连接构件。

参考图15，电介质层500可以填充封装基板100与再分布层600之间的空间。在封装基板100上，电介质层500可以将芯片堆叠CS包封。例如，电介质层500可以包围第一半导体芯片300和第二半导体芯片400，同时覆盖第二半导体芯片400的顶表面。

半导体封装还可以包括贯通电极510。贯通电极510可以与芯片堆叠CS横向间隔开设置。贯通电极510可以设置在芯片堆叠CS与电介质层500的外表面之间。贯通电极510可以竖直地穿透电介质层500。贯通电极510可以耦接到封装基板100中最上面的第一导电图案120的尾部。贯通电极510可以通过封装基板100电连接到外部端子130和第一半导体芯片300。贯通电极510可以耦接到再分布层600的第二再分布通孔628b。贯通电极510可以包括金属柱。贯通电极510可以具有沿从封装基板100到再分布层600的方向增大的宽度。

可以在贯通电极510与电介质层500之间设置种子/阻挡层512。例如，种子/阻挡层512可以覆盖贯通电极510的底表面或侧表面。

图16至图22示出了示出根据本发明构思的一些实施例的制造半导体封装的方法的截面图。

参考图16，可以提供连接基板200。连接基板200可以包括基层210和在基层210中的导电部件220。例如，可以使用印刷电路板(PCB)作为连接基板200。导电部件220可以包括下焊盘222、通孔224和上焊盘226。

可以在连接基板200中形成开口202。可以部分地去除连接基板200以形成穿透其的开口202。例如，可以通过执行蚀刻工艺(例如，钻孔工艺、激光烧蚀工艺或激光切割工艺)形成开口202。通过去除连接基板200的一部分而形成的开口202可以是在后续工艺中设置芯片堆叠CS的空间。开口202可以具有将连接基板200的顶表面和底表面连接的开孔。

参考图17，可以在载体基板800上设置连接基板200。连接基板200可以附接到载体基板800。例如，载体基板800可以包括胶带。备选地，与所示的不同，还可以在载体基板800与连接基板200之间设置粘合构件(未示出)。

可以在载体基板800上设置第一半导体芯片300。第一半导体芯片300可以设置在连接基板200的开口202中。第一半导体芯片300可以以面朝下的状态设置，以使其下部的第一芯片焊盘310面向载体基板800。第一芯片焊盘310可以设置在第一半导体芯片300的有源表面上，并且第一半导体芯片300的有源表面可以附接到载体基板800。

第二半导体芯片400可以设置在第一半导体芯片300上。第二半导体芯片400可以设置在连接基板200的开口202中。第二半导体芯片400可以以面朝上的状态设置，以使其上部的第二芯片焊盘410与载体基板800相对。第二半导体芯片400的无源表面可以附接到第一半导体芯片300的顶表面。例如，粘合层404可以设置在第二半导体芯片400的无源表面上，然后第二半导体芯片400可以通过粘合层404附接到第一半导体芯片300。第一半导体芯片300和第二半导体芯片400可以构成芯片堆叠CS。

图17描绘了通过在开口202中顺序地设置第一半导体芯片300和第二半导体芯片400来形成芯片堆叠CS，但是本发明构思不限于此。例如，如图18所示，可以在第一晶片WF1的整个表面上形成多个第一半导体芯片300，并且可以在第二晶片WF2的整个表面上形成多个第二半导体芯片400。然后，可以在第一晶片WF1的后表面和第二晶片WF2的后表面上执行氧化工艺，接着可以使第一晶片WF1和第二晶片WF2的后表面彼此接触。可以将第一晶片WF1和第二晶片WF2彼此接合。例如，由于在彼此接触的第一晶片WF1和第二晶片WF2之间的界面处的表面活化，可以通过混合接合工艺将第一晶片WF1和第二晶片WF2彼此接合。又例如，粘合层可以用于使第一晶片WF1与第二晶片WF2彼此接合。

可以沿锯切线SL执行锯切工艺以使芯片堆叠CS彼此分离。在这之后，芯片堆叠CS可以设置在载体基板800上。芯片堆叠CS可以设置在连接基板200的开口202中。芯片堆叠CS可以设置为使其下部的第一半导体芯片300面向载体基板800。在这种情况下，可以制造根据图2的实施例的半导体封装。下面的描述将集中于图17的实施例。

参考图19，可以在载体基板800上形成电介质层500。例如，可以在连接基板200和芯片堆叠CS上涂覆模塑构件(未示出)，然后可以使模塑构件固化以形成电介质层500。电介质层500可以覆盖连接基板200的顶表面和芯片堆叠CS的顶表面。可以将模塑构件引入到连接基板200与芯片堆叠CS之间的间隙中，并且电介质层500可以填充连接基板200与芯片堆叠CS之间的间隙。模塑构件可以包括味之素(Ajinomoto)堆积膜(ABF)。备选地，模塑构件可以包括诸如环氧基聚合物之类的电介质聚合物、或诸如热固性树脂之类的聚合材料。

然后，如图19中的虚线所示，可以去除载体基板800以显露连接基板200的底表面和第一半导体芯片300的底表面。当载体基板800上存在粘合构件(未示出)时，粘合构件也可以与载体基板800一起去除。

参考图20，可以在连接基板200和第一半导体芯片300下方形成封装基板100。例如，可以在连接基板200的底表面和第一半导体芯片300的底表面上形成第一电介质图案110和第一导电图案120，从而可以制造封装基板100。更具体地，可以在连接基板200的底表面和第一半导体芯片300的底表面上形成电介质层，可以图案化电介质层以显露连接基板200的下焊盘222和第一半导体芯片300的第一芯片焊盘310，可以在电介质层下方形成导电层，然后可以图案化导电层以形成第一导电图案120。因此，可以形成一个基板布线层，并且可以重复执行上述工艺以形成包括多个基板布线层的封装基板100。第一导电图案120可以耦接到连接基板200的下焊盘222和第一半导体芯片300的第一芯片焊盘310。

可以在封装基板100下方形成基板焊盘125。基板焊盘125可以在底部位置穿透第一电介质图案110并且可以耦接到第一导电图案120。

参考图21，可以在电介质层500上形成第二导电图案620。例如，可以图案化电介质层500以形成显露连接基板200的上焊盘226的第一孔和显露第二半导体芯片400的第二芯片焊盘410的第二孔，可以在电介质层500上形成导电层，并且可以图案化导电层以形成第二导电图案620。第二导电图案620可以包括第一焊盘622、第二焊盘623、第三焊盘624、连接线626和再分布通孔628。第一焊盘622可以是第二半导体芯片400连接到的焊盘。第二焊盘623可以是将在下面讨论的第三半导体芯片700连接到的焊盘。第三焊盘624可以是用于将第二导电图案620连接到连接基板200的焊盘。在第一孔中，可以形成与连接基板200的上焊盘226连接的第二再分布通孔628b，并且在第二孔中，可以形成与第二半导体芯片400的第二芯片焊盘410连接的第一再分布通孔628a。

参考图22，可以通过在电介质层500上涂覆用于覆盖第二导电图案620的电介质材料来形成第二电介质图案610。电介质材料可以包括电介质聚合物或光成像电介质(PID)。例如，光成像电介质可以包括选自光敏聚酰亚胺、聚苯并恶唑(PBO)、酚醛聚合物和苯并环丁烯聚合物中的至少一种。第二电介质图案610和第二导电图案620可以构成再分布层600。

可以图案化第二电介质图案610以形成显露第二焊盘623的凹陷。

第三半导体芯片700可以安装在再分布层600上。例如，芯片端子720可以设置在第三半导体芯片700的第三芯片焊盘710上，第三半导体芯片700可以定位成使芯片端子720置于第二焊盘623上，然后可以使芯片端子720经历回流工艺以将第三半导体芯片700安装在再分布层600上。

返回参考图1，可以在封装基板100的底表面上形成外部端子130，由此耦接到基板焊盘125。外部端子130可以通过封装基板100电连接到连接基板200和第一半导体芯片300。

对于根据本发明构思的一些实施例的半导体封装，半导体芯片可以全部设置为彼此竖直地重叠，因此可以具有小的占用面积。此外，安装在再分布层上的半导体芯片的焊盘可以形成在一个基板布线层上，并且再分布层可以使用该一个基板布线层对半导体芯片进行再分布，因此可以减小再分布线的厚度。因此，可以提供紧凑尺寸半导体封装。

此外，再分布层可以仅具有一个基板布线层，因此再分布层中可以存在长度短的电连接。因此，半导体封装可以具有改进的电气性质。

尽管已经结合附图中示出的本发明构思的一些实施例描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下可以在其中进行形式和细节的变化。因此，以上公开的实施例应被认为是说明性的而非限制性的。