反熔丝电路及反熔丝单元烧写状态实时验证方法

技术领域

本发明涉及集成电路领域，尤其涉及一种反熔丝电路及反熔丝单元烧写状态实时验证方法。

背景技术

在半导体工业中，熔丝元件由于具有多种用途而被广泛使用在集成电路中。例如，在集成电路中设计多个具有相同功能的电路模块作为备份，当发现其中一个电路模块失效时，通过熔丝元件将电路模块和集成电路中的其它功能电路烧断，而使用具有相同功能的另一个电路模块取代失效的电路模块。

随着半导体技术的不断发展，反熔丝(Anti-fuse)技术已经吸引了很多发明者和制造商的关注。反熔丝元件通过从绝缘状态变为导电状态来存储信息。通过施加高压导致的介质击穿来执行向反熔丝元件写入信息。反熔丝存储单元在编程前呈电容特性，无导通沟道形成；当发生编程击穿后，在单元两端会形成导通沟道，可以通过电流，导通电流的大小与编程效果相关。

然而，现有的反熔丝电路无法实现反熔丝单元的实时验证，无法满足需求。

发明内容

本公开实施例所要解决的技术问题是，提供一种反熔丝电路及反熔丝单元烧写状态实时验证方法，其能够对反熔丝单元的烧写状态进行实时验证。

为了解决上述问题，本公开实施例提供了一种反熔丝电路，其包括：反熔丝单元；烧写电路，用于根据烧写信号对所述反熔丝单元进行烧写；验证单元，包括第一输入端、第二输入端及第一输出端，所述反熔丝单元的烧写信号作为所述第一输入端的输入信号，所述反熔丝单元存储的数据信号作为所述第二输入端的输入信号，所述验证单元能够根据所述第一输入端及第二输入端的输入信号对所述反熔丝的烧写状态进行验证，所述第一输出端用于输出验证信号。

在一实施例中，所述验证单元包括逻辑门电路，所述逻辑门电路用于对所述烧写信号和所述数据信号进行同或逻辑运算或异或逻辑运算并将运算结果作为所述验证信号输出。

在一实施例中，所述逻辑门电路包括：第一晶体管，所述第一晶体管的第一极与所述第二输入端电连接，所述第一晶体管的第二极与第一节点电连接，所述第一晶体管的栅极与所述第一输入端电连接；第二晶体管，所述第二晶体管的第一极与所述第一输入端电连接，所述第二晶体管的第二极与所述第一节点电连接，所述第二晶体管的栅极与所述第二输入端电连接，所述第一节点与所述第一输出端电连接；充电单元，所述充电单元用于向所述第一输出端提供弱1的逻辑状态值。

在一实施例中，所述第一晶体管与所述第二晶体管为同类型晶体管。

在一实施例中，所述第一晶体管与所述第二晶体管均为NMOS晶体管或者PNOS晶体管。

在一实施例中，所述充电单元包括第三晶体管且所述第三晶体管为PMOS晶体管，所述第三晶体管的栅极接地，所述第三晶体管的第一极连接电源电压，所述第三晶体管的第二极连接所述第一输出端。

在一实施例中，所述逻辑门电路还包括连接于所述第一节点和所述第一输出端之间的开关单元，所述开关单元用于响应验证使能信号导通或关闭。

在一实施例中，所述开关单元包括第四晶体管，所述第四晶体管的第一极与所述第一节点电连接，所述第四晶体管的第二极与所述第一输出端电连接，所述第四晶体管的栅极接收所述验证使能信号。

在一实施例中，所述第四晶体管为NMOS晶体管。

在一实施例中，还包括读取单元，所述读取单元用于读取反熔丝单元的数据信号。

在一实施例中，还包括读开关单元，所述读开关单元用于根据读使能信号控制所述反熔丝单元和所述读取单元电连接。

在一实施例中，所述反熔丝单元包括第一端及第二端，所述反熔丝单元的第一端接地，所述反熔丝单元的第二端通过所述读开关单元与所述读取单元的输入端和所述验证单元的第二输入端连接至第二节点。

在一实施例中，所述读取单元包括：预充电单元，用于根据预充电控制信号向所述第二节点进行预充电；锁存器，所述锁存器的输入端与所述第二节点电连接，所述锁存器的输出端作为所述读取单元的输出端。

在一实施例中，所述预充电单元包括第五晶体管，所述第五晶体管的第一极与电源电压电连接，所述第五晶体管的第二极与所述第二节点电连接，所述第五晶体管的栅极接收所述预充电控制信号。

本公开实施例还提供一种反熔丝单元烧写状态实时验证方法，采用上述的反熔丝电路，所述方法包括：输入烧写信号，根据所述烧写信号对所述反熔丝单元进行烧写；读取所述反熔丝单元存储的数据信号；根据所述数据信号和所述烧写信号验证所述反熔丝单元是否烧写正确。

在一实施例中，根据所述数据信号和所述烧写信号验证所述反熔丝单元是否烧写正确包括：若所述反熔丝单元的烧写信号与所述反熔丝单元的数据信号一致，则所述反熔丝单元烧写正确，若所述反熔丝单元的烧写信号与所述反熔丝单元的数据信号不一致，则所述反熔丝单元烧写错误。

本公开实施例提供的反熔丝电路在反熔丝单元完成击穿烧写进入验证(verify)模式时，所述验证单元能够利用所述第一输入端输入的烧写信号及第二输入端输入的反熔丝单元的数据信号实时验证所述反熔丝单元烧写状态，从而不需要将反熔丝单元的数据信号读出到测试机台再对反熔丝单元的烧写状态进行验证，节约时间，并且验证准确率高。

附图说明

图1是本公开第一实施例提供的反熔丝电路的示意图；

图2是本公开第一实施例提供的反熔丝电路的一信号时序图；

图3是本公开第一实施例提供的反熔丝电路的另一信号时序图；

图4是本公开第二实施例提供的反熔丝单元烧写状态实时验证方法的步骤示意图；

图5是信号真值表。

具体实施方式

下面结合附图对本发明提供的反熔丝电路及反熔丝单元烧写状态实时验证方法的具体实施方式做详细说明。

图1是本公开第一实施例提供的反熔丝电路的示意图，请参阅图1，所述反熔丝电路包括反熔丝单元10、烧写电路20及验证单元40。所述烧写电路20用于根据烧写信号对所述反熔丝单元10进行烧写。所述验证单元40包括第一输入端40A、第二输入端40B及第一输出端40C，所述反熔丝单元10的烧写信号作为所述第一输入端40A的输入信号，所述反熔丝单元10存储的数据信号作为所述第二输入端40B的输入信号，所述验证单元40能够根据所述第一输入端40A及第二输入端40B的输入信号对所述反熔丝单元10的烧写状态进行验证，所述第一输出端40C用于输出验证信号VerifyOut。在本实施例中，所述反熔丝电路还包括烧读取单元30，所述读取单元30用于读取反熔丝单元10存储的数据信号。

在本实施例中，所述反熔丝单元10包括第一端10A及第二端10B。所述第一端10A接地GND，所述第二端10B能够与所述读取单元30的输入端IN、所述验证单元40的第二输入端40B及烧写电路20电连接，并连接至第二节点Q2。在所述反熔丝单元10的第一端10A与第二端10B之间施加高压，高压能够击穿反熔丝单元10的介质，使所述反熔丝单元10从绝缘状态变为导电状态，实现信息的存储。在对反熔丝单元10执行烧写操作后，若所述反熔丝单元10为导通状态说明所述反熔丝单元10击穿，若所述反熔丝单元10为绝缘状态说明所述反熔丝单元10未击穿。在本实施例中，烧写信号Data真值为“0”时表征所述反熔丝单元10击穿，烧写信号Data真值为“1”时表征所述反熔丝单元10未击穿。

在本实施例中，所述烧写电路20与所述反熔丝单元10连接，用于根据烧写控制信号BlowEn对所述反熔丝单元10进行烧写，即所述烧写控制信号BlowEn作为所述烧写电路20的使能信号。当需要对所述反熔丝单元10进行烧写时，所述烧写控制信号BlowEn使能所述烧写电路20，对所述反熔丝单元10执行烧写操作。

作为示例，本实施例还提供一种烧写电路20的结构。所述烧写电路20包括烧写控制单元21及信号转换单元22。

所述烧写控制单元21以烧写控制信号BlowEn作为使能信号，将烧写信号Data传输至信号转换单元22。例如，在本实施例中，所述烧写控制单元包括一个第三NMOS晶体管MN3，所述第三NMOS晶体管MN3的控制端连接烧写控制信号BlowEn，所述第三NMOS晶体管MN3的一端连接烧写信号Data，另一端连接信号转换单元22。当需要进行烧写时，所述烧写控制信号BlowEn置为高电平，以使所述第三NMOS晶体管MN3导通，所述烧写信号Data传输至所述信号转换单元22。

所述信号转换单元22一端连接至编程电压VPP，另一端连接至反熔丝单元10，并以所述烧写信号Data作为控制信号，实现对反熔丝单元10的烧写。例如，在本实施例中，所述信号转换单元22包括第一PMOS晶体管MP1及第二PNOS晶体管MP2，所述第一PMOS晶体管MP1的一端与编程电压VPP连接，另一端与反熔丝单元10连接，所述第一PMOS晶体管MP1的控制端接收所述烧写信号Data。所述第二PNOS晶体管MP2的一端与编程电压VPP连接，另一端与所述第一PMOS晶体管MP1的控制端连接，所述第二PNOS晶体管MP2的控制端接收偏置信号，其中，所述偏置信号的电压Vbias小于所述编程电压VPP。

当需要对所述反熔丝单元10进行烧写时，所述烧写信号Data置为低电平，所述烧写控制信号BlowEn置为高电平，所述第三NMOS晶体管MN3导通，所述烧写信号Data控制所述第一PMOS晶体管MP1导通，所述反熔丝单元10两端的电压差为编程电压VPP与接地端GND之间的电压差，从而实现对反熔丝单元10的编写。若所述烧写信号Data置为高电平，则所述第一PMOS晶体管MP1不导通，所述烧写电路20不对所述反熔丝单元10进行烧写。

在本实施例中，所述烧写电路20还包括放大单元23，所述烧写控制单元21输出的烧写信号Data经所述放大单元23后传输至信号转换单元22。

在上述示例中，所述反熔丝单元10的第一端10A接地GND，第二端10B与所述读取单元30的输入端IN、所述验证单元40的第二输入端40B及烧写电路20连接至第二节点Q2，可以理解的是，在另一些示例中，所述反熔丝单元10的第一端与编程电压连接，第二端与所述读取单元的输入端、所述验证单元的第二输入端及所述烧写电路连接至第二节点Q2，所述烧写电路连接至接地端GND。

请继续参阅图1，所述读取单元30的输入端IN与反熔丝单元10的第二端10B连接，所述读取单元30的输出端OUT输出信号EFOUT。当所述读取单元30的输入端IN与反熔丝单元10的第二端10B导通时，所述读取单元30输入端的输入信号EFDAT受到所述反熔丝单元10的数据信号的影响。具体地说，在本实施例中，若所述反熔丝单元10击穿，所述反熔丝单元10导通，所述反熔丝单元10的第二端10B接地，所述反熔丝单元10的数据信号为低电平，则所述读取单元30的输入端输入信号EFDAT被拉低，置为低电平；若所述反熔丝单元10未击穿，所述反熔丝单元10不导通，所述反熔丝单元10的第二端10B不接地，所述反熔丝单元10的数据信号为高电平，则所述读取单元30的输入端的输入信号EFDAT维持原电平，例如维持高电平。

作为示例，本实施例提供一种读取单元30的电路结构。所述读取单元30包括预充电单元31及锁存器32。

所述预充电单元31用于根据预充电控制信号pre向第二节点Q2进行预充电，即向所述读取单元30的输入端IN充电。

在一些实施例中，所述预充电单元31包括第五晶体管，所述第五晶体管的第一极与电源电压VDD电连接，所述第五晶体管的第二极与所述第二节点Q2电连接，所述第五晶体管的栅极接收所述预充电控制信号pre。具体地说，在本实施例中，所述第五晶体管为POMS晶体管，例如，如图1所示，所述第五晶体管为第三PMOS晶体管MP3，所述第三PMOS晶体管MP3的第一极与电源电压VDD连接，所述第三PMOS晶体管MP3的第二极与第二节点Q2连接，所述第三PMOS晶体管MP3的栅极接收所述预充电控制信号pre。当所述预充电控制信号pre置为低电平时，所述第三PMOS晶体管MP3导通，所述第二节点Q2与电源电压VDD连接，所述预充电单元31向所述第二节点Q2充电，拉高所述第二节点Q2(即读取单元30的输入端IN)电压，使所述输入信号EFDAT置为高电平。

所述锁存器32的输入端与第二节点Q2(即所述读取单元30的输入端IN)电连接，输出端与所述读取单元30的输出端OUT电连接。所述锁存器32能够把读取单元30输入端IN的输入信号EFDAT自行保持。在本实施例中，所述锁存器包括第一反相器P1及第二反相器P2，第一反相器P1及第二反相器P2首尾相连，其中，第一反相器P1的输入端与第二节点Q2电连接，第一反相器P1的输出端与所述读取单元30的输出端OUT电连接，所述第二反相器P2的输入端与所述第一反相器P1的输出端电连接，所述第二反相器P2的输出端与所述第一反相器P1的输入端电连接，实现锁存器的功能。

所述验证单元40能够根据所述第一输入端40A及第二输入端40B的输入信号对所述反熔丝单元10的烧写状态进行验证，所述第一输出端40C用于输出验证信号VerifyOut。所述反熔丝单元10的烧写信号Data作为所述第一输入端40A的输入信号，所述反熔丝单元10存储的数据信号作为所述第二输入端40B的输入信号。在本实施例中，当采用读取单元30对反熔丝单元10进行读取后，所述第二节点Q2的信号(即读取单元30的输入端IN的输入信号EFDAT)相当于所述反熔丝单元10的数据信号。即当进入验证模式时，所述验证单元第二输入端40B的输入信号为第二节点Q2的信号(即读取单元30的输入端IN的输入信号EFDAT)。

在本实施例中，所述验证单元40包括逻辑门电路41，所述逻辑门电路41用于对所述烧写信号Data和所述反熔丝单元10的数据信号进行同或逻辑运算或异或逻辑运算，并将运算结果作为所述验证信号VerifyOut输出。

例如，所述逻辑门电路41包括第一晶体管、第二晶体管及充电单元。所述第一晶体管的第一极与所述第二输入端电连接，所述第一晶体管的第二极与第一节点电连接，所述第一晶体管的栅极与所述第一输入端电连接。所述第二晶体管的第一极与所述第一输入端电连接，所述第二晶体管的第二极与所述第一节点电连接，所述第二晶体管的栅极与所述第二输入端电连接。所述充电单元42用于向所述第一输出端提供弱1的逻辑状态值。

所述第一晶体管与所述第二晶体管为同类型晶体管，其中，在本实施例中，所述第一晶体管与所述第二晶体管均为NMOS晶体管，实现同或逻辑运算，并将运算结果作为所述验证信号VerifyOut输出。

具体地说，在本实施例中，所述第一晶体管为第一NMOS晶体管MN1，所述第一NMOS晶体管MN1的第一极与所述第二输入端40B电连接，所述第一NMOS晶体管MN1的第二极与第一节点Q1电连接，所述第一NMOS晶体管MN1的栅极与所述第一输入端40A电连接。所述第二晶体管为第二NMOS晶体管MN2，所述第二NMOS晶体管MN2的第一极与所述第一输入端40A电连接，所述第二NMOS晶体管MN2的第二极与所述第一节点Q1电连接，所述第二NMOS晶体管MN2的栅极与所述第二输入端40B电连接。所述第一节点Q与所述第一输出端40C电连接。

在其他实施例中，所述第一晶体管与所述第二晶体管均为PMOS晶体管，实现异或逻辑运算，并将运算结果作为所述验证信号输出。

所述充电单元42包括第三晶体管且所述第三晶体管为PMOS晶体管，所述第三晶体管的栅极接地，所述第三晶体管的第一极连接电源电压VDD，所述第三晶体管的第二极连接所述第一输出端40C。具体地说，在本实施例中，所述第三晶体管为第四PMOS晶体管MP4，所述第四PMOS晶体管MP4的第一极与电源电压VDD电连接，所述第四PMOS晶体管MP4的第二极与所述第一输出端40C电连接，所述第四PMOS晶体管MP4的栅极接地，其电压为VSS，则所述第四PMOS晶体管MP4处于常开状态，使得所述第一输出端40C的默认输出保持为电源电压VDD。当所述反熔丝单元的烧写信号Data或所述反熔丝单元10存储的数据信号中有一个为低电平时，所述逻辑门电路41输出为低电平，所述第一输出端40C被下拉，输出信号由高电平变为低电平。

在本实施例中，所述验证单元40还包括连接于所述第一节点Q1和所述第一输出端40C之间的开关单元43，所述开关单元43用于响应验证使能信号VerifyEn导通或关闭，以控制所述验证单元40的开启。

在一些实施例中，所述开关单元43包括第四晶体管，所述第四晶体管的第一极与所述第一节点Q1电连接，所述第四晶体管的第二极与所述第一输出端40C电连接，所述第四晶体管的栅极接收所述验证使能信号VerifyEn。具体地说，在本实施例中，所述第四晶体管为第四NMOS晶体管MN4。在进入验证模式时，所述验证使能信号VerifyEn置为高电平时，所述第四NMOS晶体管MN4导通，所述逻辑门电路41与所述第一输出端40C电连接，实现验证信号的输出，在不进入验证模式时，所述验证使能信号VerifyEn置为低电平时，所述第四NMOS晶体管MN4断开，所述逻辑门电路41与所述第一输出端40C不连接。

在本实施例中，所述反熔丝电路还包括读开关单元S1，所述读开关单元S1用于根据读使能信号discharge控制所述反熔丝单元10和所述读取单元30的输入端IN电连接。所述反熔丝单元10的第二端10B通过所述读开关单元S1与所述读取单元20的输入端IN和所述验证单元40的第二输入端40B连接至第二节点Q2。

在本实施例中，所述读开关单元S1为NMOS晶体管，例如，所述读开关单元S1为第五NMOS晶体管MN5。当读使能信号discharge置为高电平时，所述第五NMOS晶体管MN5导通，所述反熔丝单元10的第二端10B通过所述第五NMOS晶体管MN5与所述读取单元20的输入端IN和所述验证单元40的第二输入端40B连接至第二节点Q2。可以理解的是，在烧写电路20对所述反熔丝单元10进行烧写时，读使能信号discharge置为低电平，所述读开关单元S1断开，所述反熔丝单元10与所述读取单元30的输入端IN及所述验证单元40不连通。

其中，在本实施例中，所述读开关单元S1还可以作为所述读取单元30的控制开关，根据读使能信号discharge控制所述读取单元30与所述反熔丝单元10的电连接。当读使能信号discharge置为高电平时，所述第五NMOS晶体管MN5导通，所述读取单元30的输入端IN与所述反熔丝单元10的电连接，所述读取单元30能够读取所述反熔丝单元10的数据信号。可以理解的是，在烧写电路20对所述反熔丝单元10进行烧写时，读使能信号discharge置为低电平，所述读开关单元S1断开，所述读取单元30的输入端IN与所述反熔丝单元10不连通。

需要说明的是，在本实施例中，在对所述反熔丝单元10进行读写放大时，读使能信号discharge置为低电平，所述读开关单元S1断开，所述预充电单元31对所述读取单元30的输入端IN(即第二节点Q2)充电，使所述读取单元30的输入端IN置为高电平；读使能信号discharge置为高电平，所述读开关单元S1导通，所述读取单元30的输入端IN与所述反熔丝单元10的第二端10B连接，若所述反熔丝单元10击穿，则所述读取单元30的输入端IN变为低电平，所述输出端OUT输出高电平，若所述反熔丝单元10未击穿，则所述读取单元30的输入端IN保持高电平，所述输出端OUT输出低电平。

本公开实施例提供的反熔丝电路在反熔丝单元10完成击穿烧写进入验证(verify)模式时，所述验证单元40能够利用所述第一输入端40A输入的烧写信号Data及第二输入端40B输入的反熔丝单元10的数据信号实时验证所述反熔丝单元是否烧写正确，从而能够实现实时对反熔丝单元10进行验证的目的。

可以理解的是，在一些实施例中，在烧写电路20执行烧写操作及所述读取单元30执行读写放大操作时，即并非是验证模式时，所述验证单元40不被使能。

图2是本公开第一实施例提供的反熔丝电路的一信号时序图，请参阅图2，在反熔丝单元10完成击穿烧写后，读使能信号discharge置为低电平，第二节点Q2(即所述读取单元30的输入端IN)与所述反熔丝单元10不连通。预充电阶段，所述预充电控制信号pre置为低电平，所述读取单元30的预充电单元31向所述锁存器32充电，所述读取单元30的输入端IN的输入信号EFDAT置为高电平。预充电结束后，所述预充电控制信号pre置为高电平，读使能信号discharge置为高电平，第二节点Q2(即所述读取单元30的输入端IN)与所述反熔丝单元10导通，读取单元30读取所述反熔丝单元10的数据信号至输入端IN。当读取单元30读取反熔丝单元10的数据信号至读取单元10的输入端IN后，所述验证使能信号VerifyEn使能所述验证单元40，例如在本实施例中，验证使能信号VerifyEn置为高电平，所述开关单元43导通，进入验证(verify)模式。在验证模式下，当所述烧写信号Data为低电平(即所述烧写信号Data表征反熔丝单元10击穿)时，若所述读取单元30输入端的输入信号EFDAT维持高电平(如图2中实线所示)，则所述验证单元40第一输出端40C的输出信号VerifyOut为低电平(如图2中实线所示)，说明所述反熔丝单元10的真实状态是未击穿，该真实状态与烧写信号不一致，反熔丝单元10烧写错误；若所述读取单元30输入端的输入信号EFDAT变为低电平(如图2中虚线所示)，则所述验证单元40第一输出端40C的输出信号VerifyOut为高电平(如图2中虚线所示)，说明所述反熔丝单元10的真实状态是击穿，该真实状态与烧写信号一致，反熔丝单元10烧写正确。

图3是本公开第一实施例提供的反熔丝电路的另一信号时序图，请参阅图3，在验证模式下，当所述烧写信号Data为高电平(即所述烧写信号Data表征反熔丝单元10未击穿)时，若所述读取单元30输入端的输入信号EFDAT维持高电平(如图3中虚线所示)，则所述验证单元40第一输出端40C的输出信号VerifyOut为高电平(如图3中虚线所示)，说明所述反熔丝单元10的真实状态是未击穿，该真实状态与烧写信号一致，反熔丝单元10烧写状态正确；若所述读取单元30输入端的输入信号EFDAT变为低电平(如图3中实线所示)，则所述验证单元40第一输出端40C的输出信号VerifyOut为低电平(如图3中实线所示)，说明所述反熔丝单元10的真实状态是击穿，该真实状态与烧写信号不一致，反熔丝单元10误烧写。

可见，本公开反熔丝电路不需要将反熔丝单元10的数据信号读出到测试机台再对反熔丝单元10的烧写状态进行验证，而是能够实时验证所述反熔丝单元10的烧写状态，本公开实施例提供的反熔丝电路能够快速地验证反熔丝单元10烧写状态，节约时间，并且验证准确率高。

本公开实施例还提供一种反熔丝单元烧写状态实时验证方法，所述验证方法采用上述反熔丝电路。图4是本公开第二实施例提供的反熔丝单元烧写状态实时验证方法的步骤示意图，请参阅图1及图4，所述方法包括：

步骤S401，输入烧写信号Data，根据所述烧写信号Data对所述反熔丝单元10进行烧写。

具体地说，在本实施例中，烧写控制信号BlowEn使能所述反熔丝电路的烧写单元20，使所述烧写电路能够根据烧写信号Data确定是否对反熔丝单元10执行烧写操作。例如，在本实施例中，所述烧写信号Data经所述烧写控制单元21输入后作为所述信号转换单元22的控制信号，若所述烧写信号Data表征所述反熔丝单元10未击穿，则所述烧写信号Data为高电平，若所述烧写信号Data表征所述反熔丝单元10击穿，则所述烧写信号Data为低电平。

步骤S402，读取所述反熔丝单元10存储的数据信号。

在本实施例中，采用读取单元30读取所述反熔丝单元10存储的数据信号，在读取单元30读取所述反熔丝单元10存储的数据信号之前，所述方法还包括对所述读取单元30进行预充电的步骤。

在反熔丝单元10完成击穿烧写后，读使能信号discharge置为低电平，所述读取单元30的输入端IN与所述反熔丝单元10不连通，进入预充电阶段。所述预充电控制信号pre置为低电平，所述读取单元30的预充电单元31向所述锁存器32充电，所述读取单元30的输入端IN的输入信号EFDAT置为高电平。预充电结束后，所述预充电控制信号pre置为高电平，使能信号discharge置为高电平，所述读取单元30的输入端IN与所述反熔丝单元10导通，读取单元30读取所述反熔丝单元10存储的数据信号至输入端IN。

在本实施例中，在读取所述反熔丝单元10存储的数据信号之后，还包括如下步骤：切断所述反熔丝单元10与所述验证单元40的电连接。例如，读使能信号discharge置为低电平，断开所述读开关单元S1，以切断所述反熔丝单元10与所述验证单元40及所述读取单元30的输入端(即第二节点Q2)的电连接。

步骤S403，根据所述数据信号和所述烧写信号Data验证所述反熔丝单元10是否烧写正确。

在该步骤中，反熔丝电路利用验证单元40验证所述反熔丝单元10是否烧写正确。所述反熔丝单元10的烧写信号Data作为所述验证单元40的所述第一输入端40A的输入信号，所述反熔丝单元10存储的数据信号作为所述验证单元40的所述第二输入端40B的输入信号，所述验证单元40根据所述第一输入端40A及第二输入端40B的输入信号验证所述反熔丝单元10是否烧写正确，所述第一输出端40C用于输出验证信号VerifyOut。

在本实施例中，根据所述数据信号和所述烧写信号验证所述反熔丝单元是否烧写正确包括：若所述反熔丝单元的烧写信号与所述反熔丝单元的数据信号一致，则所述反熔丝单元烧写正确，若所述反熔丝单元的烧写信号与所述反熔丝单元的数据信号不一致，则所述反熔丝单元烧写错误。

例如，在一实施例中，当读取单元30读取反熔丝单元10的数据信号至读取单元10的输入端IN后，所述验证使能信号VerifyEn使能所述验证单元40，例如在本实施例中，验证使能信号VerifyEn置为高电平，所述开关单元43导通，进入验证(verify)模式。请参阅图5，其为信号真值表，在验证模式下，当所述烧写信号Data为高电平(即所述烧写信号Data表征反熔丝单元10未击穿)，其真值为“1”时，若所述读取单元30输入端的输入信号EFDAT(相当于反熔丝单元10存储的数据信号)维持高电平，其真值为“1”，则所述验证单元40第一输出端40C输出的验证信号VerifyOut为高电平，其真值为“1”，说明所述反熔丝单元10的真实状态是未击穿，该真实状态与烧写信号一致，所述反熔丝单元10的烧写状态是未击穿，反熔丝烧写正确；若所述读取单元30输入端的输入信号EFDAT(相当于反熔丝单元10存储的数据信号)变为低电平，其真值为“0”，则所述验证单元40第一输出端40C的输出的验证信号VerifyOut为低电平，其真值为“0，说明所述反熔丝单元10的真实状态是击穿，该真实状态与烧写信号不一致，所述反熔丝单元10的烧写状态为误击穿，反熔丝误烧写。

再例如，在一实施例中，在验证模式下，当所述烧写信号Data为低电平(即所述烧写信号Data表征反熔丝单元10击穿)，其真值为“0”时，若所述读取单元30输入端的输入信号EFDAT(相当于反熔丝单元10存储的数据信号)维持高电平，其真值为“1”，则所述验证单元40第一输出端40C输出的验证信号VerifyOut为低电平，其真值为“0”，说明所述反熔丝单元10的真实状态是未击穿，该真实状态与烧写信号不一致，所述反熔丝单元烧写错误；若所述读取单元30输入端的输入信号EFDAT(相当于反熔丝单元10存储的数据信号)变为低电平，其真值为“0”，则所述验证单元40第一输出端40C输出的验证信号VerifyOut为高电平，其真值为“1”，说明所述反熔丝单元10的真实状态是击穿，该真实状态与烧写信号一致，所述反熔丝单元10烧写正确。

本公开实施例提供的反熔丝单元烧写状态实时验证方法，能够根据所述反熔丝单元10存储的数据信号和所述烧写信号Data实时快速地验证所述反熔丝单元10烧写状态，不需要将反熔丝单元10的数据信号读出到测试机台再对反熔丝单元10的烧写状态进行验证，节约时间，并且验证准确率高。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。