半导体装置

技术领域

本公开涉及一种半导体装置。

背景技术

芯片尺寸封装(CSP：Chip Size Package)化的半导体装置包括连接封装内部的配线层和安装基板上的连接端子的硅通孔(TSV：through silicon via)(例如，参见专利文献1)。

当形成TSV时，通常，首先从基板的背面形成到达封装内部的配线层的贯通孔，然后用种子金属膜覆盖该贯通孔。此后，例如，在种子金属膜的表面上通过电镀等使诸如铜膜等的再分布层(RDL：Re Distribution Layer)膜生长，以形成TSV。

引用文献列表

专利文献

专利文献1：JP-A-2009-206253

发明内容

技术问题

然而，在上述常规技术中，在种子金属膜中可能会发生阶梯式断开(stepdisconnection)，并且RDL膜不能在种子金属膜的阶梯式断开部分处正常地生长，从而导致TSV中的连接不良。这可能会降低半导体装置的成品率。

鉴于上述问题，本公开提出了一种可以抑制成品率降低的半导体装置。

问题的解决方案

根据本公开的半导体装置包括基板和通孔。在所述基板中埋设有配线层。所述通孔从所述基板的主表面沿深度方向延伸，以贯通所述配线层，并且在侧周面上连接到所述配线层。

附图说明

图1是示出了根据本公开实施方案的半导体装置的断面的说明图。

图2是示出了根据本公开实施方案的TSV的断面的说明图。

图3A是示出了根据本公开实施方案的TSV的形成过程的说明图。

图3B是示出了根据本公开实施方案的TSV的形成过程的说明图。

图3C是示出了根据本公开实施方案的TSV的形成过程的说明图。

图4A是示出了根据本公开实施方案的TSV的形成过程的说明图。

图4B是示出了根据本公开实施方案的TSV的形成过程的说明图。

图4C是示出了根据本公开实施方案的TSV的形成过程的说明图。

图5A是示出了根据本公开实施方案的第一变形例的TSV的断面的说明图。

图5B是示出了根据本公开实施方案的第二变形例的TSV的断面的说明图。

图6A是示出了根据本公开实施方案的第三变形例的TSV的断面的说明图。

图6B是示出了根据本公开实施方案的第四变形例的TSV的断面的说明图。

图6C是示出了根据本公开实施方案的第五变形例的TSV的断面的说明图。

图7A是示出了根据本公开实施方案的第六变形例的TSV的断面的说明图。

图7B是示出了根据本公开实施方案的第七变形例的TSV的断面的说明图。

图8A是示出了根据本公开实施方案的第八变形例的TSV的断面的说明图。

图8B是示出了根据本公开实施方案的第九变形例的TSV的断面的说明图。

具体实施方式

在下文中，参照附图对本公开的实施方案进行详细地说明。在下面的实施方案中，相同的部分由相同的附图标记表示，因此将省略重复的说明。

半导体装置的结构

首先，参照图1对根据本公开的半导体装置1的结构进行说明。图1是示出了根据本公开实施方案的半导体装置1的断面的说明图。这里，以其中根据本实施方案的半导体装置1为芯片尺寸封装(CSP)的层叠型图像传感器的情况为例进行说明，但是根据本实施方案的半导体装置可以是具有硅通孔(TSV)的任何半导体装置。

如图1所示，半导体装置1安装在安装基板100上来使用。例如，半导体装置1包括逻辑基板10和层叠在逻辑基板10上的传感器基板20。

逻辑基板10包括Si(硅)基板11和由层叠在Si基板11上的SiO(一氧化硅)等形成的绝缘层12。在绝缘层12内部，埋设有多层配线层13。尽管省略了图示，但是在绝缘层12内部，配置有多层配线层13以外的信号处理电路、存储器等。

传感器基板20包括Si基板21、配置在Si基板21上的玻璃盖22和支撑玻璃盖22的外周部的支撑构件23。例如，在Si基板21内部，配置有背面照射型互补金属氧化物半导体(CMOS)图像传感器24。此外，在CMOS图像传感器24中包括的多个受光元件中的每个的受光面上配置有微透镜25。

此外，CSP化半导体装置1包括TSV 14，以连接配置在逻辑基板10内部的多层配线层13和配置在安装基板100上的连接端子101。

TSV 14是通过使例如铜膜等再分布层(RDL)膜3从贯通孔的内周面延伸到逻辑基板10的底面的一部分而形成的一种贯通电极，该贯通孔从逻辑基板10的底面形成至到达多层配线层13。

当RDL膜3的延伸到逻辑基板10的底面的一部分经由焊接凸点15连接到连接端子101时，半导体装置1安装在安装基板100上。

如上所述，在CSP化半导体装置1中，TSV 14的RDL膜3经由焊接凸点15与安装基板100的连接端子101直接连接，而无需使用接合线，因此可以将安装面积抑制到最低限度内。

在本实施方案中，通过设计TSV 14的形状，抑制了TSV 14中的连接不良的发生，从而提高了半导体装置1的成品率。接着，参照图2对TSV 14的具体结构进行说明。

TSV的结构

图2是示出了根据本公开实施方案的TSV 14的断面的说明图。图2选择性地示出了半导体装置1的构成要素之中的逻辑基板10中的TSV 14附近的部分，并且省略了传感器基板20的图示。

此外，在图2中，示出了处于其中图1中的逻辑基板10上下反转的状态的逻辑基板10。因此，在下文中，将图1的逻辑基板10的底面侧称为上，将逻辑基板10的上表面侧称为下来进行说明。

如图2所示，TSV 14从逻辑基板10的上表面沿深度方向延伸，并且贯通作为多层配线层13中的第一配线层M1、第二配线层M2和第三配线层M3之中的最上层的第一配线层M1，并在侧周面上连接到第一配线层M1。

通过在从Si基板11的上表面到达至贯通第一配线层Ml的深度的贯通孔30的表面上顺次形成种子金属膜31和RDL膜来形成TSV 14。

在Si基板11和种子金属膜31之间，预先配置出于绝缘目的的SiO膜32。稍后将参照图3A～图4C说明TSV 14的具体形成过程。

在形成种子金属膜31和RDL膜3之前，需要在形成从逻辑基板10的上表面到达至贯通第一配线层Ml的深度的贯通孔30的过程中对绝缘层12和第一配线层M1进行蚀刻。

因此，在形成贯通孔30的过程中，通过使用其中混合有适于绝缘层12的蚀刻的蚀刻气体和适于第一配线层M1的蚀刻的蚀刻气体的蚀刻气体的反应性离子蚀刻(RIE：Reactive Ion Etching)来形成贯通孔30。

在RIE中，蚀刻朝向逻辑基板10的深度方向进行，但不朝向绝缘层12的面方向进行。因此，绝缘层12中的贯通孔30的直径不大于Si基板11中的贯通孔30的直径。

因此，抑制了在形成贯通孔30之后形成的种子金属膜31中阶梯式断开的发生，从而能够在没有阶梯式断开的种子金属膜31的整个表面上形成RDL膜3。

另一方面，一般的TSV具有从Si基板11的上表面仅到达第一配线层M1的上表面的深度，并且在底面处连接到第一配线层M1的上表面。当形成这种一般的TSV时，第一配线层M1用作蚀刻停止层，并且通过RIE形成具有从Si基板11的上表面到达至第一配线层M1的上表面的深度的贯通孔。

在该RIE中，使用适于绝缘层12的蚀刻气体，而不使用适于第一配线层Ml的蚀刻气体。因此，当以完全露出第一配线层M1的上表面的方式进行过度蚀刻时，虽然在深度方向上的蚀刻停止于第一配线层M1的上表面，但是在绝缘层12的面方向上的蚀刻继续进行。

结果，绝缘层12中的贯通孔30的直径变得大于Si基板11中的贯通孔30的直径，并且在贯通孔30的底部形成凹口(切口或缺口)。当在该贯通孔30的表面上形成种子金属膜31时，在贯通孔30的底部的凹口部处，在种子金属膜31中发生阶梯式断开，并且不能形成完全覆盖贯通孔30的RDL膜3，导致TSV中的连接不良，从而降低了半导体装置的成品率。

另一方面，在根据本实施方案的TSV 14中，如上所述，由于RDL膜3形成在没有阶梯式断开的种子金属膜31的整个表面上，所以可以抑制TSV 14中的连接不良的发生，并且可以提高半导体装置1的成品率。

此外，如图2所示，在根据本实施方案的TSV 14中，底部具有从贯通孔30的纵孔部分平滑地连续的锥形形状，具体地，碗形形状。因此，根据本实施方案，可以更可靠地防止种子金属膜31的阶梯式断开，因此，可以抑制TSV 14中的连接不良的发生，从而提高半导体装置1的成品率。

此外，由于根据本实施方案的TSV 14具有碗形形状的底部，所以与第一配线层M1的连接面为倾斜面。因此，与底部是水平的并且完全贯通第一配线层M1以使与第一配线层M1的连接面为垂直的形状相比，TSV 14可以提供针对第一配线层M1的更大的连接面积，因此，可以降低连接电阻。

TSV的形成过程

接着，参照图3A～图4C对根据本实施方案的TSV 14的形成过程进行说明。当形成TSV 14时，如图3A所示，首先，将抗蚀剂40涂布在Si基板11的上表面，然后通过光刻对抗蚀剂40进行图案化，以选择性地去除在形成TSV 14的部分处的抗蚀剂40。

此时，例如，在抗蚀剂40中形成直径为约50μm的在平面图下呈大致圆形的孔。随后，如图3B所示，使用抗蚀剂40作为掩模，通过进行干法刻蚀，例如，RIE等，在Si基板11中形成贯通孔30。

在该蚀刻中，使用适于Si(硅)蚀刻的氯基或氟基蚀刻气体。因此，Si基板11中的未被抗蚀剂40掩盖的部分在深度方向上被蚀刻大约100μm，以露出绝缘层12的上表面。

此后，如图3C所示，从Si基板11的上表面去除抗蚀剂40。随后，如图4A所示，例如，为了使Si基板11与稍后形成的RDL膜3之间绝缘，通过化学气相沉积(CVD)在Si基板11的上表面以及贯通孔30的底面和侧周面上形成SiO膜32。

此时，在Si基板11的上表面上，形成厚度为约5μm的SiO膜32，并且在贯通孔30的底面和侧周面上形成厚度为约0.5μm的SiO膜32。此后，对SiO膜32的整个表面进行干法蚀刻，例如，RIE等。

在该蚀刻中，使用适于绝缘膜的蚀刻的氟基蚀刻气体和适于金属系蚀刻的氯基蚀刻气体。此外，在该过程中，将用作抑制蚀刻在水平方向上的进行的储库气体(depot gas)的氟化碳基或碳氢化合物基气体混合到蚀刻气体中，以进行蚀刻。

因此，如图4B所示，顺次蚀刻形成在贯通孔30底部上的SiO膜32、绝缘层12和第一配线层M1，并且使贯通孔30达到贯通第一配线层M1的深度。

在蚀刻的最后阶段，蚀刻气体的量逐渐减少，而储库气体增加。这使得能够避免蚀刻在由图4B中的空心箭头指示的水平方向上进行，并且使贯通孔30的底部成为碗形形状。如上所述，根据本实施方案的贯通孔30形成为使得在底部没有形成凹口的情况下，底部的形状变为从纵孔部分平滑地连续的碗形形状。

此后，通过有机溶液去除沉积在贯通孔30的表面上的储库膜。随后，通过在贯通孔30的底面、贯通孔30的侧面和SiO膜32的整个上表面上进行溅射来形成膜厚度为200nm～400nm的Ti(钛)、Cu(铜)或Ti(钛)和Cu(铜)的薄膜，以形成种子金属膜31。

最后，在种子金属膜31的表面上，通过电镀来生长膜厚度为约5μm的Cu(铜)膜而形成RDL膜3，从而形成图2所示的TSV 14。在形成RDL膜3的过程中，在进行电镀之前，用抗蚀剂掩盖形成有RDL膜3的部分以外的部分。

在形成RDL膜3之后，去除抗蚀剂。此时，如果在贯通孔30的底部存在凹口，则抗蚀剂的残留物会残留在该凹口中，从而导致RDL膜3破裂。然而，如上所述，在本实施方案中，凹口未形成在贯通孔30的底部中。因此，根据本实施方案的TSV 14可以抑制RDL膜3的破裂的发生，因此可以防止连接不良的发生。

注意，图2所示的TSV 14的形状是根据实施方案的TSV的一个示例。根据实施方案的TSV允许图2所示的形状以外的各种变形。下面，参照图5A～图8B对根据实施方案的变形例的TSV的形状进行说明。

图5A是示出了根据实施方案的第一变形例的TSV的断面的说明图。图5B是示出了根据实施方案的第二变形例的TSV的断面的说明图。图6A是示出了根据实施方案的第三变形例的TSV的断面的说明图。图6B是示出了根据实施方案的第四变形例的TSV的断面的说明图。图6C是示出了根据实施方案的第五变形例的TSV的断面的说明图。

此外，图7A是示出了根据实施方案的第六变形例的TSV的断面的说明图。图7B是示出了根据实施方案的第七变形例的TSV的断面的说明图。图8A是示出了根据实施方案的第八变形例的TSV的断面的说明图。图8B是示出了根据实施方案的第九变形例的TSV的断面的说明图。

如图5A所示，根据第一变形例的TSV与图2所示的TSV 14仅在底部的形状上有所不同，并且该底部具有随着其变深而变细的圆锥形状。可以通过在形成贯通孔30的蚀刻的最后阶段中进行蚀刻气体的量相对于储库气体的量的比率调整来形成圆锥形状的底部。

类似于图2所示的TSV 14，根据第一变形例的TSV达到贯通第一配线层Ml的深度，并且在侧周面上连接到第一配线层M1。在未使用第一配线层M1作为蚀刻停止层的情况下形成TSV。

因此，在根据第一变形例的TSV中，由于未在底部形成凹口，所以抑制了RDL膜3中连接不良的发生，从而可以提高半导体装置的成品率。

此外，在根据第一变形例的TSV中，由于与第一配线层M1的连接面是倾斜面，所以类似于图2所示的TSV 14，可以提供与第一配线层M1的较大的连接面积，并且可以降低连接电阻。

此外，如图5B所示，根据第二变形例的TSV与图2所示的TSV 14仅在底部的形状上有所不同，并且该底部具有水平面的形状。可以通过在形成贯通孔30的蚀刻的最后阶段中在不改变蚀刻气体的量和储库气体的量的情况下完成蚀刻来形成水平面形状的底部。

类似于图2所示的TSV 14，根据第二变形例的TSV达到贯通第一配线层Ml的深度，并且在侧周面上连接到第一配线层M1。在未使用第一配线层M1作为蚀刻停止层的情况下形成TSV。

因此，在根据第二变形例的TSV中，由于未在底部形成凹口，所以抑制了RDL膜3中连接不良的发生，从而可以提高半导体装置的成品率。

此外，如图6A所示，根据第三变形例的TSV与图2所示的TSV 14的不同之处仅在于：逻辑基板10中的深度比图2所示的TSV 14更深，并且达到贯通第三配线层M3的深度。

此外，如图6B所示，根据第四变形例的TSV与图5A所示的根据第一变形例的TSV的不同之处仅在于：逻辑基板10中的深度比图5A所示的第一变形例的TSV更深，并且达到贯通第三配线层M3的深度。

此外，如图6C所示，根据第五变形例的TSV与图5B所示的根据第二变形例的TSV的不同之处仅在于：逻辑基板10中的深度比图5B所示的第二变形例的TSV更深，并且达到贯通第三配线层M3的深度。

根据第三至第五变形例的TSV，第一至第三配线层M1、M2、M3可以一次连接，并且类似于图2所示的TSV 14，抑制了RDL膜3中连接不良的发生，从而可以提高半导体装置的成品率。

第三至第五变形例的TSV可以具有贯通第二配线层M2的深度。即，只要根据实施方案的TSV具有贯通配线层的深度，将要贯通的配线层的数量就不受限制。

此外，只要根据实施方案的TSV在底部具有锥形形状，就不需要贯通配线层。例如，如图7A所示，根据第六变形例的TSV在底面处连接到第一配线层M1的上表面，而并未贯通第一配线层M1。第六变形例的底面的形状是类似于图2所示的TSV 14的形状的碗形形状。

当形成这种TSV时，使用第一配线层M1作为蚀刻停止层来形成贯通孔30。然而，在形成贯通孔30的蚀刻的最后阶段中，进行蚀刻气体的量相对于储库气体的量的比率调整，以使贯通孔30的底部成为碗形形状。这使得能够防止在贯通孔30的底部中形成凹口。

因此，类似于图2所示的TSV 14，第六变形例的TSV抑制了RDL膜3中连接不良的发生，从而可以提高半导体装置的成品率。

此外，如图7B所示，根据第七变形例的TSV在圆锥形状的底部的远端部处连接到第一配线层M1的上表面，而并未贯通第一配线层M1。类似于图7A所示的TSV，利用该TSV也可以抑制RDL膜3中连接不良的发生，从而可以提高半导体装置的成品率。

此外，例如，根据实施方案的TSV可以适用于在比逻辑基板10的绝缘层12中的第一配线层M1更浅的位置处设有由诸如钨等金属材料形成的配线层的半导体装置。

例如，如图8A所示，根据第八变形例的TSV贯通由设置在绝缘层12中的最浅层的钨等金属形成的诸如局部互连(LIC：Local Inter Connect)等金属配线层M0，并且在侧周面上连接到金属配线层M0。第八变形例的TSV的底部为碗形形状。

此外，如图8B所示，根据第九变形例的TSV贯通金属配线层M0，并且在侧周面上连接到金属配线层M0。第九变形例的TSV的底部为圆锥形状。如上所述，根据第八和第九变形例的TSV可以通过适用于具有LIC的半导体装置来提高具有LIC的半导体装置的成品率。

本说明书中记载的效果仅是示例性的而非限制性的，并且也可以产生其他效果。

注意，本技术也可以采取以下结构。

(1)一种半导体装置，包括：

基板，在所述基板中埋设有配线层；和

通孔，所述通孔从所述基板的主表面沿深度方向延伸，以贯通所述配线层，并且在侧周面上连接到所述配线层。

(2)根据上述(1)所述的半导体装置，其中

所述通孔具有锥形形状的底部。

(3)根据上述(2)所述的半导体装置，其中

所述通孔具有碗形形状的底部。

(4)根据上述(2)所述的半导体装置，其中

所述通孔具有圆锥形状的底部。

(5)根据上述(2)所述的半导体装置，其中

所述通孔具有平面形状的底部。

(6)根据上述(1)所述的半导体装置，其中

所述通孔贯通层叠的多个所述配线层。

(7)根据上述(1)所述的半导体装置，其中

所述通孔连接到层叠的多个所述配线层之中的由配置在最浅层的金属材料形成的配线层。

(8)一种半导体装置，包括：

基板，在所述基板中埋设有配线层；和

通孔，所述通孔从所述基板的主表面沿深度方向延伸，并且在锥形形状的底部的一部分处连接到所述配线层的表面。

附图标记列表

1 半导体装置

10 逻辑基板

11 Si基板

12 绝缘层

13 多层配线层

14 TSV

15 焊接凸点

20 传感器基板

21 Si基板

22 玻璃盖

23 支撑构件

24 CMOS图像传感器

25 微透镜

3 RDL膜

31 种子金属膜

32 SiO膜

M0 金属配线层

M1 第一配线层

M2 第二接线层

M3 第三接线层

100 安装基板

101 连接端子