半导体结构及其形成方法

技术领域

本申请的实施例提供一种半导体结构及其形成方法。

背景技术

随着半导体技术的不断发展，集成电路管芯变得越来越小。另外，更多功能集成至管芯中。因此，管芯所需的输入/输出(I/O)焊盘的数量增加了，而可以用于I/O焊盘的区域却减小了。随着时间的推移，I/O焊盘的密度迅速上升，增加了芯片封装的难度。一些应用要求集成电路管芯的更大的并行处理能力。封装技术可以用于集成多个管芯，从而允许更大程度的并行处理能力。

在一些封装技术中，集成电路管芯在其封装之前就从晶圆分离出来。这种封装技术的一个有利特征是可以形成扇出型封装件，其允许将管芯上的I/O焊盘再分布至更大的区域。管芯表面上的I/O焊盘的数量可以因此增加。

发明内容

在一个实施例中，一种结构包括：第一集成电路管芯，包括第一管芯连接器；第一介电层，位于第一管芯连接器上；第一导电过孔，延伸穿过第一介电层，第一导电过孔连接至第一管芯连接器的第一子集；第二集成电路管芯，利用第一可回流连接器接合至第一管芯连接器的第二子集；第一密封剂，围绕第二集成电路管芯和第一导电过孔，第一密封剂和第一集成电路管芯横向地相邻；第二导电过孔，与第一集成电路管芯相邻；第二密封剂，围绕第二导电过孔、第一密封剂、和第一集成电路管芯；以及第一再分布结构，包括第一再分布线，第一再分布线连接至第一导电过孔和第二导电过孔。

在一个实施例中，一种结构包括：第一集成电路管芯，包括钝化后互连件(PPI)；介电层，位于钝化后互连件上；第一导电过孔，延伸穿过介电层，第一导电过孔连接至钝化后互连件；第二集成电路管芯，包括半导体衬底和管芯连接器，该半导体衬底利用粘合剂接合至介电层；第一密封剂，围绕第二集成电路管芯和第一导电过孔，第一密封剂和第一集成电路管芯横向地相邻；第二导电过孔，与第一集成电路管芯相邻；第二密封剂，围绕第二导电过孔、第一密封剂、和第一集成电路管芯；第一再分布结构，包括第一再分布线，第一再分布线连接至第一导电过孔、管芯连接器、和第二导电过孔。

在一个实施例中，一种方法包括：形成第一集成电路管芯上的第一导电过孔；利用第一可回流连接器将第二集成电路管芯接合至第一集成电路管芯，第二集成电路管芯与第一导电过孔相邻；利用第一模制化合物密封第一导电过孔和第二集成电路管芯；单个化第一模制化合物和第一集成电路管芯，以形成管芯堆叠件；将管芯堆叠件放置成与第二导电过孔相邻；利用第二模制化合物密封第二导电过孔和管芯堆叠件；以及形成第二模制化合物和管芯堆叠件上的第一再分布结构，该第一再分布结构包括第一再分布线，第一再分布线连接至第一导电过孔和第二导电过孔。

本申请的实施例提供一种集成电路封装件和方法。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1、图2、图3、图4、图5、图6、图7、和图8是根据一些实施例的在用于形成管芯堆叠件的工艺期间的中间步骤的截面图；

图9、图10、图11、图12、图13、图14、图15、图16、图17、和图18A是根据一些实施例的在用于形成实现管芯堆叠件的集成电路封装件的工艺期间的中间步骤的截面图；

图18B是根据一些另外的实施例的实现管芯堆叠件的集成电路封装件的截面图；

图19、图20、图21、和图22是根据一些另外的实施例的在用于形成管芯堆叠件的工艺期间的中间步骤的截面图；

图23A是根据一些另外的实施例的实现管芯堆叠件的集成电路封装件的截面图；

图23B是根据一些另外的实施例的实现管芯堆叠件的集成电路封装件的截面图；

图24、图25、图26、图27、图28、和图29是根据一些另外的实施例的在用于形成管芯堆叠件的工艺期间的中间步骤的截面图；

图30是根据一些另外的实施例的实现管芯堆叠件的集成电路封装件的截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据一些实施例，形成包括多个集成电路管芯的管芯堆叠件。管芯堆叠件通过以面对面或者背对面的方式堆叠管芯来形成。管芯堆叠件的集成电路管芯可以与可回流连接器或者粘合剂接合。这样的接合技术可能不允许与诸如混合接合的其他接合技术一样细的管芯连接器间距或者一样大的输入/输出(I/O)连接器数量，但是，这样的接合技术允许以较低的成本实施接合。当管芯堆叠件是低性能器件时，以低成本形成管芯堆叠件可能是特别期望的。所得的管芯堆叠件可以是例如集成电路上系统(SoIC)器件。一旦形成，就可以将SoIC器件纳入集成电路封装件中。

图1、图2、图3、图4、图5、图6、图7、和图8是根据一些实施例的在用于形成管芯堆叠件100的工艺期间的中间步骤的截面图。通过将集成电路管芯堆叠在晶圆102上来形成管芯堆叠件100。示出了晶圆102的一个器件区102A中的集成电路管芯的堆叠，但是应当理解，晶圆102可以具有任何数量的器件区，集成电路管芯可以堆叠成在每个器件区中形成管芯堆叠件。管芯堆叠件100的集成电路管芯利用可回流连接器以面对面的方式直接接合。

在图1中，形成或者获得晶圆102。晶圆102包括器件区102A中的第一集成电路管芯110。第一集成电路管芯110将在后续工艺中进行单个化，以纳入管芯堆叠件100中。第一集成电路管芯110可以是任何可接受的处理器或者逻辑器件，例如中央处理单元(CPU)、图形处理单元(GPU)、算术逻辑单元(ALU)、片上系统(SoC)、应用处理器(AP)、图像信号处理器(ISP)、数字信号处理(DSP)、现场可编程门阵列(FPGA)、微控制器、人工智能(AI)加速器等。

根据可适用的制造工艺来处理第一集成电路管芯110，以形成集成电路。例如，第一集成电路管芯110包括半导体衬底112，例如掺杂的或者未掺杂的硅，或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底112可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层衬底或者梯度衬底。半导体衬底112具有有源表面112A和无源表面112N。

器件形成在半导体衬底112的有源表面112A上。所述器件可以是有源器件(例如晶体管、二极管等)、电容器、电阻器等。无源表面112N位于第一集成电路管芯110背面110B，并且可以没有器件。互连结构形成在半导体衬底112的有源表面112A。互连结构互连半导体衬底112的有源表面112A处的器件，以形成集成电路。互连结构可以通过例如介电层中的金属化图案形成，并且可以通过诸如单镶嵌工艺、双重镶嵌工艺等的镶嵌工艺来形成。金属化图案包括形成在一个或者多个介电层中的金属线和过孔。互连结构的金属化图案电连接至半导体衬底112的有源表面112A处的器件。

接触焊盘116也形成在半导体衬底112的有源表面112A上方。接触焊盘116可以是铝焊盘、铜焊盘等，并且可以通过例如镀敷、沉积等形成。介电层118形成在接触焊盘116周围。介电层118可以是：聚合物，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)基聚合物等；氮化物，例如氮化硅等；氧化物，例如氧化硅、PSG、BSG、BPSG等；等等；或其组合。介电层118可以例如通过旋涂、层压、沉积等形成。接触焊盘116和介电层118可以是互连结构的一部分，例如是互连结构的最顶层的一部分。

一个或者多个钝化层120形成在接触焊盘116和半导体衬底112上。(一些)钝化层120可以通过一种或者多种合适的介电材料形成，所述介电材料有例如氧化硅、氮化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、阻焊剂、PBO、BCB基聚合物、模制化合物等、或其组合。(一些)钝化层120可以通过旋涂、层压、沉积等、或其组合来形成。

管芯连接器122形成在相应的一个接触焊盘116上，并且暴露在第一集成电路管芯110的正面110F。管芯连接器122可以是导电柱、凸块、过孔等，可以通过诸如铜的金属形成。管芯连接器122连接(例如物理连接和电连接)至相应的一个接触焊盘116，并且电连接至第一集成电路管芯110的相应的集成电路。作为用以形成管芯连接器122的示例，在(一些)钝化层120中形成开口，并且沿着(一些)钝化层120以及在穿过(一些)钝化层120的开口中形成晶种层。开口可以通过可接受的光刻和蚀刻技术形成。在一些实施例中，晶种层是金属层，其可以是单层，或者是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以通过诸如PVD等的沉积来形成。光刻胶形成并且图案化在晶种层上。光刻胶可以通过旋涂等形成，并且可以进行曝光以用于图案化。光刻胶的图案对应于管芯连接器122。图案化形成穿过光刻胶的开口，从而暴露出晶种层。导电材料形成在光刻胶的开口中，以及晶种层的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、镍、钛、钨、铝等。在一些实施例中，导电材料可以是包括由不同材料形成的多个子层的复合层。例如，导电材料可以包括两个铜层之间的镍层。可以通过可接受的灰化工艺或者诸如使用氧等离子体等的剥离工艺，来去除光刻胶。一旦去除了光刻胶，就可以例如通过使用可接受的蚀刻工艺，例如通过湿蚀刻或者干蚀刻，来去除晶种层的暴露部分。晶种层和导电材料的所剩部分形成管芯连接器122。

然后，在第一集成电路管芯110上实施电路探针(CP)测试，以查明第一集成电路管芯110是否为已知良好的管芯(KGD)。通过使用探针来测试第一集成电路管芯110。探针通过例如可回流连接器连接至管芯连接器122。仅对属于KGD的集成电路管芯进行后续处理和封装，而未通过CP测试的集成电路管芯则不进行封装。该测试可以包括对第一集成电路管芯110的功能的测试，或者可以包括对基于第一集成电路管芯110的设计可以预期的已知开路或者短路的测试。测试完成之后，去除探针，并且可以通过例如蚀刻工艺、化学机械抛光(CMP)、研磨工艺等来去除管芯连接器122上的任何多余的可回流材料。

在图2中，介电层130形成在晶圆102上，例如在管芯连接器122和(一些)钝化层120上。在一些实施例中，介电层130通过诸如聚酰亚胺、PBO、BCB基聚合物等的聚合物形成。在另外的实施例中，介电层130通过诸如氧化硅、PSG、BSG、BPSG等的氧化物和诸如氮化硅的氮化物等形成。介电层130可以通过诸如旋涂、CVD、层压等、或其组合的任何可接受的沉积工艺形成。

然后，对介电层130进行图案化，以形成暴露管芯连接器122的一部分的开口132。图案化可以通过可接受的工艺来进行，例如通过当介电层130为光敏材料时使介电层130暴露至光下，或者通过使用例如各向异性蚀刻进行蚀刻。如果介电层130是光敏材料，则介电层130可以在曝光之后进行显影。

管芯连接器122A的第一子集通过开口132A的子集暴露。每个开口132A暴露出相应的一个管芯连接器122A。如下文进一步讨论的，导电过孔将形成在每个开口132A中，并且连接至相应的一个管芯连接器122A。管芯连接器122B的第二子集通过开口132B暴露。具体地，开口132B暴露出多个管芯连接器122B。如下文进一步讨论的，集成电路管芯将要放置在开口132B中，并且连接至管芯连接器122B。开口132B宽于每个开口132A。例如，开口132A可以各自具有在约10μm至约15μm范围内的宽度，而开口132B可以具有在约3000μm至约6000μm范围内的宽度。较宽的开口132B有助于容纳集成电路管芯。

在图3中，导电过孔134形成在开口132A中，延伸穿过介电层130并且远离晶圆102。导电过孔134连接至管芯连接器122A。作为用以形成导电过孔134的示例，晶种层形成在介电层130上方，并且管芯连接器122A的一部分通过开口132A暴露。在一些实施例中，晶种层是金属层，其可以是单层，或者可以是包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等来形成。光刻胶形成并且图案化在晶种层上。光刻胶可以通过旋涂等形成，并且可以进行曝光以用于图案化。光刻胶的图案对应于导电过孔。图案化形成穿过光刻胶的开口，从而暴露出晶种层。导电材料形成在光刻胶的开口中，以及晶种层的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、钛、钨、铝等。去除光刻胶和晶种层上未形成导电材料的部分。可以通过可接受的灰化工艺或者诸如使用氧等离子体等的剥离工艺，来去除光刻胶。一旦去除了光刻胶，就可以例如通过使用可接受的蚀刻工艺，例如通过湿蚀刻或者干蚀刻，来去除晶种层的暴露部分。晶种层和导电材料的所剩部分形成导电过孔134。导电过孔134可以形成为例如在约40μm至约80μm的范围内的间距。

在图4中，形成或者获得第二集成电路管芯140。第二集成电路管芯140具有几种可能的功能，并且具有与第一集成电路管芯110不同的功能。在一些实施例中，第二集成电路管芯140是模拟器件管芯，例如电源门控管芯、电源管理集成电路(PMIC)等。在一些实施例中，第二集成电路管芯140是输入/输出(I/O)管芯，例如接口管芯、贯穿衬底过孔(TSV)管芯等。在一些实施例中，第二集成电路管芯140是存储器管芯，例如动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯、电阻式随机存取存储器(RRAM)管芯、磁阻随机存取存储器(MRAM)芯片，相变随机存取存储器(PCRAM)管芯等。在一些实施例中，第二集成电路管芯140是另一处理器或者逻辑器件，例如GPU、DSP等。

第二集成电路管芯140可以形成在晶圆中，该晶圆可以包括不同的器件区，其在后续步骤中进行单个化，以形成多个集成电路管芯。当第二集成电路管芯140包括有源器件时，其可以是比第一集成电路管芯110更大的技术节点。第二集成电路管芯140根据可应用的制造工艺进行处理，以形成集成电路。例如，第二集成电路管芯140包括半导体衬底142、接触焊盘146、介电层148、一个或者多个钝化层150、和管芯连接器152，其分别类似于第一集成电路管芯110的半导体衬底112、接触焊盘116、介电层118、(一些)钝化层120、和管芯连接器122。管芯连接器152暴露在第二集成电路管芯140的正面140F。在第二集成电路管芯140单个化之后，半导体衬底142、介电层148、和(一些)钝化层150横向地相邻。第二集成电路管芯140还包括导电过孔154，其形成为延伸进入半导体衬底142中。导电过孔154例如通过互连结构的金属化图案电连接至半导体衬底142的器件。

作为用以形成导电过孔154的示例，可以通过例如蚀刻、铣削、激光技术、其组合、和/或类似方法在半导体衬底142中形成凹进。薄的介电材料可以例如通过使用氧化技术形成在凹槽中。薄的阻挡层可以例如通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、其组合、和/或类似方法共形地沉积在开口中。阻挡层可以通过诸如氮化钛、氧氮化钛、氮化钽、氧氮化钽、氮化钨、其组合、和/或类似物的氧化物、氮化物、或者氧氮化物形成。导电材料可以沉积在阻挡层上方和开口中。导电材料可以通过电化学镀工艺、CVD、ALD、PVD、其组合、和/或类似方法来形成。导电材料的示例是铜、钨、铝、银、金、其组合、和/或类似物。通过例如CMP从半导体衬底142的表面去除多余的导电材料和阻挡层。所剩的阻挡层和导电材料的部分形成导电过孔154。

根据一些实施例，导电过孔154尚未暴露在第二集成电路管芯140的背面140B。相反，导电过孔154掩埋在半导体衬底142中。如下文进一步讨论的，导电过孔154将通过后续工艺中的暴露工艺暴露在第二集成电路管芯140的背面140B。暴露之后，导电过孔154可以称为TSV。

在图5中，第二集成电路管芯140放置在开口132B中，并且接合至第一集成电路管芯110(例如晶圆102)。第一集成电路管芯110和第二集成电路管芯140可以利用可回流连接器160以面对面的方式直接接合，使得第一集成电路管芯110的正面110F接合至第二集成电路管芯140的正面140F。可回流连接器160可以是球栅阵列(BGA)连接器、焊球等。可回流连接器160可以通过诸如焊料、铜、铝、金、镍、银、钯、锡等、或其组合的金属或者金属合金形成。在一些实施例中，可回流连接器160通过诸如蒸发、电镀、印刷、焊料转移、焊球放置等方法首先形成焊料层来形成。可回流连接器160可以首先形成在管芯连接器122B上或者管芯连接器152上。一旦形成焊料层，就可以实施回流，以使材料成形为所需的凸块形状。通过使可回流连接器160接触至管芯连接器122B和管芯连接器152，并且使可回流连接器160回流，来接合第一集成电路管芯110和第二集成电路管芯140。在回流之后，管芯连接器122B连接至管芯连接器152。利用可回流连接器160来接合第一集成电路芯片110和第二集成电路芯片140，可以允许以低于诸如混合接合的其他接合技术的成本来实施接合。

在可回流连接器160回流之前，可回流连接器160可以具有在其上形成的助焊剂(未示出)。在一些实施例中，在可回流连接器160回流之后，利用助焊剂清洁工艺去除助焊剂。底部填充剂162可选地形成在第一集成电路管芯110和第二集成电路管芯140之间，围绕可回流连接器160。底部填充剂162可以在第一集成电路管芯110和第二集成电路管芯140接合之后通过毛细管流动工艺形成，或者可以在第一集成电路管芯110和第二集成电路管芯140接合之前通过合适的沉积方法形成。底部填充剂162填充开口132B，可以沿着第二集成电路管芯140的侧壁延伸，并且可以沿着介电层130的顶面的一部分延伸。

在图6中，密封剂164形成在导电过孔134和第二集成电路管芯140上及其周围。形成之后，密封剂164密封导电过孔134和第二集成电路管芯140。密封剂164可以是模制化合物、环氧树脂等。密封剂164可以通过压缩模制、传递模制等来施加，并且可以形成在晶圆102上方，从而将导电过孔134和/或第二集成电路管芯140掩埋或者覆盖。密封剂164可以以流体或者半流体的形式来施加，然后进行固化。如上所述，底部填充剂162是可选的。当省略底部填充剂162时，密封剂164可以围绕并且物理接触每个管芯连接器122B、管芯连接器152、和可回流连接器160的侧壁。另外，当省略底部填充剂162时，密封剂164可以延伸穿过介电层130。

在图7中，在密封剂164上实施平坦化工艺，以暴露导电过孔134和第二集成电路管芯140的背面140B。平坦化工艺可以去除密封剂164的材料、导电过孔134、和/或半导体衬底142，直至暴露出导电过孔134和第二集成电路管芯140的背面140B。在平坦化工艺之后，平坦化的组件的顶面是共面的。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺、回蚀工艺等。

在一些实施例中，平坦化工艺包括薄化半导体衬底142，这有助于在后续处理中更容易地将第二集成电路管芯140的背面140B处的导电过孔154暴露出来。薄化工艺可以是例如化学机械抛光(CMP)、研磨工艺、回蚀工艺等。即使在该处理步骤中对半导体衬底142进行薄化时，导电过孔154仍然掩埋在半导体衬底142中。在平坦化工艺之后，密封剂164和介电层130可以具有组合厚度，例如在约30μm至约50μm的范围内，例如约50μm。

可选地，可以薄化半导体衬底112，这有助于减小管芯堆叠件100的整体厚度。薄化工艺可以是例如化学机械抛光(CMP)、研磨工艺、回蚀工艺等，其可以在第一集成电路管芯110的背面110B实施。在薄化工艺之后，半导体衬底112可以具有的厚度例如在约100μm至约150μm的范围内，例如约130μm。

在图8中，通过沿着划线区(例如围绕器件区102A的区域)进行锯切，来实施单个化工艺。单个化工艺包括锯切晶圆102、介电层130、和密封剂164。单个化工艺将器件区102A(包括第一集成电路管芯110)从晶圆102的相邻器件区(未示出)分离，以形成包括第一集成电路管芯110的管芯堆叠件100。在单个化之后，半导体衬底112、介电层118、(一些)钝化层120、介电层130、和密封剂164横向地相邻。

粘合剂168形成在第一集成电路管芯110的背面110B上。如下文进一步讨论的，粘合剂168将用于在后续工艺中将管芯堆叠件100粘合至另一个元件。粘合剂168可以是任何合适的粘合剂、环氧树脂、管芯连接膜(DAF)等。在所示的实施例中，在单个化以分离第一集成电路管芯110之前，将粘合剂168施加至第一集成电路管芯110的背面110B(见图7)。在另一个实施例中，直到随后的处理步骤才施加粘合剂168。

在单个化之后，管芯堆叠件100可以放置在例如胶带166上。在将粘合剂168施加至第一集成电路管芯110的背面110B(见图7)的实施例中，粘合剂168可以用于将管芯堆叠件100粘合至胶带166。

图9、图10、图11、图12、图13、图14、图15、图16、图17、和图18A是根据一些实施例的在用于形成实现管芯堆叠件100的集成电路封装件的工艺期间的中间步骤的截面图。管芯堆叠件100封装在集成电路封装件200中。示出了在一个封装区202A中的器件的封装，但是应当理解，可以同时形成任何数量的封装区。封装区202A将在后续工艺中进行单个化。单个化的集成电路封装件200可以是扇出型封装件，例如集成扇出(InFO)封装件。然后将单个的集成电路封装件200安装至封装衬底上，以形成完整的系统。

在图9中，提供了载体衬底202，并且剥离层204形成在载体衬底202上。载体衬底202可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底202可以是晶圆，使得多个封装件可以同时形成在载体衬底202上。剥离层204可以通过聚合物基的材料形成，其可以与载体衬底202一起从将要在后续步骤中形成的上覆结构去除。在一些实施例中，剥离层204是环氧基的热隔离材料，其在受热时失去其粘合特性，例如光热转换(LTHC)剥离涂层。在另外的实施例中，剥离层204可以是紫外线(UV)胶，其在暴露于UV光时失去其粘合特性。剥离层204可以以液体的形式进行分配并且进行固化，可以是层压至载体衬底202上的层压膜，或者可以是类似物。剥离层204的顶面可以是水平的，并且可以具有高度的平面度。

背面再分布结构206可以可选地形成在剥离层204上。在所示的实施例中，背面再分布结构206包括介电层208、金属化图案210(有时称为再分布层或者再分布线)、和介电层212。背面再分布结构206是可选的。在一些实施例中，取代背面再分布结构206的是，无金属化图案的介电层形成在剥离层204上。

介电层208形成在剥离层204上。介电层208的底面可以与剥离层204的顶面接触。在一些实施例中，介电层208通过诸如PBO、聚酰亚胺、BCB基的聚合物等的聚合物形成。在另外的实施例中，介电层208通过诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等、或者类似物来形成。介电层208可以通过诸如旋涂、CVD、层压等、或其组合的任何可接受的沉积工艺来形成。

金属化图案210形成在介电层208上。作为用以形成金属化图案210的示例，晶种层形成在介电层208上方。在一些实施例中，晶种层是金属层，其可以是单层，或者可以是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如物理气相沉积(PVD)等形成。然后，光刻胶形成并且图案化在晶种层上。光刻胶可以通过旋涂等形成，并且可以进行曝光以用于图案化。光刻胶的图案对应于金属化图案210。图案化形成穿过光刻胶的开口，从而暴露出晶种层。导电材料形成在光刻胶的开口中和晶种层的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、钛、钨、铝等。然后，去除光刻胶和晶种层上未形成导电材料的部分。可以通过可接受的灰化工艺或者诸如使用氧等离子体等的剥离工艺，来去除光刻胶。一旦去除了光刻胶，就可以例如通过使用可接受的蚀刻工艺，例如通过湿蚀刻或者干蚀刻，来去除晶种层的暴露部分。晶种层和导电材料的所剩部分形成金属化图案210。

介电层212形成在金属化图案210和介电层208上。在一些实施例中，介电层212通过聚合物形成，该聚合物可以是光敏材料，例如PBO、聚酰亚胺、BCB等，可以使用光刻掩模将其图案化。在另外的实施例中，介电层212通过诸如氮化硅的氮化物、诸如氧化硅的氧化物、PSG、BSG、BPSG、或者类似物来形成。介电层212可以通过旋涂、层压、CVD等、或其组合来形成。

应当理解，背面再分布结构206可以包括任意数量的介电层和金属化图案。如果要形成更多的介电层和金属化图案，则可以重复上述步骤和工艺。金属化图案可以包括导线和导电过孔。可以在金属化图案的形成期间通过在下面的介电层的开口中形成晶种层和金属化图案的导电材料来形成导电过孔。因此，导电过孔可以互连并且电连接各种导线。

在图10中，形成导电过孔220，该导电过孔220延伸穿过背面再分布结构206的最顶部介电层(例如介电层212)，并且远离载体衬底202。导电过孔220连接至背面再分布结构206的最顶部金属化图案(例如金属化图案210)。导电过孔220是可选的，并且如下文进一步讨论的，可以省略。例如，在省略了背面再分布结构206的实施例中，可以(或者可以不)省略导电过孔220。作为用以形成导电过孔220的示例，介电层212可以进行图案化，以形成暴露金属化图案210的一部分的开口。图案化可以通过可接受的工艺来形成，例如通过当介电层212是光敏材料时将介电层212暴露于光下，或者通过使用例如各向异性蚀刻进行蚀刻。如果介电层212是光敏材料，则介电层212可以在曝光之后进行显影。然后，晶种层形成在介电层212上方，并且通过开口暴露出金属化图案210的部分。在一些实施例中，晶种层是金属层，其可以是单层，或者可以是包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。光刻胶形成并且图案化在晶种层上。光刻胶可以通过旋涂等形成，并且可以进行曝光以用于图案化。光刻胶的图案对应于导电过孔。图案化形成穿过光刻胶的开口，从而暴露出晶种层。导电材料形成在光刻胶的开口中和晶种层的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、钛、钨、铝等。去除光刻胶和晶种层上未形成导电材料的部分。可以通过可接受的灰化工艺或者诸如使用氧等离子体等的剥离工艺，来去除光刻胶。一旦去除了光刻胶，就可以例如通过使用可接受的蚀刻工艺，例如通过湿蚀刻或者干蚀刻，来去除晶种层的暴露部分。晶种层和导电材料的所剩部分形成导电过孔220。

然后，单个化的管芯堆叠件100放置在邻近导电过孔220的位置。当形成背面再分布结构206时，管芯堆叠件100可以放置在背面再分布结构206(例如介电层212)上，或者，当省略背面再分布结构206时，可以放置在剥离层204上。粘合剂168用于将单个化的管芯堆叠件100粘合至下面的层(例如介电层212或者剥离层204)。在粘合剂168没有施加至第一集成电路管芯110的背面110B的实施例中，可替代地，粘合剂168施加在载体衬底202的表面上方，例如介电层212或者剥离层204上。

在图11中，密封剂222形成在各个组件上及其周围。形成之后，密封剂222密封导电过孔220和管芯堆叠件100。密封剂222可以是模制化合物、环氧树脂等。密封剂222可以通过压缩模制、传递模制等来施加，并且密封剂222形成在载体衬底202上方，从而将导电过孔220和/或管芯堆叠件100掩埋或者覆盖。密封剂222可以以流体或者半流体的形式来施加，然后进行固化。在一些实施例中，密封剂164、222包括不同的模制材料。例如，密封剂222可以通过模制化合物形成，而密封剂164可以通过模制底部填充剂(例如一种与用于密封剂222的模制材料相比具有较小尺寸的填充剂的模制材料)形成。

图12、图13、和图14示出了平坦化工艺可以实施在密封剂222和管芯堆叠件100上，以暴露出导电过孔134、154、220。平坦化工艺去除了半导体衬底142、过孔134、154、220、和/或密封剂164、222的材料，直至暴露出导电过孔134、154、220。在平坦化工艺之后，平坦化的部件的顶面是共面的。在平坦化之后，导电过孔134延伸穿过密封剂164(例如导电过孔134是贯穿过孔)，并且导电过孔220延伸穿过密封剂222(例如导电过孔220是贯穿过孔)。根据一些实施例，平坦化工艺包括研磨、蚀刻、和CMP工艺的组合。图12、图13、和图14是可以用来暴露导电过孔134、154、220的平坦化工艺的示例。应当理解，也可以使用其他平坦化工艺。例如可以用于暴露导电过孔134、154、220的研磨、蚀刻、和/或CMP工艺的其他组合。

在图12中，对密封剂222进行研磨，以暴露出管芯堆叠件100，例如半导体衬底142。可以实施一个或者多个研磨工艺，其也可以(或者可以不)暴露导电过孔220。半导体衬底142也可以在(一些)研磨工艺中进行薄化。在该处理步骤中薄化半导体衬底142有助于减小在后续处理步骤中暴露导电过孔154的成本。在一些实施例中，实施第一研磨工艺，以暴露半导体衬底142，并且实施第二研磨工艺，以薄化半导体衬底142，其中，第二研磨工艺以小于第一研磨工艺的去除率来实施。例如，可以利用具有第一表面粗糙度的第一研磨头来实施第一研磨工艺，并且可以利用具有第二表面粗糙度的第二研磨头来实施第二研磨工艺，其中，第二表面粗糙度小于第一表面粗糙度。以较慢的去除率来薄化半导体衬底142，有助于避免可能损坏导电过孔154的过度研磨。

在图13中，对密封剂222和半导体衬底142进行研磨，以暴露出导电过孔154。可以实施一个或者多个研磨工艺，如果导电过孔220尚未暴露，则该研磨工艺也暴露导电通孔220。在一些实施例中，实施第三研磨工艺，以薄化半导体衬底142并且暴露导电过孔154，其中，第三研磨工艺以小于关于图12所讨论的第一和第二研磨工艺的去除率来实施。例如，可以利用与关于图12所讨论的第一和第二研磨工艺中使用的研磨头的表面粗糙度相比具有更小的表面粗糙度的研磨头来实施第三研磨工艺。继续前面的例子，第三研磨工艺可以利用具有第三表面粗糙度的第三研磨头来实施，其中，第三表面粗糙度小于关于图12所讨论的第一和第二表面粗糙度。以较慢的去除率暴露导电过孔154，有助于避免可能损坏导电过孔154的过度研磨。

在图14中，阻挡层224可以可选地形成在导电过孔154周围。阻挡层224有助于将导电过孔154彼此电隔离，从而避免短路。作为用以形成阻挡层224的示例，半导体衬底142可以凹进，以暴露出导电过孔154的侧壁部分。凹进可以通过诸如干蚀刻的蚀刻工艺来进行。然后阻挡材料可以形成在凹进中。阻挡材料可以是诸如低温聚酰亚胺材料的介电材料，但是也可以利用任何其他合适的电介质，例如PBO、密封剂、其组合等。可以实施诸如CMP、研磨、或者回蚀的平坦化工艺，以去除半导体衬底142上方的阻挡材料的多余部分。阻挡材料在凹进中的所剩部分形成阻挡层224。在阻挡层224形成之后，其由密封剂164横向地围绕。

在图15中，正面再分布结构240形成在密封剂222、导电过孔220、和管芯堆叠件100上方。正面再分布结构240包括介电层242、246、250、254和金属化图案244、248、252。金属化图案也可以称为再分布层或者再分布线。正面再分布结构240显示为具有三层金属化图案的示例。更多或者更少的介电层和金属化图案可以形成在正面再分布结构240中。如果要形成更少的介电层和金属化图案，则可以省略下文讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复下文讨论的步骤和工艺。

作为用以形成正面再分布结构240的示例，介电层242可以沉积在密封剂222、导电过孔220、和管芯堆叠件100上。阻挡层224因此接触介电层242。在一些实施例中，介电层242通过诸如PBO、聚酰亚胺、BCB等的光敏材料形成，其可以使用光刻掩模来图案化。介电层242可以通过旋涂、层压、CVD等、或其组合来形成。然后，图案化介电层242。图案化形成开口，从而暴露出导电过孔134、154、220的一部分。图案化可以通过可接受的工艺形成，例如通过当介电层242是光敏材料时将介电层242暴露于光下，或者通过使用诸如各向异性蚀刻进行蚀刻。如果介电层242是光敏材料，则介电层242可以在曝光之后进行显影。

然后形成金属化图案244。金属化图案244包括位于介电层242的主表面上并且沿着介电层242的主表面延伸的迹线部分(也称为导线)。金属化图案244还包括延伸穿过介电层242以连接至导电过孔134、154、220的过孔部分(也称为导电过孔)。作为用以形成金属化图案244的示例，晶种层形成在介电层242上方和延伸穿过介电层242的开口中。在一些实施例中，晶种层是金属层，其可以是单层，或者可以是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。光刻胶形成并且图案化在晶种层上。光刻胶可以通过旋涂等形成，并且可以进行曝光以用于图案化。光刻胶的图案对应于金属化图案244。图案化形成穿过光刻胶的开口，从而暴露出晶种层。然后，导电材料形成在光刻胶的开口中和晶种层的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、钛、钨、铝等。导电材料和晶种层下面的部分的组合形成金属化图案244。去除光刻胶和晶种层上未形成导电材料的部分。可以通过可接受的灰化工艺或者诸如使用氧等离子体等的剥离工艺，来去除光刻胶。一旦去除了光刻胶，就可以例如通过使用可接受的蚀刻工艺，例如通过湿蚀刻或者干蚀刻，来去除晶种层的暴露部分。

然后，介电层246沉积在金属化图案244和介电层242上。介电层246可以以与介电层242类似的方式和类似的材料来形成。

然后形成金属化图案248。金属化图案248包括位于介电层246的主表面上并且沿着介电层246的主表面延伸的迹线部分。金属化图案248还包括延伸穿过介电层246以连接至金属化图案244的过孔部分。金属化图案248可以以与金属化图案244类似的方式和类似的材料形成。在一些实施例中，金属化图案248具有与金属化图案244不同的尺寸。例如，金属化图案248的导线和/或过孔可以比金属化图案244的导线和/或过孔更宽或者更厚。另外，金属化图案248可以形成为比金属化图案244具有更大的间距。

然后，介电层250沉积在金属化图案248和介电层246上。介电层250可以以与介电层242类似的方式和类似的材料来形成。

然后形成金属化图案252。金属化图案252包括位于介电层250的主表面上并且沿着介电层250的主表面延伸的迹线部分。金属化图案252还包括延伸穿过介电层250以连接至金属化图案248的过孔部分。金属化图案252可以以与金属化图案244类似的方式和类似的材料来形成。金属化图案252是正面再分布结构240的最顶部金属化图案。这样，正面再分布结构240的所有中间金属化图案(例如金属化图案244和248)设置在金属化图案252和管芯堆叠件100之间。在一些实施例中，金属化图案252具有与金属化图案244和248不同的尺寸。例如，金属化图案252的导线和/或过孔可以比金属化图案244和248的导线和/或过孔更宽或者更厚。另外，金属化图案252可以形成为比金属化图案248具有更大的间距。

然后，介电层254沉积在金属化图案252和介电层250上。介电层254可以以与介电层242类似的方式和类似的材料来形成。

在图16中，形成凸块下金属层(UBM)256，用以外部连接至正面再分布结构240。UBM256具有位于介电层254的主表面上并且沿着介电层254的主表面延伸的凸块部分，并且具有延伸穿过介电层254以连接至金属化图案252的过孔部分。结果，UBM256电连接至导电过孔134、154、220。UBM256可以通过与金属化图案244类似的材料形成。在一些实施例中，UBM256具有与金属化图案244、248、252不同的尺寸。

然后，导电连接器258形成在UBM256上。导电连接器258可以是球栅阵列(BGA)连接器、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镍-化学钯浸金技术(ENEPIG)形成的凸块等。导电连接器258可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等、或其组合的导电材料。在一些实施例中，导电连接器258通过首先形成焊料层通过蒸发、电镀、印刷、焊料转移、焊球放置等而形成。一旦在结构上形成了焊料层，就可以实施回流，以使材料成形为所需的凸块形状。在另一个实施例中，导电连接器258包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的，并且具有基本垂直的侧壁。在一些实施例中，金属覆盖层形成在金属柱的顶部上。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等、或其组合，并且可以通过镀敷工艺形成。

一个或者多个集成无源器件(IPD)260可选地利用导电连接器258的子集连接至UBM256。IPD260可以是表面安装的器件(SMD)、2-端子集成无源器件(IPD)、多端子IPD、或者其他类型的无源器件。IPD260可以包括主结构和该主结构中的一个或者多个无源器件。主结构可以是例如半导体衬底、密封剂等。无源器件可以包括电容器、电阻器、电感器等、或其组合，其可以形成在主结构中和/或主结构上。IPD260可以通过使导电连接器258回流而连接至UBM256。在一些实施例中(下文相对于图19至图23B进一步讨论)，管芯堆叠件100可以包括接合至管芯堆叠件100的管芯的无源器件，并且因此可以省略IPD260。在一些实施例中，底部填充剂(未示出)可以形成在正面再分布结构240的最顶部介电层(例如介电层254)和每个IPD260之间。

在图17中，实施载体衬底剥离，以使载体衬底202从背面再分布结构206(例如介电层208)分离(剥离)。根据一些实施例，剥离包括将诸如激光或者UV光的光投射在剥离层204上，使得剥离层204在光的热量下分解，从而可以去除载体衬底202。然后可以将该结构翻转并且放置在例如胶带上。

另外，导电连接器262形成为穿过背面再分布结构206的介电层208。可以形成穿过背面再分布结构206的介电层208的开口，暴露出金属化图案210的一部分。开口可以通过例如使用激光钻、蚀刻等形成。导电连接器262形成在开口中，并且连接至金属化图案210的暴露部分。导电连接器262可以以与导电连接器258类似的方式和类似的材料来形成。

在图18A中，通过沿着划线区(例如围绕封装区202A的区域)进行锯切，来实施单个化工艺。单个化工艺包括锯切再分布结构206、240和密封剂222。单个化工艺使封装区202A与相邻的封装区(未示出)分离，以形成集成电路封装件200。单个化之后，再分布结构206、240和密封剂222横向地相邻。

另一个集成电路封装件300可以连接至集成电路封装件200，以形成封装上封装结构。集成电路封装件300可以是存储器件。集成电路封装件300可以在集成电路封装件200单个化之前或之后连接至集成电路封装件200。

集成电路封装件300包括衬底302和连接至衬底302的一个或者多个管芯304。在一些实施例中，一个或者多个管芯304的堆叠件连接至衬底302。衬底302可以通过诸如硅、锗、金刚石等的半导体材料制成。在一些实施例中，也可以使用化合物材料，例如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化镓铟、其组合、以及类似物。另外，衬底302可以是绝缘体上硅(SOI)衬底。通常，SOI衬底包括诸如外延硅、锗、硅锗、SOI、绝缘体上锗化硅(SGOI)、或其组合的半导体材料的层。在另一个实施例中，衬底302是基于诸如玻璃纤维增强树脂芯的绝缘芯。一种示例性芯材料是玻璃纤维树脂，例如FR4。其他芯材料包括双马来酰亚胺-三嗪(BT)树脂、其他印刷电路板(PCB)材料或者薄膜等。诸如味之素(Ajinomoto)堆积膜(ABF)的堆积膜或者其他层压材料可以用于衬底302。

衬底302可以包括有源和无源器件(未示出)。如本领域的普通技术人员将认识到的，诸如晶体管、电容器、电阻器、其组合等的各种各样的器件可以用于生成用于集成电路封装件300的设计的结构和功能要求。可以使用任何合适的方法来形成器件。衬底302还可包括金属化层(未示出)和贯穿过孔。金属化层可以形成在有源和无源器件上方，并且设计成连接各种器件，以形成功能电路。金属化层可以通过电介质(例如低k介电材料)和具有互连导电材料层的过孔的导电材料(例如铜)的交替层形成，并且可以通过任何合适的工艺(例如沉积、镶嵌、双重镶嵌等)形成。在一些实施例中，衬底302基本上没有有源和无源器件。

衬底302可以在衬底302的一侧上具有接合焊盘306，以连接至导电连接器262。在一些实施例中，接合焊盘306通过在衬底302的一侧上的介电层(未示出)中形成凹进(未示出)而形成。凹进可以形成为允许接合焊盘306嵌入至介电层中。在另外的实施例中，由于可以在介电层上形成接合焊盘306而省略了凹进。在一些实施例中，接合焊盘306包括通过铜、钛、镍、金、钯等、或其组合制成的薄晶种层(未示出)。接合焊盘306的导电材料可以沉积在薄晶种层上方。导电材料可以通过电化学镀工艺、化学镀工艺、CVD、ALD、PVD等、或其组合来形成。在一个实施例中，接合焊盘306的导电材料为铜、钨、铝、银、金等、或其组合。

在一个实施例中，接合焊盘306是UBM，其包括三层导电材料，例如钛层、铜层、和镍层。例如，接合焊盘306可以通过铜形成，可以形成在钛层(未示出)上，并且具有镍饰面，这可以提高集成电路封装件300的寿命，这在集成电路封装件300是诸如DRAM模块的存储器器件时特别有利。然而，本领域普通技术人员将认识到，存在许多合适的材料和层的布置，例如铬/铬铜合金/铜/金布置、钛/钛钨/铜布置、或者铜/镍/金布置，都适合用于形成接合焊盘306。可以用于接合焊盘306的任何合适的材料或者材料层都完全旨在包括在本申请的范围内。

在所示的实施例中，管芯304通过引线接合308连接至衬底302，但是可以使用其他连接，例如导电凸块。在一个实施例中，管芯304是堆叠的存储器管芯。例如，管芯304可以是诸如低功率(LP)双倍数据速率(DDR)存储器模块的存储器管芯，例如LPDDR1、LPDDR2、LPDDR3、LPDDR4等。

可以通过模制材料310来密封管芯304和引线接合308(当存在时)。例如，可以使用压缩模制将模制材料310模制在管芯304和引线接合308上。在一些实施例中，模制材料310是模制化合物、聚合物、环氧树脂、氧化硅填充材料等、或其组合。可以实施固化工艺以固化模制材料310；固化工艺可以是热固化、UV固化等、或其组合。在一些实施例中，管芯304掩埋在模制材料310中，并且在模制材料310固化之后，实施诸如研磨的平坦化步骤，以去除模制材料310的多余部分，并且提供用于集成电路封装件300的基本平坦的表面。

在形成集成电路封装件300之后，集成电路封装件300通过导电连接器262连接至集成电路封装件200。导电连接器262可以通过使导电连接器262回流而连接至接合焊盘306。管芯304因此可以通过导电连接器262、导电过孔220、和再分布结构206、240电连接至管芯堆叠件100。

在一些实施例中，阻焊剂(未示出)形成在衬底302的与管芯304相对的一侧上。导电连接器262可以设置在阻焊剂中的开口中，以连接至衬底302中的导电部件(例如接合焊盘306)。阻焊剂可以用于保护衬底302的区域免受外部损坏。

在一些实施例中，导电连接器262具有在其进行回流之前在其上形成的环氧助焊剂(未示出)，其中在集成电路封装件300连接至再分布结构206之后，保留环氧助焊剂的至少一些环氧部分。

在一些实施例中，底部填充剂312形成在再分布结构206和衬底302之间，并且围绕导电连接器262。底部填充剂312可以减小应力，并且保护由导电连接器262的回流引起的接头。底部填充剂312可以在连接集成电路封装件300之后通过毛细管流动工艺形成，或者可以在连接集成电路封装件300之前通过合适的沉积方法形成。在其中形成有环氧助焊剂的实施例中，其可以充当底部填充剂312。当在连接集成电路封装件300之前形成底部填充剂312时，底部填充剂312和集成电路封装件200可以横向地相邻。

然后，使用导电连接器258将集成电路封装件200连接至封装衬底400。封装衬底400可以通过诸如硅、锗、金刚石等的半导体材料制成。可替代地，也可以使用化合物材料，例如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化铟镓、其组合、以及类似物。另外，封装衬底400可以是SOI衬底。通常，SOI衬底包括诸如外延硅、锗、硅锗、SOI、SGOI、或其组合的半导体材料的层。在另一个实施例中，封装衬底400是基于诸如玻璃纤维增强树脂芯的绝缘芯。一种示例性芯材料是玻璃纤维树脂，例如FR4。芯材料的可替代材料包括双马来酰亚胺三嗪(BT)树脂，或者可替代地包括其他印刷电路板(PCB)材料或者薄膜。诸如味之素(Ajinomoto)堆积膜(ABF)的堆积膜或者其他层压材料可用于封装衬底400。

封装衬底400可以包括有源和无源器件(未示出)。诸如晶体管、电容器、电阻器、其组合等的器件可以用于生成用于系统设计的结构和功能要求。可以使用任何合适的方法来形成器件。

封装衬底400还可以包括金属化层和过孔(未示出)，以及位于金属化层和过孔上方的接合焊盘402。金属化层可以形成在有源和无源器件上方，并且设计成连接各种器件，以形成功能电路。金属化层可以通过电介质(例如低k介电材料)和具有互连导电材料层的过孔的导电材料(例如铜)的交替层形成，并且可以通过任何合适的工艺(例如沉积、镶嵌、双重镶嵌等)形成。在一些实施例中，封装衬底400基本上没有有源和无源器件。

使导电连接器258回流，以将UBM256连接至接合焊盘402。导电连接器258将包括封装衬底400中的金属化层的封装衬底400连接至包括再分布结构240的金属化图案的集成电路封装件200。在一些实施例中，表面安装的无源器件(例如SMD，未示出)可以连接至封装衬底400，例如连接至接合焊盘402。

导电连接器258可以具有在其进行回流之前在其上形成的环氧助焊剂(未示出)，其中在集成电路封装件200连接至封装衬底400之后，保留环氧助焊剂的至少一些环氧部分。该保留的环氧部分可以用作底部填充剂，以减少应力，并且保护由导电连接器258的回流引起的接头。在一些实施例中，底部填充剂(未示出)可以形成在集成电路封装件200和封装衬底400之间，围绕导电连接器258。底部填充剂可以在连接集成电路封装件200之后通过毛细管流动工艺形成，或者可以在连接集成电路封装件200之前通过合适的沉积方法形成。

图18B是根据一些另外的实施例的实现管芯堆叠件100的集成电路封装件的截面图。在该实施例中，从管芯堆叠件100省略了底部填充剂162(见图5)。如以上关于图5和图6所述，当省略底部填充剂162时，密封剂164可以围绕并且物理接触每个管芯连接器122B、管芯连接器152、和可回流连接器160的侧壁。另外，当省略底部填充剂162时，密封剂164可以延伸穿过介电层130。

图19、图20、图21、和图22是根据一些另外的实施例的在用于形成管芯堆叠件500的工艺期间的中间步骤的截面图。在该实施例中，管芯堆叠件500的集成电路管芯缺少TSV，这允许使用比关于图1至图18B所讨论的实施例更厚的集成电路管芯。因此，诸如IPD的其他类型的厚器件也可以纳入管芯堆叠件500中。管芯堆叠件500的集成电路管芯利用可回流连接器以面对面的方式直接接合。示出了将集成电路管芯堆叠在晶圆102的一个器件区102A中，但是应当理解，晶圆102可以具有任意数量的器件区，并且集成电路管芯可以堆叠成在每个器件区中形成管芯堆叠件。

在图19中，形成或者获得类似于关于图3所讨论的中间结构，不同之处在于，介电层130还图案化为具有开口132C。如下文进一步讨论的，无源器件将要放置在开口132C中。开口132C暴露出管芯连接器122C的第三子集，无源器件将要接合至该第三子集。

形成或者获得类似于关于图4所讨论的第二集成电路管芯140。在该实施例中，第二集成电路管芯140缺少导电过孔154(见图4)。这样，第二集成电路管芯140可以形成更大的厚度而没有实质上增加制造成本。因此可以增加管芯堆叠件500的整体厚度，从而允许管芯堆叠件500容纳其他类型的厚器件，例如无源器件。

形成或者获得无源器件170。无源器件170可以是IPD，例如2-端子集成无源器件(IPD)、多端子IPD、或者另一类型的无源器件。无源器件170可以形成在晶圆中，晶圆可以包括在后续步骤中进行单个化以形成多个集成电路管芯的不同的器件区。根据可应用的制造工艺来处理无源器件170，以形成无源电子组件。例如，无源器件170包括主结构172和该主结构172中的一个或者多个无源器件。主结构172可以是例如半导体衬底，密封剂等。无源器件可以包括电容器、电阻器、电感器等、或其组合，其可以形成在主结构172中和/或主结构172上。无源器件170还可以包括接触焊盘176、介电层178、一个或者多个钝化层180、和管芯连接器182，其可以分别类似于第一集成电路管芯110的接触焊盘116、介电层118、(一些)钝化层120、和管芯连接器122。管芯连接器182暴露在无源器件170的正面170F。在单个化无源器件170之后，主结构172、介电层178、和(一些)钝化层180横向地相邻。

在图20中，第二集成电路管芯140放置在开口132B中，并且接合至第一集成电路管芯110(例如晶圆102)，而无源器件170放置在开口132C中，并且接合至第一集成电路管芯110(例如晶圆102)。所述接合可以与关于图5所讨论的类似。具体地，第一集成电路管芯110和第二集成电路管芯140利用可回流连接器160A的第一子集以面对面的方式直接接合，从而使第一集成电路管芯110的正面110F接合至第二集成电路管芯140的正面140F。通过使可回流连接器160A接触至管芯连接器122B和管芯连接器152，并且使可回流连接器160A回流，来接合第一集成电路管芯110和第二集成电路管芯140。同样地，第一集成电路管芯110和无源器件170也利用可回流连接器160B的第二子集以面对面的方式直接接合，使得第一集成电路管芯110的正面110F接合至无源器件170的正面170F。通过使可回流连接器160B接触至管芯连接器122C和管芯连接器182，并且使可回流连接器160B回流，来接合第一集成电路管芯110和无源器件170。利用可回流连接器160来接合第一集成电路管芯110、第二集成电路管芯140、和无源器件170，可以允许以低于诸如混合接合的其他接合技术的成本来实施接合。在一些实施例中，第二集成电路管芯140和无源器件170例如利用同一回流工艺使可回流连接器160A、160B回流而同时接合至第一集成电路管芯110。

底部填充剂162可选地形成在第一集成电路管芯110与每个第二集成电路管芯140和无源器件170之间，围绕可回流连接器160A、160B。具体地，第一底部填充剂162A形成在第一集成电路管芯110和第二集成电路管芯140之间，第二底部填充剂162B形成在第一集成电路管芯110和无源器件170之间。底部填充剂162A、162B可以以与关于图5所讨论的类似的方式形成。

然后，密封剂164形成在导电过孔134、第二集成电路管芯140、和无源器件170上及其周围。密封剂164可以以与关于图6所讨论的类似的方式形成。在密封之后，将结构的组件掩埋或者覆盖。

在图21中，平坦化工艺实施在密封剂164上，以暴露出导电过孔134、第二集成电路管芯140的背面140B、和无源器件170的背面170B。平坦化工艺可以与关于图7所讨论的类似。

在一些实施例中，平坦化工艺包括薄化半导体衬底142和主结构172。薄化工艺可以是例如化学机械抛光(CMP)、研磨工艺、回蚀工艺等。在平坦化工艺之后，密封剂164和介电层130可以具有组合厚度，例如在约70μm至约180μm的范围内，例如约100μm。

可选地，可以薄化半导体衬底112，这有助于减小管芯堆叠件500的整体厚度。薄化工艺可以是例如化学机械抛光(CMP)、研磨工艺、回蚀工艺等，其实施在第一集成电路管芯110的背面110B。在薄化工艺之后，半导体衬底112具有的厚度可以在例如约100μm至约150μm的范围内，例如约130μm。

在图22中，通过沿着划线区(例如围绕器件区102A的区域)进行锯切，来实施单个化工艺。单个化工艺可以与关于图8所讨论的类似。单个化工艺使器件区102A(包括第一集成电路管芯110)从晶圆102的相邻器件区(未示出)分离，以形成管芯堆叠件500。然后，单个化的管芯堆叠件500可以放置在例如胶带166上。粘合剂168可选地形成在第一集成电路管芯110的背面110B上。粘合剂168可以以与关于图8所讨论的类似的方式形成。

图23A是根据一些另外的实施例的实现管芯堆叠件500的集成电路封装件的截面图。可以使用类似于关于图9-图17所讨论的工艺将管芯堆叠件500封装在集成电路封装件600中。集成电路封装件600可以是扇出型封装件，例如集成扇出(InFO)封装件。可以使用导电连接器262将另一个集成电路封装件300连接至集成电路封装件600，以形成封装上封装结构。集成电路封装件300可以与关于图18A所讨论的类似。然后，使用导电连接器258将集成电路封装件600连接至封装衬底400，以形成完整的系统。封装衬底400可以与关于图18A所讨论的类似。

如上所述，管芯堆叠件500包括无源器件，例如无源器件170(见图22)。这样，在该实施例中，可以省略IPD260(见图18A)。因此，集成电路封装件600可以不具有安装至正面再分布结构240的诸如SMD的无源器件。在另一个实施例中，管芯堆叠件500可以包括无源器件，并且集成电路封装件600也可以包括SMD。

图23B是根据一些另外的实施例的实现管芯堆叠件500的集成电路封装件的截面图。在该实施例中，从管芯堆叠件500省略了底部填充剂162(见图5)。如以上关于图5和图6所述，当省略底部填充剂162时，密封剂164可以围绕并且物理接触每个管芯连接器122B、管芯连接器122C、管芯连接器152、管芯连接器182、和可回流连接器160的侧壁。另外，当省略底部填充剂162时，密封剂164可以延伸穿过介电层130。

图24、图25、图26、图27、图28、和图29是根据一些另外的实施例的在用于形成管芯堆叠件700的工艺期间的中间步骤的截面图。在该实施例中，管芯堆叠件700的集成电路管芯以背对面的方式直接接合，而不使用可回流连接器。示出了将集成电路管芯堆叠在晶圆102的一个器件区102A中，但是应当理解，晶圆102可以具有任意数量的器件区，并且集成电路管芯可以堆叠成在每个器件区中形成管芯堆叠件。

在图24中，形成或者获得晶圆102。晶圆102与关于图1所讨论的类似，不同之处在于，管芯连接器122是钝化后互连件(PPI)。因此，管芯连接器122包括延伸穿过(一些)钝化层120的第一部分，并且还包括沿着(一些)钝化层120延伸的第二部分。如下文进一步讨论的，使用为PPI的管芯连接器允许更多的导电过孔134形成在管芯堆叠件700中。

在图25中，介电层130形成在晶圆102上，例如在管芯连接器122和(一些)钝化层120上。介电层130可以以与关于图2所讨论的类似的方式形成。然后，形成穿过介电层130并且远离晶圆102延伸的导电过孔134。导电过孔134可以以与关于图3所讨论的类似的方式形成。由于管芯连接器122是PPI，因此其有助于在整个管芯堆叠件700的区域上对由导电过孔134引起的应力进行再分布。因此，与关于图3和图19讨论的实施例相比，可以在管芯堆叠件700中形成更多的导电过孔134。当形成更多的导电过孔134时，其可以具有比关于图3和图19所讨论的导电过孔134更细的间距。例如，导电过孔134可以形成为间距在约40μm至约80μm的范围内。

在图26中，形成或者获得第二集成电路管芯140。第二集成电路管芯140与关于图4所讨论的类似，不同之处在于，第二集成电路管芯140缺少导电过孔154(见图4)，并且第二集成电路管芯140在正面140F包括另一个覆盖管芯连接器152的介电层156。第二集成电路管芯140的背面140B放置在介电层130上位于导电过孔134之间，并且利用粘合剂158接合至介电层130。粘合剂158形成在第二集成电路管芯140的背面140B上。粘合剂158可以是任何合适的粘合剂、环氧树脂、管芯连接膜(DAF)等。在所示的实施例中，在单片化以分离第二集成电路管芯140之前，将粘合剂158施加至第二集成电路管芯140的背面140B。

第一集成电路管芯110和第二集成电路管芯140利用粘合剂158以背对面的方式直接接合。与诸如混合接合的其他接合技术相比，这种接合可以以较低的成本实施。由于管芯的定向，导电过孔134将用于电连接第一集成电路管芯110和第二集成电路管芯140。管芯堆叠件700因此可能需要比管芯堆叠件100(见图8)或者管芯堆叠件500(见图22)更多的导电过孔134，以容纳第一集成电路管芯110的I/O连接器。如上所述，由于管芯连接器122是PPI，因此可以在管芯堆叠件700中形成更多的导电过孔134，并且可以实现背对面的接合。

在图27中，密封剂164形成在导电过孔134和第二集成电路管芯140上及其周围。密封剂164可以以与关于图6所讨论的类似的方式来形成。

在图28中，平坦化工艺实施在密封剂164和介电层156上，以暴露导电过孔134和第二集成电路管芯140的管芯连接器152。平坦化工艺可以与关于图7所讨论的类似。在平坦化工艺之后，介电层156的所剩部分围绕管芯连接器152。

可选地，可以薄化半导体衬底112，这有助于减小管芯堆叠件500的整体厚度。薄化工艺可以是例如化学机械抛光(CMP)、研磨工艺、回蚀工艺等，其可以在第一集成电路管芯110的背面110B实施。在薄化工艺之后，半导体衬底112可以具有的厚度例如在约50μm至约90μm的范围内，例如约70μm。

在图29中，通过沿着划线区(例如围绕器件区102A的区域)进行锯切，来实施单个化工艺。单个化工艺可以与关于图8所讨论的类似。单个化工艺将器件区102A(包括第一集成电路管芯110)从晶圆102的相邻器件区(未示出)分离，以形成管芯堆叠件700。然后，单个化的管芯堆叠件700可以放置在例如胶带166上。粘合剂168可选地形成在第一集成电路管芯110的背面110B上。粘合剂168可以以与关于图8所讨论的类似的方式来形成。

图30是根据一些另外的实施例的实现管芯堆叠件700的集成电路封装件的截面图。可以使用类似于关于图9-图17讨论的工艺将管芯堆叠件700封装在集成电路封装件800中。集成电路封装件800可以是扇出型封装件，例如集成扇出(InFO)封装件。正面再分布结构240的金属化图案电连接第一集成电路管芯110和第二集成电路管芯140。在一些实施例中，管芯堆叠件700缺少无源器件。在这样的实施例中，IPD260可以连接至UBM256。IPD260可以与关于图16所讨论的类似。另一个集成电路封装件300可以使用导电连接器262连接至集成电路封装件800，以形成封装上封装结构。集成电路封装件300可以与关于图18A所讨论的类似。然后使用导电连接器258将集成电路封装件800连接至封装衬底400，以形成完整的系统。封装衬底400可以与关于图18A讨论的类似。

实施例可以实现优点。通过利用可回流连接器或者粘合剂接合集成电路管芯110、140来形成管芯堆叠件100、500、700，可以允许以低于诸如混合接合的其他接合技术的成本来实施接合。当管芯堆叠件是低性能器件时，以较低的成本形成管芯堆叠件100、500、700可能是特别期望的。另外，虽然混合接合可以允许管芯堆叠件100、500、700具有更细的管芯连接器间距或者更大的输入/输出(I/O)连接器数量，但是当管芯堆叠件是低性能器件时，这些特征可能是不必要的。一些实施例还可以允许无源器件以低成本方式纳入集成电路封装件中。

还可以包括其他特征和工艺。例如，可以包括测试结构，以辅助3D封装或者3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或者衬底上的测试焊盘，其允许使用探针和/或探针卡等对3D封装或者3DIC进行测试。可以在中间结构以及最终结构上实施验证测试。另外，本文公开的结构和方法可以与结合了已知良好的管芯的中间验证的测试方法结合使用，以增加产量并且降低成本。

在一个实施例中，一种结构包括：第一集成电路管芯，包括第一管芯连接器；第一介电层，位于第一管芯连接器上；第一导电过孔，延伸穿过第一介电层，第一导电过孔连接至第一管芯连接器的第一子集；第二集成电路管芯，利用第一可回流连接器接合至第一管芯连接器的第二子集；第一密封剂，围绕第二集成电路管芯和第一导电过孔，第一密封剂和第一集成电路管芯横向地相邻；第二导电过孔，与第一集成电路管芯相邻；第二密封剂，围绕第二导电过孔、第一密封剂、和第一集成电路管芯；以及第一再分布结构，包括第一再分布线，第一再分布线连接至第一导电过孔和第二导电过孔。

在一些实施例中，该结构还包括：底部填充剂，围绕每个第一可回流连接器和第一管芯连接器的第二子集，该底部填充剂延伸穿过第一介电层。在该结构的一些实施例中，第一密封剂具有围绕每个第一可回流连接器和第一管芯连接器的第二子集的第一部分，第一密封剂的第一部分延伸穿过第一介电层。在该结构的一些实施例中，第二集成电路管芯包括：贯穿衬底过孔(TSV)，第一再分布结构的第一再分布线连接至贯穿衬底过孔；以及阻挡层，围绕贯穿衬底过孔，阻挡层接触第一再分布结构的第二介电层。在该结构的一些实施例中，第二集成电路管芯缺少贯穿衬底过孔，并且该结构还包括：无源器件，利用第二可回流连接器接合至第一管芯连接器的第三子集，第一密封剂围绕无源器件。在该结构的一些实施例中，第一密封剂包括第一模制材料，第二密封剂包括第二模制材料，并且第一模制材料不同于第二模制材料。在该结构的一些实施例中，第一模制材料包括尺寸小于第二模制材料的填充剂。在一些实施例中，该结构还包括：第二再分布结构，包括第二再分布线，第二再分布线连接至第二导电过孔；存储器器件，连接至第二再分布结构的第二再分布线；以及封装衬底，连接至第一再分布结构的第一再分布线。在一些实施例中，该结构还包括：表面安装的无源器件，连接至第一再分布结构的第一再分布线。

在一个实施例中，一种结构包括：第一集成电路管芯，包括钝化后互连件(PPI)；介电层，位于钝化后互连件上；第一导电过孔，延伸穿过介电层，第一导电过孔连接至钝化后互连件；第二集成电路管芯，包括半导体衬底和管芯连接器，该半导体衬底利用粘合剂接合至介电层；第一密封剂，围绕第二集成电路管芯和第一导电过孔，第一密封剂和第一集成电路管芯横向地相邻；第二导电过孔，与第一集成电路管芯相邻；第二密封剂，围绕第二导电过孔、第一密封剂、和第一集成电路管芯；第一再分布结构，包括第一再分布线，第一再分布线连接至第一导电过孔、管芯连接器、和第二导电过孔。

在该结构的一些实施例中，第一密封剂包括第一模制材料，第二密封剂包括第二模制材料，并且第一模制材料不同于第二模制材料。在该结构的一些实施例中，第一模制材料包括尺寸小于第二模制材料的填充剂。在一些实施例中，该结构还包括：第二再分布结构，包括第二再分布线，第二再分布线连接至第二导电过孔；以及存储器器件，连接至第二再分布结构的第二再分布线；以及封装衬底，连接至第一再分布结构的第一再分布线。在一些实施例中，该结构还包括：表面安装的无源器件，连接至第一再分布结构的第一再分布线。

在一个实施例中，一种方法包括：形成第一集成电路管芯上的第一导电过孔；利用第一可回流连接器将第二集成电路管芯接合至第一集成电路管芯，第二集成电路管芯与第一导电过孔相邻；利用第一模制化合物密封第一导电过孔和第二集成电路管芯；单个化第一模制化合物和第一集成电路管芯，以形成管芯堆叠件；将管芯堆叠件放置成与第二导电过孔相邻；利用第二模制化合物密封第二导电过孔和管芯堆叠件；以及形成第二模制化合物和管芯堆叠件上的第一再分布结构，该第一再分布结构包括第一再分布线，第一再分布线连接至第一导电过孔和第二导电过孔。

在该方法的一些实施例中，第一集成电路管芯包括第一管芯连接器，第二集成电路管芯包括第二管芯连接器，并且将第二集成电路管芯接合至第一集成电路管芯包括：沉积第一集成电路管芯上的介电层；利用第一开口图案化介电层，第一开口暴露出第一管芯连接器的第一子集；将第二集成电路管芯放置在第一开口中；以及利用第一可回流连接器将第二管芯连接器连接至第一管芯连接器的第一子集。在一些实施例中，该方法还包括：利用第二开口图案化介电层，第二开口暴露出第一管芯连接器的第二子集；将无源器件放置在第二开口中，该无源器件包括第三管芯连接器；利用第二可回流连接器将第三管芯连接器连接至第一管芯连接器的第二子集。在该方法的一些实施例中，第二集成电路管芯包括半导体衬底和延伸穿过半导体衬底的贯穿衬底过孔(TSV)，并且还包括：在利用第二模制化合物密封第二导电过孔和管芯堆叠件之后，平坦化第二模制化合物，其中，在平坦化之后，暴露第一导电过孔、第二导电过孔、和贯穿衬底过孔。在该方法的一些实施例中，平坦化包括：利用第一研磨工艺薄化第二模制化合物，以暴露半导体衬底；利用第二研磨工艺薄化半导体衬底，与第一研磨工艺相比，第二研磨工艺具有较小的去除率；以及利用第三研磨工艺薄化半导体衬底，以暴露贯穿衬底过孔，与第二研磨工艺相比，第三研磨工艺具有较小的去除率。在一些实施例中，该方法还包括：在第三研磨工艺之后，使半导体衬底凹进，以暴露贯穿衬底过孔的侧壁部分；以及沉积贯穿衬底过孔的侧壁部分周围的阻挡层。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。