半导体装置

技术领域

本发明实施例一般关于半导体装置，特别关于场效晶体管如平面场效晶体管、三维鳍状场效晶体管、或全绕式栅极装置。

背景技术

半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺一般有利于增加产能并降低相关成本。尺寸缩小亦会增加处理与制造集成电路的复杂度。

举例来说，随着半导体装置持续缩小，栅极接点与附近的源极/漏极接点之间可能更容易发生桥接(如电性短路)。不幸的是，避免这些桥接问题的现有方法可能会增加电阻及/或缩小源极/漏极外延着陆区。如此一来，会劣化装置效能。

虽然制作半导体装置的现有方法通常适用，但无法符合所有方面的需求。

发明内容

本发明一实施例关于半导体装置。半导体装置包括一或多个主动区结构，各自在垂直方向中垂直地向外凸出基板，并在第一水平方向中水平延伸。半导体装置包括源极/漏极构件，在垂直方向中位于主动区结构上。半导体装置包括源极/漏极接点，在垂直方向中位于源极/漏极构件上。源极/漏极接点包括底部与顶部。半导体装置包括保护衬垫层，位于源极/漏极接点的顶部的侧表面上，但不位于源极/漏极接点的底部的侧表面上。

本发明另一实施例关于半导体装置。半导体装置包括一或多个鳍状结构，各自在垂直方向中垂直地凸出基板并在第一水平方向中水平延伸。半导体装置包括外延源极/漏极，在垂直方向中位于鳍状结构上。半导体装置包括源极/漏极接点，在垂直方向中位于外延源极/漏极上。源极/漏极接点包括上侧部分与下侧部分。在垂直方向与垂直于第一水平方向的第二水平方向所定义的剖面中，下侧部分具有斜向轮廓且最大宽度大于上侧部分的最大宽度。

本发明又一实施例关于半导体装置的形成方法。提供集成电路装置，其包括主动区、源极/漏极构件形成于主动区上、栅极结构形成于主动区上并与源极/漏极构件相邻、以及层间介电层形成于源极/漏极构件上。蚀刻开口于源极/漏极构件上。开口部分地延伸穿过层间介电层但不露出源极/漏极构件的上侧表面。形成保护衬垫层于开口的侧壁上。移除源极/漏极构件的上侧表面上的层间介电层的保留部分，以露出源极/漏极构件的上侧表面。形成源极/漏极接点于开口中。形成栅极接点于栅极结构上。

附图说明

图1A是本发明多种实施例中，鳍状场效晶体管形式的集成电路装置的透视图。

图1B是本发明多种实施例中，鳍状场效晶体管形式的集成电路装置的平面上视图。

图1C是本发明多种实施例中，全绕式栅极装置形式的集成电路装置的透视图。

图2A至8A是本发明多种实施例中，集成电路装置在多种制作阶段的X剖面的剖视图。

图2B至8B是本发明多种实施例中，集成电路装置在多种制作阶段的Y剖面的剖视图。

图2C至8C是本发明多种实施例中，集成电路装置在多种制作阶段的平面上视图。

图9是本发明多种实施例中，静态随机存取存储器单元的电路图。

图10是本发明多种实施例中，制造系统的方框图。

图11是本发明多种实施例中，制作半导体装置的方法的流程图。

附图标记说明：

A-A’，B-B’：剖线

BL：位元线

BLB：互补位元线

N，902，904，906，908，910，912，914，916：实体

PD1，PD2：下拉晶体管

PG1，PG2：穿闸晶体管

PU1，PU2：上拉晶体管

SNB1：互补第一存储节点

SN1：第一存储节点

Vcc：电源电压

Vss：电压

WL：字元线

90，200：集成电路装置

110：基板

120：鳍状结构

122：源极/漏极构件

130：隔离结构

140：栅极结构

150：全绕式栅极装置

155，290：遮罩(掩膜)层

160：栅极间隔物结构

165：盖层

170：纳米结购

175：介电内侧间隔物

180，570：源极/漏极接点

185，610：层间介电层

250，260：栅极间隔物

280：金属层

300：微影(光刻)工艺

310：光阻(光刻胶)层

320：开口

320A，570A：底部

330：深度

340，470：上侧表面

400：沉积与蚀刻循环

420：介电材料

450，500：蚀刻工艺

550：源极/漏极接点形成工艺

570B：顶部

580，590：侧表面

600：介电层

650：栅极接点

660：源极/漏极通孔

800：静态随机存取存储器单元

900：制作系统

918：网络

1000：方法

1010，1020，1030，1040，1050，1060：步骤

具体实施方式

下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。

下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。

此外，本发明实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间(即结构未接触另一结构)。此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外，当数值或数值范围的描述有“约”、“近似”或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围为4.5nm至5.5nm。

本发明一实施例关于形成独特形状的保护衬垫层于源极/漏极接点的侧壁的一部分(非全部)上的新颖制作工艺，以最小化电阻并避免电性桥接。具体而言，随着半导体制作朝更小的技术节点进展，栅极接点位置稍微偏移即可能造成栅极接点与附近的源极/漏极接点之间的桥接(如电性短路)。为了避免栅极接点与源极/漏极接点桥接，可形成保护衬垫层于源极/漏极接点的侧壁上。由于形成保护衬垫层，就算栅极接点的位置朝源极/漏极接点的方向偏移，最终位置偏移的栅极接点仍可避免直接物理接触源极/漏极接点，因为保护衬垫层保留于栅极接点与源极/漏极接点之间，并避免栅极接点的导电材料直接接触源极/漏极接点。因此保护衬垫层可避免栅极接点与源极/漏极接点之间的电性桥接。

然而若形成保护衬垫层，其将位于源极/漏极接点的所有侧壁上，而缺点之一为减少源极/漏极外延着陆区。换言之，保护衬垫层的下表面将占据外延形成的源极/漏极的上侧表面，其将减少源极/漏极与源极/漏极接点(形成于源极/漏极上)之间的可用界面面积。减少源极/漏极表面接触面积会增加源极/漏极接点相关的电阻，因为电阻与表面接触面积成反比。源极/漏极接点电阻增加会造成更大的能耗及/或降低速度，这将劣化装置效能而属不想要的现象。

为了克服上述问题，本发明实施例采用新颖的制作工艺以形成保护衬垫层于源极/漏极接点的侧壁的上侧部分上，而非源极/漏极接点的所有侧壁上。由于保护衬垫层不在源极/漏极接点的侧壁底部，外延源极/漏极构件的上侧部分可100％用于源极/漏极接点的着陆。换言之，本发明实施例提供较大的界面面积于源极/漏极接点的下表面与外延源极/漏极构件的上表面之间。增加界面面积可减少源极/漏极接点电阻，进而改善装置效能。与此同时，本发明实施例的保护衬垫层仍可有效阻挡栅极接点与源极/漏极接点的桥接。这是因为栅极接点的位置垂直高于源极/漏极接点，即源极/漏极接点的顶部或中间部分(仍被保护衬垫层所保护)比源极/漏极接点的底部(不含保护衬垫层)更易发生桥接(若发生的话)。本发明多种实施例将搭配图2A至8A、2B至8B、2C至8C、及9至11详述如下。

图1A及1B是集成电路装置90的一部分的三维透视图与上视图。集成电路装置90可为处理集成电路时制作的中间装置或其部分，其可包含静态随机存取存储器及/或其他逻辑电路，被动构件如电阻、电容、或电感，以及主动构件如p型场效晶体管、n型场效晶体管、鳍状场效晶体管、金属氧化物半导体场效晶体管、互补式金属氧化物半导体晶体管、双极晶体管、高电压晶体管、高频晶体管、及/或其他存储器单元。本发明实施例不限于任何特定数目的装置或装置区，或锗任何特定的装置设置，除非记载于权利要求。举例来说，虽然附图中的集成电路装置90为三维鳍状场效晶体管装置，本发明实施例的概念易可用于平面场效晶体管或全绕式栅极装置。

如图1A所示，集成电路装置90包括基板110。基板110可包含半导体元素(单一元素)如硅、锗、及/或其他合适材料；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、及/或其他合适材料；半导体合金如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、及/或其他合适材料。基板110可为具有一致组成的单层材料。在其他实施例中，基板110可包含多个材料层，其可具有适用于制造集成电路装置的类似或不同组成。在一例中，基板110可为绝缘层上硅基板，其具有半导体硅层形成于氧化硅层上。在另一例中，基板110可包含导电层、半导体层、介电层、其他层、或上述的组合。多种掺杂区如源极/漏极区可形成于基板110之中或之上。掺杂区可掺杂n型掺质如磷或砷及/或p型掺质如硼，端视设计需求而定。掺杂区可直接形成于基板110之上、p型井之中、n型井之中、双井结构之中、或采用隆起结构。掺杂区的形成方法可为注入掺质原子、原位掺杂的外延成长、及/或其他合适技术。

三维主动区形成于基板110上。主动区为伸长的鳍状结构，其向上凸出基板110。如此一来，主动区之后可称作鳍状结构120。鳍状结构120的制作方法可采用含光微影(光刻)与蚀刻工艺的合适工艺。光微影工艺可包含形成光阻(光刻胶)层于基板110上、曝光光阻至一图案、进行曝光后烘烤制成、并显影光阻以形成含光阻的遮罩(掩膜)单元(未图示)。接着采用遮罩单元以蚀刻凹陷至基板110中，并留下鳍状结构120于基板110上。蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻、及/或其他合适工艺。在一些实施例中，鳍状结构120的形成方法可为双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光微影与自对准工艺，其产生的图案间距小于采用单一的直接光微影工艺所得的图案间距。举例来说，可形成层状物于基板上，并采用光微影工艺图案化层状物。采用自对准工艺以沿着图案化的层状物侧部形成间隔物。接着移除间隔物，而保留的间隔物或芯之后可用于图案化鳍状结构120。集成电路装置90亦可包含源极/漏极构件122形成于鳍状结构120上。源极/漏极构件122可包含外延层，其外延成长于鳍状结构120上。

集成电路装置90还包含隔离结构130形成于基板110上。隔离结构130电性分隔集成电路装置90的多种构件。隔离结构130可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料、及/或其他合适材料。在一些实施例中，隔离结构130可包含浅沟槽隔离结构。在一实施例中，隔离结构130的形成方法可为在形成鳍状结构120时，蚀刻沟槽于基板110中。接着可将上述隔离材料填入沟槽，再进行化学机械研磨工艺。亦可实施其他隔离结构如场氧化物、局部氧化硅、及/或其他合适结构以作为隔离结构130。在其他实施例中，隔离结构130可包含多层结构，比如具有一或多个热氧化物衬垫层。

集成电路装置90亦包含栅极结构140形成于鳍状结构120的通道区中的三侧上并与其接合。栅极结构140可为虚置栅极结构(比如包含氧化物栅极介电层与多晶硅栅极)，或高介电常数的栅极介电层与金属栅极结构(其形成方法为取代虚置栅极结构)。虽然未图示于此，栅极结构140可包含额外材料层如鳍状结构120上的界面层、盖层、其他合适层、或上述的组合。

如图1B所示，多个鳍状结构120的长度方向沿着X方向，而多个栅极结构140的长度方向沿着Y方向(一般垂直于鳍状结构120)。在许多实施例中，集成电路装置90包括额外结构如栅极间隔物(含气体间隔物)沿着栅极结构140的侧壁、硬遮罩层位于栅极结构140上、以及多种其他结构。

应理解的是，本发明的下述多种实施例可用于多通道装置如全绕式栅极装置。图1C显示全绕式栅极装置150的三维透视图。为了清楚说明与一致性，图1C与图1A及1B中的类似构件将以相同标号标示。举例来说，主动区如鳍状结构120在Z方向中垂直地向上凸出基板110。隔离结构130提供鳍状结构120之间的电性隔离。栅极结构140位于鳍状结构120与隔离结构130上。遮罩层155位于栅极结构140上，而栅极间隔物结构160(其可包含气体间隔物)位于栅极结构140的侧壁上。盖层165形成于鳍状结构120上，以在形成隔离结构130时保护鳍状结构120免于氧化。

多个纳米结构170位于每一鳍状结构120上。纳米结构170可包含纳米片、纳米馆、纳米线、或横向延伸于X方向中的一些其他种类的纳米结构。栅极结构140之下的纳米结构170的部分可作为全绕式栅极装置150的通道。介电内侧间隔物175可位于纳米结构170之间。此外，虽然为了简化附图而未图示，但栅极介电层以及栅极可包覆每一纳米结构170。在所述实施例中，栅极结构140之外的纳米结构170的部分可作为全绕式栅极装置150的源极/漏极构件。然而在一些实施例中，连续的源极/漏极构件可外延成长于栅极结构140之外的鳍状结构120的部分上。不论如何，导电源极/漏极接点180可形成于源极/漏极构件上，以提供电性连接至源极/漏极构件。层间介电层185形成于隔离结构130之上，以及栅极结构140与源极/漏极接点180周围。

制作全绕式栅极装置的其余细节已公开于2018/12/25获证的美国专利US10164012，其标题为“Semiconductor Device and Manufacturing Method Thereof”；2019/7/23获证的美国专利US 10361278，其标题为“Method of Manufacturing aSemiconductor Device and a Semiconductor Device”；以及2018/2/6获证的美国专利US9887269，其标题为“Multi-Gate Device and Method of Fabrication Thereof”。虽然本发明实施例的内容关于鳍状结构获鳍状场效晶体管装置，此内容同样可应用于全绕式栅极装置。

图2A至8A、2B至8B、及2C至8C是不同制作阶段的集成电路装置200的剖视图或上视图。具体而言，图2A至8A对应沿着X方向的剖视图，而图2B至8B对应沿着Y方向的剖视图。如此一来，图2A至8A可视作X剖视图，而图2B至8B可视作Y剖视图。图2C至8C对应图2A至8A与图2B至8B，是不同制作阶段的集成电路装置200的上视图。X剖面沿着图2C至8C所示的剖线A-A’，而Y剖面沿着图2C至8C所示的剖线B-B’。为了一致性与清楚说明，图1A至1C中与图2A至8A、图2B至8B、与图2C至8C类似的构件可用相同标号标示。

如图2A至2C所示，集成电路装置200包括图1A至1C所示的基板110，比如硅基板。基板包括多个主动区结构。在所述实施例中，主动区结构包括图1A及1B所示的鳍状结构120。然而应理解在其他实施例中，主动区结构可包含图1C所示的纳米结构。如图2A及2C所示，鳍状结构120各自横向延伸于X方向中。如图2B及2C所示，鳍状结构120在Y方向中彼此隔有隔离结构130。源极/漏极构件122可形成于基板110之中或之上，其形成方法可采用外延成长工艺。在一些实施例中，源极/漏极构件122成长于鳍状结构120上，如图2B及2C所示。在一些实施例中，可外延成长单一个源极/漏极构件122于多个鳍状结构120的至少部分上侧表面与侧表面上。

层间介电层185(亦图示于图1C)形成于基板110与鳍状结构120上。层间介电层185的形成方法可为等离子体辅助化学气相沉积、可流动的化学气相沉积、或其他合适方法。在一些实施例中，层间介电层185可包含氧化硅。在一些其他实施例中，层间介电层185可包含低介电常数的介电材料，其介电常数晓于氧化硅的介电常数(约3.9)。层间介电层185亦可视作第零层间介电层。

集成电路装置200亦包含栅极结构140(亦图示于图1A至1C)形成于基板110上。在一些实施例中，栅极结构140包括高介电常数的介电层与金属栅极结构，其可各自包含高介电常数的栅极介电层与金属栅极。栅极结构140的形成方法可采用栅极置换工艺。具体而言，可先形成虚置栅极结构于基板110之上与源极/漏极构件122之间。虚置栅极结构可各自包含虚置栅极(如多晶硅栅极)与虚置栅极介电层(如氧化硅的栅极介电层)或高介电常数的栅极介电层(如介电常数大于氧化硅的介电常数的介电材料)。

在形成虚置栅极结构之后，可形成栅极间隔物结构160(亦图示于图1C)于虚置栅极结构的侧壁上。在一些实施例中，栅极间隔物结构160可各自包含多个栅极间隔物，比如栅极间隔物250与栅极间隔物260。栅极间隔物250直接位于虚置栅极结构的侧壁上，且可包含低介电常数的介电材料(如介电常数小于约3.9的介电材料)。栅极间隔物260位于栅极间隔物250的侧壁上，且可包含氮化硅材料。应理解可在形成栅极间隔物结构160之后，再形成层间介电层185。此外，一些实施例的栅极间隔物结构160可包含气体间隔物。为了简化附图，气体间隔物并未具体图示于所述实施例中。

在栅极置换工艺的一部分中，可采用一或多道蚀刻工艺移除虚置栅极结构的虚置多晶硅栅极，以留下栅极间隔物结构160与层间介电层185所定义的开口(沟槽)。接着将栅极结构140的金属栅极填入这些开口或沟槽。在一些实施例中，若虚置栅极结构包括虚置栅极介电层(如氧化硅的栅极介电层)，则虚置栅极介电层亦可取代为高介电常数的栅极介电层以作为栅极结构140的一部分。高介电常数的栅极介电层的例子可包含氧化铪、氧化锆、氧化铝、氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、或上述的组合。金属栅极形成于高介电常数的栅极介电层上，且可包含一或多个功函数金属层与一或多个填充金属层。功函数金属层可设置以调整个别晶体管的功函数。功函数金属层的材料例子可包含氮化钛、钛铝、氮化钽、碳化钛、碳化钽、碳化钨、氮化钛铝、锆铝、钨铝、钽铝、铪铝、或上述的组合。填充金属层可作为栅极的主要导电部分。

如图2A所示，集成电路装置200可还包含金属层280形成于每一栅极结构140上，并形成遮罩层290于每一金属层280上。在一些实施例中，金属层280与遮罩层290的形成方法可各自为一或多道沉积工艺，比如原子层沉积、物理气相沉积、化学气相沉积、或上述的组合。金属层280可包含钌、钴、铜、铝、或另一合适的纯金属。金属层280亦可视作栅极结构140的部分。

在一些实施例中，遮罩层290可包含氮化硅。在其他实施例中，遮罩层290可包含金属氧化物如氧化钽、氧化铝、或氧化锆。遮罩层290所用的其他合适材料可包括氮氧化硅、具有氮成分的氧化物、氮化氧化物、金属氧化物介电层、具有铪成分的氧化物、具有钽成分的氧化钨、具有钛成分的氧化钨、具有锆成分的氧化物、具有铝成分的氧化物、具有镧成分的氧化物、高介电常数的介电材料、或上述的组合。可以理解的是，亦可进行平坦化工艺如化学机械研磨工艺，以平坦化遮罩层290的上侧表面与层间介电层185的上侧表面。在一些实施例中，高介电常数的介电层与金属栅极结构140可包含额外层，比如界面层、盖层、扩散/阻障层、或其他可行层。为了简化附图，此处不图示这些额外层。

亦需注意的是在此制作阶段中，不可由图2C的上视图直接看到鳍状结构120与源极/漏极构件122，因为被形成其上的其他构件(如层间介电层185或栅极结构)挡住。然而为了方便理解本发明实施例，在图2C的上视图中以虚线表示鳍状结构120及/或源极/漏极构件122的轮廓。

如图3A至3C所示，对集成电路装置200进行微影工艺300。微影工艺300的一部分为形成图案化的光阻层310于层间介电层185上，比如采用一或多道光阻涂布工艺、曝光、烘烤、显影、与冲洗工艺(不必依此顺序进行)。微影工艺300亦包含蚀刻工艺如湿蚀刻或干蚀刻工艺，其可采用图案化的光阻层310作为遮罩层。蚀刻工艺可蚀刻多个开口320至层间介电层185中。如图3A所示，每一开口320对准个别的源极/漏极构件122。开口320亦可视作源极/漏极接点开口，因为其在之后的工艺终将填入导电材料以形成源极/漏极接点于其中。

进行蚀刻工艺而不完全移除层间介电层185，因此不露出源极/漏极构件122。然而蚀刻工艺使每一开口320的深度330(见图3A)足以使层间介电层185的保留部分(位于源极/漏极构件122上)的上侧表面340在Z方向中的垂直位置，至少高于金属层280的上侧表面。如下详述，将导电材料填入开口320以形成源极/漏极接点，而栅极接点将形成于金属层280上。为了避免源极/漏极接点与栅极接点之间的电性短路(如桥接)，可形成保护衬垫层于栅极间隔物260的侧壁上，以提供电性隔离于源极/漏极接点与栅极接点之间。开口320的深度330可使保护衬垫层长到足以避免源极/漏极接点与栅极接点之间的电性桥接，但不会长到占据源极/漏极接点(之后形成)与源极/漏极构件122之间的界面面积。在此方式中，可依需求减少源极/漏极接点的电阻。

如图4A至4C所示，对集成电路装置进行多个沉积与蚀刻循环400。在多个沉积与蚀刻循环400的每一循环中，可进行沉积工艺以沉积介电材料420，接着以蚀刻工艺蚀刻沉积的介电材料420。在一些实施例中，沉积工艺可包含原子层沉积工艺，其可设置为准确并精确控制沉积的介电材料420在X方向中的厚度。在一些实施例中，沉积的介电材料420与栅极间隔物260可具有相同的材料组成。举例来说，一些实施例中沉积工艺所沉积的介电材料420与栅极间隔物260包含氮化硅。然而应理解在其他实施例中，沉积的介电材料420与栅极间隔物260可具有不同的材料组成。

沉积与蚀刻循环400的蚀刻工艺可包含干蚀刻工艺或湿蚀刻工艺。设置蚀刻工艺的参数，使沉积的介电材料420与层间介电层185之间具有蚀刻选择性，以蚀刻介电材料420而实质上不移除层间介电层185。举例来说，可设置蚀刻工艺，使介电材料420的蚀刻速率至少比层间介电层185的蚀刻速率大三倍。

进行沉积与蚀刻循环400，可由沉积与蚀刻的介电材料420的保留部分形成保护衬垫层如介电材料420。由于沉积与蚀刻的多个循环，最终的保护衬垫层如介电材料420各自具有上宽下窄的剖面轮廓于X方向与Z方向所定义的剖面中(如图4A所示)以及Y方向与Z方向所定义的剖面中(如图4B所示)。换言之，每一保护衬垫层如介电材料420的宽度(在X方向或Y方向中测量)与保护衬垫层如介电材料420的深度成一函数：随着保护衬垫层如介电材料420的深度增加(比如更靠近基板110)，其宽度减少。在层间介电层185的上表面(如开口320的下表面)或其附近处，每一保护衬垫层如介电材料420的宽度可近似0。如此一来，保护衬垫层如介电材料420不会非必要地缩小原本应为源极/漏极接点的体积，因为源极/漏极接点将在之后的工艺形成于开口320中。

如图5A至5C所示，对集成电路装置200进行蚀刻工艺450以移除层间介电层185的部分，直到露出源极/漏极构件122。在一些实施例中，蚀刻工艺450包括湿蚀刻工艺。蚀刻工艺450在保护衬垫层如介电材料420与层间介电层185之间具有蚀刻选择性。举例来说，蚀刻工艺450可设置为对层间介电层185的蚀刻速率，实质上大于对保护衬垫层如介电材料420的蚀刻速率。在此方式中，可蚀刻移除层间介电层185而实质上不移除保护衬垫层如介电材料420。然而如图5A及5B所示，蚀刻工艺450可能部分地蚀刻源极/漏极构件122。亦可在蚀刻工艺450之前或之后移除光阻层310，且移除方法可为光阻剥除或灰化工艺。

如图6A至6C所示，对集成电路装置200进行蚀刻工艺500，以进一步蚀刻层间介电层185。在一些实施例中，蚀刻工艺500为湿蚀刻工艺，其设置为在层间介电层185与保护衬垫层如介电材料420之间具有蚀刻选择性。举例来说，蚀刻工艺500设置为蚀刻移除层间介电层185(比如含氧化硅)的蚀刻速率，实质上大于蚀刻保护衬垫层如介电材料420(比如含氮化硅)的蚀刻速率。蚀刻工艺500完全移除图6A的X-Z剖面图中覆盖源极/漏极构件122的层间介电层185的保留部分，而保护衬垫层如介电材料420实质上完整。如此一来，移除层间介电层185将完全露出每一源极/漏极构件122的上侧表面470。与此同时，保护衬垫层如介电材料420可保护层间介电层185的部分(保护衬垫层如介电材料420位于其上的部分)免于蚀刻。这会造成每一开口320的底部320A在Y方向中横向扩张。如图6B所示，底部320A在Y方向中比其余的开口320向外凸出，而底部320A的侧壁各自具有斜向轮廓。此轮廓为本发明实施例的独特结构，因为现有的制作工艺所形成的保护衬垫层如介电材料420不会只位于开口320中的层间介电层185的侧壁的上侧部分上。如此一来，现有集成电路装置将缺乏开口320的底部320A横向凸出的部分。

如图7A至7C所示，对集成电路装置200进行源极/漏极接点形成工艺550，以形成源极/漏极接点570于开口320之中以及源极/漏极构件122之上。源极/漏极接点形成工艺550可包含沉积工艺，以沉积导电材料于源极/漏极构件122上并填入开口320。在一些实施例中，沉积工艺可包含化学气相沉积、物理气相沉积、原子层沉积、或上述的组合，且沉积的导电材料可包含钴。在其他实施例中，可沉积不同种类的金属材料至开口320中，比如铝、铜、钨、钌、或上述的合金。在沉积工艺之后，源极/漏极接点形成工艺550亦可包含平坦化工艺如化学机械研磨工艺，以平坦化沉积的导电材料的上侧表面与层间介电层185的上侧表面。开口320中的最终结构为源极/漏极接点。

可以理解的是一些实施例可先形成金属硅化物(如钛硅化物)于每一源极/漏极构件的上侧表面上，以增加导电性(或降低电阻)。举例来说，可沉积少量的金属如钛于源极/漏极构件122的上侧表面上，接着可在高温下进行退火工艺使金属材料与源极/漏极构件中的硅材反应，以形成金属硅化物的薄层于源极/漏极构件122的上侧表面。接着可进行源极/漏极接点形成工艺550的沉积工艺(其沉积金属如钴)，使沉积的导电材料(如钴)形成于金属硅化物上。为了简化附图，金属硅化物未具体图示于此。尽管如此，应理解金属硅化物可视作源极/漏极接点570的一部分。

如上所述，由于本发明实施例进行的新颖制作工艺流程(如形成保护衬垫层于开口320的部分侧壁上)，源极/漏极接点570可具有多种独特的物理特性，其可使本发明实施例所制作的集成电路装置易于辨识，比如可采用多种逆向工程技术(如穿透式电子显微镜或扫描式电子显微镜)辨识。

独特的物理特性之一为每一源极/漏极构件122的上侧表面470的实质上主要部分，可直接物理接触形成其上的源极/漏极接点570(其可包含金属硅化物)。在一些实施例中，每一源极/漏极构件122的上侧表面470可100％的直接物理接触形成其上的源极/漏极接点570。这是可能的，因为在垂直延伸开口320以完全穿过层间介电层185而露出源极/漏极构件122的上侧表面470之前，即形成保护衬垫层如介电材料420。如此一来，保护衬垫层如介电材料420的最底部端或最底部表面在Z方向中实质上垂直地高于源极/漏极构件122的上侧表面470，因此保护衬垫层如介电材料420不太可能直接物理接触源极/漏极构件122的上侧表面470。综上所述，源极/漏极构件122的上侧表面470可100％作为源极/漏极接点570所用的着陆区，而非被保护衬垫层如介电材料420占据而不必要地牺牲上侧表面470的一部分。在此方式中，源极/漏极接点570所用的着陆面积增加可降低其电阻，进而改善装置效能。

源极/漏极接点570的另一独特特性为其底部的横向凸出或扩张。具体而言，如图7B所示的Y剖线的剖视图，源极/漏极接点570可视作具有底部570A(直接物理接触源极/漏极构件122的上侧表面470的部分)与顶部570B(在Z方向中位于底部570A上)。顶部570B的侧壁为平直或线性，且其宽度(在Y方向中测量的横向尺寸)随着不同深度的变化不明显(小于约30％)。与此相较，源极/漏极接点570的底部在Y方向中比顶部570B向外凸出。举例来说，底部570A的侧表面580在Y方向中向外凸出顶部570B的侧表面590的底端。在一些实施例中，底部570A的侧表面580的最外侧点在Y方向中，比顶部570B的侧表面590的最外侧点更外侧。换言之，底部570A在Y方向中的最大宽度超过顶部570B的最大宽度。此外在图7B的Y剖视图中，侧表面580具有斜向轮廓(比如在Y方向中向外倾斜)。在所示实施例中，底部570A的侧表面580亦可为弧形或圆润化，而顶部570B的侧表面590可比侧表面580更线性或笔直。类似地，由于保护衬垫层如介电材料420的底端未接触源极/漏极接点570的底部570A，保护衬垫层如介电材料420不会减少源极/漏极接点570与源极/漏极构件122之间的界面面积。

如图8A至8C所示，形成介电层600于层间介电层185与源极/漏极接点570的平坦化的上侧表面上。在一些实施例中，介电层600包括氮化硅。接着可形成层间介电层610于介电层600上。在一些实施例中，层间介电层610包括氧化硅，或包括与层间介电层185类似的材料组成。层间介电层610亦可视作第一层间介电层。之后可形成多个栅极接点650与源极/漏极通孔660，其形成方法可包括图案化工艺以蚀刻栅极接点开口于栅极结构140上，并蚀刻源极/漏极通孔开口于源极/漏极接点570上。栅极接点开口垂直延伸穿过栅极结构140上的层间介电层610、介电层600、与遮罩层290的部分。源极/漏极通孔开口垂直延伸穿过源极/漏极接点570上的层间介电层610与介电层600的部分。接着将一或多种导电材料(如钴、钨、钌、铜、铝、或上述的组合)填入栅极接点开口与源极/漏极通孔开口，以形成栅极接点650于栅极接点开口中，并形成源极/漏极通孔660于源极/漏极通孔开口中。栅极接点650提供电性连接至栅极结构140，而源极/漏极通孔660经由源极/漏极接点570提供电性连接至源极/漏极构件122。

如上所述，随着半导体装置的制作方法进展至较小的技术节点，多种集成电路构件的位置偏移可能造成电性桥接的风险。举例来说，若不形成保护衬垫层如介电材料420，在蚀刻栅极接点开口时，只要栅极接点开口的位置朝附近的源极/漏极接点570稍微横向偏移，就会非刻意地露出附近的源极/漏极接点570的一部分。当此状况发生时，将导电材料填入栅极接点开口所形成的栅极接点650可能物理接触源极/漏极接点570，造成栅极接点650与源极/漏极接点570之间产生不想要的电性短路。由于在栅极接点开口的蚀刻工艺时，保护衬垫层的蚀刻速率远小于遮罩层290的蚀刻速率，因此此处存在的保护衬垫层如介电材料420在蚀刻栅极接点开口时，可避免栅极接点开口露出源极/漏极接点570。换言之，即使栅极接点开口的位置在X方向中横向偏移，仍可蚀刻栅极接点开口至穿过遮罩层290而不损伤保护衬垫层如介电材料420处，特别是因为保护衬垫层如介电材料420在X方向中的深度比栅极接点开口的深度深。如此一来，保护衬垫层如介电材料420可充分避免栅极接点650与源极/漏极接点570之间的电性桥接。

值得注意的是在图8C的上视图中，以虚线表示栅极结构140的轮廓，因为在此制作阶段的上视图无法直接看到栅极结构140。

集成电路装置200可实施于多种集成电路应用中，包括存储器装置如静态随机存取存储器装置。在此考量中，图9是单埠(端)的静态随机存取存储器单元800(如一位元的静态随机存取存储器单元)的电路图。单埠的静态随机存取存储器单元800包括上拉晶体管PU1及PU2、下拉晶体管PD1及PD2、与穿闸晶体管PG1及PG2。如电路图所示，上拉晶体管PU1及PU2为p型晶体管，而穿闸晶体管PG1及PG2与下拉晶体管PD1及PD2为n型晶体管。在本发明多种实施例中，穿闸晶体管PG1及PG2与下拉晶体管PD1及PD2的间隔物，比上拉晶体管PU1及PU2的间隔物薄。由于所述实施例中的静态随机存取存储器单元800包括六个晶体管，其亦可视作6T静态随机存取存储器单元。

上拉晶体管PU1与下拉晶体管PD1的漏极耦接在一起，而上拉晶体管PU2与下拉晶体管PD2的漏极耦接在一起。上拉晶体管PU1与下拉晶体管PD1以及上拉晶体管PU2与下拉晶体管PD2交叉耦合，以形成第一数据闩锁。上拉晶体管PU2与下拉晶体管PD2的栅极耦接在一起并耦接至上拉晶体管PU1与下拉晶体管PD1的漏极以形成第一存储节点SN1，而上拉晶体管PU1与下拉晶体管PD1的栅极耦接在一起并耦接至上拉晶体管PU2与下拉晶体管PD2的漏极以形成互补第一存储节点SNB1。上拉晶体管PU1及PU2的源极耦接至电源电压Vcc(亦可视作Vdd)，而下拉晶体管PD1及PD2的源极耦接至电压Vss(在一些实施例中，其可为电性接地)。

第一数据闩锁的第一存储节点SN1经由穿闸晶体管PG1耦接至位元线BL，而互补第一存储节点SNB1经由穿闸晶体管PG2耦接至互补位元线BLB。第一存储节点SN1与互补第一存储节点SNB1为互补节点，其通常为相反的逻辑等级(逻辑高或逻辑低)。穿闸晶体管PG1及PG2的栅极耦接至字元线WL。可采用平面晶体管装置、鳍状场效晶体管装置、及/或全绕式栅极装置，实施静态随机存取存储器装置如静态随机存取存储器单元800。

图10是本发明实施例中的集成电路制作系统900。制作系统900包括多个实体902、904、906、908、910、912、914、916……至N，其可经由通信网络918相连。网络918可为单一网络或多种不同网络，比如网内网络或网际网络，其可包括有线或无线通信通道。

在一些实施例中，实体902指的是制造协作所用的服务系统，实体904指的是使用者如监控感兴趣的产品的产品工程师，实体906指的是控制工艺与相关配方或者调整条件与设定工艺工具的工艺工程师，实体908指的是测试与测量集成电路所用的计量工具，实体910指的是半导体工艺工具如极紫外线工具(用于进行光微影工艺以定义静态随机存取存储器装置的栅极间隔物)，实体912指的是与工艺工具如实体910相关的虚拟计量模块，实体914指的是与处理工具如实体910以及额外的其他处理工具相关的进阶处理控制模块，而实体916指的是与处理工具如实体910相关的取样模块。

每一实体可与其他实体作用，以提供集成电路制作、工艺控制、及/或计算能力至其他实体，或自其他实体接收这些能力。每一实体亦可包含一或多个计算机系统以进行计算并执行自动化。举例来说，实体914的先进工艺控制模块可包含多个计算机硬件，其具有软件指令编码于其中。计算机硬件可包含硬盘、随时盘、光盘、随机存取存储器、显示装置如屏幕、输入/输出装置如鼠标与键盘。软件指令可由任何合适的程序语言写入，且可设计为执行特定工作。

集成电路制作系统900可整合制造集成电路(以及制造集成电路的先进工艺控制)所用的实体。在一实施例中，先进工艺控制包括依据计量结果，调整适用于相关晶圆的工艺工具的工艺条件、设定、及/或配方。

在另一实施例中，依据工艺品质及/或产品品质确认的最佳采样率，自处理过的晶圆子集测量计量结果。在又一实施例中，依据工艺品质及/或产品品质的多种特性所确认的最佳采样场及点，自处理的晶圆子集的选定场及点测量计量结果。

集成电路制作系统900提供的能力之一为实现诸如设计、工程、工艺、计量、与高级工艺控制的协作和信息存取。集成电路制作系统900提供的另一能力为整合设备之间的系统，例如计量工具和工艺工具之间的系统。这些整合有利于设施协调其活动。举例来说，整合计量工具与工艺工具可更有效地将制造信息结合至制作工艺或APC模块中，且可将计量工具在线上或现场测量的晶圆数据整合至相关的工艺工具中。

图11是本发明实施例中，制作半导体装置的方法1000的流程图。方法1000包括的步骤1010提供集成电路装置，其包括主动区、源极/漏极构件形成于主动区上、栅极结构形成于主动区上并与源极/漏极构件相邻、以及层间介电层形成于源极/漏极构件上。

方法1000包括的步骤1020蚀刻开口于源极/漏极构件上。开口部分地延伸穿过层间介电层，但不露出源极/漏极构件的上侧表面。

方法1000包括的步骤1030形成保护衬垫层于开口侧壁上。

方法1000包括的步骤1040移除源极/漏极构件的上侧部分上的层间介电层的保留部分，以露出源极/漏极构件的上侧表面。

方法1000包括的步骤1050形成源极/漏极接点于开口中。

方法1000包括的步骤1060形成栅极接点于栅极结构上。

在一些实施例中，步骤1020蚀刻开口，使其延伸的深度比栅极结构的上侧表面更深。

在一些实施例中，步骤1030进行多个循环，其各自包含沉积介电材料的沉积工艺与蚀刻沉积的介电材料的蚀刻工艺。在一些实施例中，沉积工艺沉积的介电材料可与层间介电层具有不同的材料组成。

在一些实施例中，步骤1040完全露出源极/漏极构件的上侧表面。在一些实施例中，步骤1050形成源极/漏极接点于源极/漏极构件的所有上侧表面上。

在一些实施例中，步骤1040的蚀刻工艺在保护衬垫层与层间介电层之间具有蚀刻选择性，以蚀刻层间介电层而实质上不影响保护衬垫层。

在一些实施例中，步骤1040进行第一蚀刻工艺，可垂直延伸开口以穿过层间介电层，直到露出源极/漏极构件的上侧表面，接着进行第二蚀刻工艺以横向扩展开口底部。

可以理解的是，方法1000在步骤1010至1060之前、之中、或之后可包含额外步骤。举例来说，方法1000可包含步骤如形成虚置栅极结构、形成额外金属层、封装工艺、测试工艺、或类似步骤。为了简化说明，在此不详述这些额外步骤。

上述的进阶微影工艺、方法、与材料可用于许多应用，包括鳍状场效晶体管。举例来说，可图案化鳍状物以产生较紧密的空间于结构之间，而上述内容适用于此。此外，用于形成鳍状场效晶体管的间隔物亦可视作芯，其可依据上述内容进行工艺。亦应理解的是，本发明的上述多种实施例可用于多通道装置如全绕式栅极装置。本发明实施例的内容关于鳍状结构或鳍状场效晶体管装置，但此内容同样可用于全绕式栅极装置。

总而言之，本发明实施例的保护衬垫层形成于源极/漏极接点的侧表面的上侧部分上，但不形成于源极/漏极接点的侧表面的下侧部分上。进行蚀刻工艺以蚀刻源极/漏极接点开口，其部分延伸穿过层间介电层，其中源极/漏极接点开口对准但不露出其下方的源极/漏极构件。保护衬垫层形成于源极/漏极接点开口的侧表面上。源极/漏极接点开口之后可向下垂直延伸以露出源极/漏极构件，接着形成导电材料以填入源极/漏极接点开口而形成源极/漏极接点。

本发明实施例可比现有装置提供更多优点。然而应理解此处未说明所有优点、不同实施例可提供不同优点、且任何实施例不必具有特定优点。优点之一为电阻可降低。举例来说，形成保护衬垫层与源极/漏极接点的工艺顺序，可确保源极/漏极接点可着陆于源极/漏极构件的所有上侧表面上，而保护衬垫层不会占据源极/漏极接点的着陆区的一部分。源极/漏极接点与源极/漏极构件之间的界面面积越大，则与源极/漏极接点相关的电阻越小，因为电阻与界面面积成反比。另一优点为保护衬垫层可避免或缓解源极/漏极接点与附近的栅极接点之间不想要的桥接。具体而言，随着半导体结构尺寸随着每一技术世代持续缩小，构件的位置偏移如栅极相对于源极/漏极接点的位置偏移，可能造成这些构件之间不想要的桥接或短路。此处的保护衬垫层可避免栅极接点开口突出而造成栅极接点与源极/漏极接点之间直接物理接触的路径。换言之，在蚀刻栅极接点开口时，就算栅极接点开口的位置朝着源极/漏极接点的方向横向偏移，保护衬垫层的存在可阻止栅极接点开口的蚀刻工艺到达源极/漏极接点。如此一来，可避免填入栅极接点开口的导电材料(形成栅极接点)到达源极/漏极接点。如此一来，保护衬垫层可减少栅极接点与源极/漏极接点之间的电性桥接风险。其他优点可包含与现存的制作工艺(如鳍状场效晶体管与全绕式栅极工艺)相容，以简化制作并降低实施成本。

本发明一实施例关于半导体装置。半导体装置包括一或多个主动区结构，各自在垂直方向中垂直地向外凸出基板，并在第一水平方向中水平延伸。半导体装置包括源极/漏极构件，在垂直方向中位于主动区结构上。半导体装置包括源极/漏极接点，在垂直方向中位于源极/漏极构件上。源极/漏极接点包括底部与顶部。半导体装置包括保护衬垫层，位于源极/漏极接点的顶部的侧表面上，但不位于源极/漏极接点的底部的侧表面上。

在一些实施例中，半导体装置还包括栅极结构，在第一水平方向中与源极/漏极接点相邻；以及栅极接点，在垂直方向中位于栅极结构上，其中保护衬垫层在第一水平方向中分开栅极接点与源极/漏极接点。

在一些实施例中，保护衬垫层在垂直方向中的深度增加时，保护衬垫层在第一水平方向与不同于第一水平方向的第二水平方向中的宽度均减少。

在一些实施例中，保护衬垫层在垂直方向中的深度大于栅极接点的深度。

在一些实施例中，源极/漏极接点的底部在不同于第一水平方向的第二水平方向中，相对于顶部向外凸出。

在一些实施例中，源极/漏极构件的所有上侧表面直接物理接触源极/漏极接点。

在一些实施例中，源极/漏极接点的底部侧表面，在垂直方向与不同于第一水平方向的第二水平方向所定义的剖视图中具有斜向轮廓。

在一些实施例中，源极/漏极接点的底部侧表面，在垂直方向与不同于第一水平方向的第二水平方向所定义的剖视图中为弧形。

在一些实施例中，半导体装置还包括层间介电层位于主动区结构上，其中保护衬垫层与层间介电层位于主动区结构上，其中保护衬垫层与层间介电层包括不同种类的介电材料。

在一些实施例中，主动区结构各自包含半导体鳍状结构。

本发明另一实施例关于半导体装置。半导体装置包括一或多个鳍状结构，各自在垂直方向中垂直地凸出基板并在第一水平方向中水平延伸。半导体装置包括外延源极/漏极，在垂直方向中位于鳍状结构上。半导体装置包括源极/漏极接点，在垂直方向中位于外延源极/漏极上。源极/漏极接点包括上侧部分与下侧部分。在垂直方向与垂直于第一水平方向的第二水平方向所定义的剖面中，下侧部分具有斜向轮廓且最大宽度大于上侧部分的最大宽度。

在一些实施例中，半导体装置还包括：栅极结构，在垂直方向中位于基板上并在第一水平方向中与源极/漏极接点相邻；栅极接点，在垂直方向中位于栅极结构上；以及保护衬垫层，在第一水平方向中位于栅极接点与源极/漏极接点之间，其中保护衬垫层位于源极/漏极接点的上侧部分的侧表面上，且不位于源极/漏极接点的下侧部分的侧表面上。

在一些实施例中，保护衬垫层的宽度随着深度变化。

本发明又一实施例关于半导体装置的形成方法。提供集成电路装置，其包括主动区、源极/漏极构件形成于主动区上、栅极结构形成于主动区上并与源极/漏极构件相邻、以及层间介电层形成于源极/漏极构件上。蚀刻开口于源极/漏极构件上。开口部分地延伸穿过层间介电层但不露出源极/漏极构件的上侧表面。形成保护衬垫层于开口的侧壁上。移除源极/漏极构件的上侧表面上的层间介电层的保留部分，以露出源极/漏极构件的上侧表面。形成源极/漏极接点于开口中。形成栅极接点于栅极结构上。

在一些实施例中，露出步骤包括完全露出源极/漏极构件的上侧表面；以及形成源极/漏极接点的步骤包括形成源极/漏极接点于源极/漏极构件的所有上侧表面上。

在一些实施例中，形成保护衬垫层的步骤包括进行多个循环，其各自包含沉积工艺以沉积介电材料，以及蚀刻工艺以蚀刻沉积的介电材料。

在一些实施例中，沉积工艺所沉积的介电材料与层间介电层的材料组成不同。

在一些实施例中，露出源极/漏极构件的上侧表面的步骤为蚀刻工艺，其在保护衬垫层与层间介电层之间具有蚀刻选择性，以蚀刻层间介电层而实质上不影响保护衬垫层。

在一些实施例中，蚀刻开口的步骤包括使开口深度比栅极结构的上侧表面深。

在一些实施例中，露出源极/漏极构件的上侧表面的步骤包括：进行第一蚀刻工艺以垂直延伸开口穿过层间介电层，直到露出源极/漏极构件的上侧表面；以及进行第二蚀刻工艺，以横向扩展开口的底部。

上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的构思与范围的前提下进行改变、替换、或更动。