集成式组合件和形成集成式组合件的方法

技术领域

本发明涉及形成集成式组合件(例如，集成式存储器装置)的方法和集成式组合件。

背景技术

存储器提供用于电子系统的数据存储装置。快闪存储器是一种类型存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。

NAND可以是快闪存储器的基本架构，且可配置成包括竖直堆叠的存储器单元。

在具体地描述NAND之前，可能有帮助的是更一般化地描述集成布置内的存储器阵列的关系。图1示出包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号的字线WL0到WLm)；和第一数据线1006(例如，用以传导信号的位线BL0到BLn)。存取线1004和第一数据线1006可用于传送来往于存储器单元1003的信息。行解码器1007和列解码器1008解码地址线1009上的地址信号A0到AX以确定将存取存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或要写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，并且使用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应以选择第一数据线1006和第二数据线1013上的信号，所述信号可表示有待从存储器单元1003读取或有要编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号以在读取和编程操作期间在存储器阵列1002与I/O电路1017之间实现通信。

图1的存储器阵列1002可以是NAND存储器阵列，且图2示出可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z')上，每串电荷存储装置可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二排(例如，排0到排31)中的一排。相应串的电荷存储装置可共享共同沟道区，例如形成在相应半导体材料(例如多晶硅)柱中的共同沟道区，电荷存储装置串围绕所述半导体材料柱形成。在第二方向(X-X')上，多串中的每个第一群组，例如十六个第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也被称为字线WL)的八串。存取线中的每一者可耦合层内的电荷存储装置。当每个电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同层)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，多串中的每个第二群组，例如八个第二群组可包括由八个数据线中的对应数据线耦合的十六串。存储器块的大小可包括1,024页且共约16MB(例如，16WL×32排×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、层、存取线、数据线、第一群组、第二群组和/或页的数目可比图2中所示出的那些数目更大或更小。

图3示出在X-X'方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，所述存储器块300包含关于图2描述的十六个第一群组的串中的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如，拼片列)，例如拼片列

替代地，参考图4的示意性图示描述NAND存储器装置200。

存储器阵列200包含字线202

存储器阵列200还包含NAND串206

电荷存储晶体管208位于字线202与串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间以源极到漏极方式串联连接。每个源极选择装置210位于串206与源极选择线214的交叉点处，而每个漏极选择装置212位于串206与漏极选择线215的交叉点处。选择装置210和212可为任何合适的存取装置，且用图4中的方框一般地说明。

每个源极选择装置210的源极连接到共同源极线216。每个源极选择装置210的漏极连接到对应的NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置210

每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置212

电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。

可通过在其下方产生空穴载流子，且接着利用电场来沿存储器单元向上扫掠所述空穴载流子，来对三维NAND架构的竖直堆叠的存储器单元进行块擦除。

可利用晶体管的门控结构来提供栅致漏极泄漏(GIDL)，其产生用于存储器单元的块擦除的空穴。晶体管可为上文所述的源侧选择(SGS)装置。与存储器单元串相关联的沟道材料可配置为沟道材料柱，且此类柱的区可以选通方式与SGS装置耦合。沟道材料柱的以选通方式耦合的部分是与SGS装置的栅极重叠的部分。

可希望重掺杂沟道材料的以选通方式耦合部分中的至少一些。在一些应用中，可希望所述以选通方式耦合的部分包含经重掺杂的下部区和轻掺杂的上部区两者；其中两者区与SGS装置的栅极重叠。具体地说，与经轻掺杂的区重叠为SGS装置提供非漏“关”特性，且与经重掺杂的区重叠为SGS装置提供漏GIDL特性。相对于彼此而不是相对于特定常规含义来利用术语“经重掺杂”和“经轻掺杂”。因此，“经重掺杂”区比邻近的“经轻掺杂”区掺杂得重，且可或可不包括常规意义上的重掺杂。类似地，“经轻掺杂”区比邻近的“经重掺杂”区掺杂得轻，且可或可不包括常规意义上的轻掺杂。在一些应用中，术语“经轻掺杂”是指具有小于或等于约10

可最初将沟道材料掺杂到轻掺杂水平，且接着可通过从底层经掺杂半导体材料向外扩散来形成经重掺杂区。

期望开发形成集成式存储器(例如，NAND存储器)的改进方法。还希望开发改进的存储器装置。

发明内容

根据本申请的一方面，提供一种集成式组合件。所述集成式组合件包括：存储器区和与所述存储器区相邻的另一区；布置在所述存储器区内的沟道材料柱和布置在所述另一区内的导电柱；源极结构，其耦合到所述沟道材料柱的下部区；面板，其跨所述存储器区和所述另一区延伸，并隔开第一存储器块区与第二存储器块区；掺杂半导体材料，其在所述存储器区和所述另一区内紧邻所述面板；所述掺杂半导体材料是所述存储器区内的所述源极结构的至少部分；以及衬里，其横向环绕所述导电柱的下部区；所述衬里在所述导电柱和所述掺杂半导体材料之间且直接接触所述掺杂半导体材料。

根据本申请的另一方面，提供一种集成式组合件。所述集成式组合件包括：第一存储器区、从所述第一存储器区偏移的第二存储器区和在所述第一和第二存储器区之间的中间区；第一沟道材料柱，其布置在所述第一存储器区内；第二沟道材料柱，其布置在所述第二存储器区内；导电柱，其布置在所述中间区内；面板，其跨所述第一存储器区、所述中间区和所述第二存储器区延伸；所述面板横向处于第一存储器块区和第二存储器块区之间；掺杂半导体材料，其在所述第一存储器区、所述第二存储器区和所述中间区内且紧邻所述面板；所述掺杂半导体材料是所述第一和第二存储器区内的导电源极结构的至少部分；以及绝缘环，其横向地环绕所述导电柱的下部区且在所述导电柱和所述掺杂半导体材料之间；所述掺杂半导体材料直接接触所述绝缘环的外边缘。

根据本申请的又一方面，提供一种形成集成式组合件的方法。所述方法包括：形成包含第一存储器区、从所述第一存储器区横向偏移的第二存储器区和横向处于所述第一和第二存储器区之间的中间区的构造；所述构造包含跨所述第一存储器区、所述第二存储器区和所述中间区延伸的第一堆叠；所述第一堆叠包括交替的含半导体材料区和中介区；存在至少三个所述含半导体材料区，其中所述含半导体材料区中的一个是中心含半导体材料区且竖直处于其它两个所述含半导体材料区之间；所述构造还包含跨所述第一存储器区、所述第二存储器区和所述中间区延伸的第二堆叠，其中所述第二堆叠在所述第一堆叠上方；所述第二堆叠包括交替的第一和第二层级，其中所述第一层级包括牺牲材料，所述第二层级包括绝缘材料；绝缘环延伸穿过所述中间区的所述第一堆叠；所述绝缘环包括绝缘环材料；所述第一堆叠的岛被所述绝缘环环绕；形成延伸穿过所述第一和第二存储器区的所述第二堆叠且至少部分地进入所述第一和第二存储器区的所述第一堆叠的柱，所述柱包含单元材料和沟道材料；形成延伸穿过所述中间区的所述第二堆叠且进入所述岛的柱；形成通过所述第二堆叠到达所述第一堆叠的所述中心含半导体材料区的狭缝开口；所述狭缝开口跨所述第一存储器区、所述中间区和所述第二存储器区延伸；利用流动到所述狭缝开口中的一或多个蚀刻剂从所述第一存储器区、所述中间区和所述第二存储器区内移除所述中心含半导体材料区，所述绝缘环材料对所述一或多个蚀刻剂具有耐受性；所述中心含半导体材料区的所述移除在所述第一和第二存储器区内的所述第一堆叠中形成导管；使所述导管延伸穿过所述单元材料并到达所述柱的所述沟道材料；在所述经延伸导管内形成掺杂半导体材料；将掺杂剂从所述掺杂半导体材料向外扩散到所述沟道材料中，所述向外扩散的掺杂剂向上延伸到所述第一层级中的至少一个；以及用导电材料替换所述第一层级的所述牺牲材料中的至少一些。

附图说明

图1示出具有存储器单元的存储器阵列的现有技术存储器装置的框图。

图2示出呈3D NAND存储器装置形式的图1的现有技术存储器装置的示意图。

图3示出沿X-X'方向的图2的现有技术3D NAND存储器装置的横截面图。

图4为现有技术NAND存储器阵列的示意图。

图5-5B是在用于形成实例存储器装置的实例实施例方法的实例处理阶段处实例集成式组合件的区的示意性俯视图(图5)和一对示意性横截面侧视图(图5A和5B)。图5A和5B的横截面侧视图分别沿着图5的线A-A和B-B。图5的俯视图沿着图5A和5B的线C-C。

图6-6B是在图5-5B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。

图7A和7B是在图6-6B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图7A和7B的横截面侧视图分别沿着与图6A和6B相同的横截面。

图8A和8B是在图7A和7B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图8A和8B的横截面侧视图分别沿着与图6A和6B相同的横截面。

图9A和9B是在图8A和8B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图9A和9B的横截面侧视图分别沿着与图6A和6B相同的横截面。

图10A和10B是在图9A和9B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图10A和10B的横截面侧视图分别沿着与图6A和6B相同的横截

图11A和11B是在图10A和10B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图11A和11B的横截面侧视图分别沿着与图6A和6B相同的横截面。

图12A和12B是在图11A和11B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图12A和12B分别沿着与图6A和6B相同的横截面。

图13A和13B是图12A和12B的实例集成式组合件的区的示意性横截面侧视图，并且示出此类组合件的除图12A和12B中示出的那些竖直延伸区以外的额外竖直延伸

图13C是图13A和13B的组合件的示意性俯视图。图13A和13B的横截面侧视图分别沿着图13的线A-A和B-B。图13的俯视图沿着图13A和13B的线C-C。

图13C-1是根据图13C的实例实施例的替代性实例实施例的类似于图13C的区的区的示意性俯视图。

图13C-2是根据图13C的实例实施例的另一替代性实例实施例的类似于图13C的区的区的示意性俯视图。

具体实施方式

一些实施例包含在蚀刻与集成式组合件相关联的材料期间使用绝缘环来保护导电柱的下部区。一些实施例包含集成式组合件具有横向环绕导电柱的下部区的绝缘环。实例实施例参考图5-13描述。

图5示出沿着实例集成式组合件10的数个实例区的俯视图。组合件10的所说明区包含一对存储器区(存储器阵列区)12a和12b(阵列-1和阵列-2)，并且包含处于所述存储器区之间的中间区14。在一些实施例中，存储器区12a和12b可被称为相对于彼此横向位移(彼此横向偏移)的第一区，且中间区14可被称为处于横向位移(横向偏移)的第一区之间的另一区(或被称为第二区)。中间区14可包括与集成式存储器相关联的众多区，包含例如台阶区、顶峰区、桥接区等。

在示出的实施例中，绝缘材料36设置在中间区14内，且被配置为圈环35。环在图5的实施例中是方形的，但是在其它实施例中可具有任何合适的形状，包含例如圆形、矩形、椭圆形等等。环35可以全都具有彼此相同或不同的形状。每一个圈环35在环的内部内形成岛40。岛40可用作导电柱的着落区域，如下文参考图6-6B更详细地论述。

在一些实施例中，材料36可被称为绝缘环材料。绝缘环材料36可包括任何合适的组成物，并且在一些实施例中，可包括掺杂氧化硅、掺杂氮化硅、氮氧化硅和碳中的一或多个。举例来说，绝缘环材料36可包括碳掺杂氧化硅(例如，碳掺杂二氧化硅)，基本上由碳掺杂氧化硅(例如，碳掺杂二氧化硅)组成，或由碳掺杂氧化硅(例如，碳掺杂二氧化硅)组成；其中碳浓度在约10

参考图5A和5B，它们分别示出在图5的处理阶段处的中间区14和存储器区12a内的横截面侧视图。图5A的视图沿着图5的线A-A，且图5B的视图沿着图5的线B-B。图5的视图沿着图5A和5B的线C-C。图5A和5B的视图示意性地说明图5的俯视图中表示的实例结构，但不与图5提供相同比例。

图5A和5B示出其中绝缘材料50形成用于堆叠52的支撑结构的实例配置。

绝缘材料50可包括任何合适的组成物，且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。

在所示实施例中，导电结构54处于绝缘材料50内。导电结构54可包括任何合适的导电材料；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。

导电结构54中的一或多个可与设置于绝缘材料50下方的逻辑电路系统(例如，CMOS)耦合。图5A示出逻辑电路系统，其可包含对应于例如控制电路系统和/或感测电路系统(例如，感测放大器电路系统、驱动器电路系统等)的组件56a和56b。图5B示出配置成包含与包括堆叠52的源极结构42耦合的组件56c(例如，控制电路系统)的逻辑电路系统。

逻辑电路系统56可由半导体材料(未示出)支撑。此类半导体材料可例如包括单晶硅(Si)，基本上由单晶硅(Si)组成，或由单晶硅(Si)组成。半导体材料可被称为半导体基底，或被称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含(但不限于)上文描述的半导体衬底。本文所描述的配置可被称为受半导体衬底支撑的集成式配置，且因此可被视为集成式组合件。

堆叠52可被称为第一堆叠，且可被视为跨图5的存储器区(12a和12b)和中间区(14)延伸。堆叠52包含导电材料58，并且包含导电材料58上方的区60和62。区60可被称为含半导体材料区。

在所示实施例中，存在区60中的三个区，且这些区标记为60a、60b和60c。区60a和60c包含半导体材料64。此类半导体材料可包括导电掺杂半导体材料，例如导电掺杂硅。在一些实施例中，硅可经n型掺杂，且因此可掺杂有磷和砷中的一个或两个。区60a和60c的导电掺杂硅可用一或多种合适的导电性增强掺杂剂经掺杂到至少约10

中心区60b包含材料34。材料34可包括未经掺杂半导体材料，例如未经掺杂硅。术语“未经掺杂”不必意味着在半导体材料内绝对不存在掺杂剂，而是意味着此类半导体材料内存在的任何掺杂剂的量一般被理解为是微不足道的。举例来说，取决于上下文，未经掺杂硅可理解为包括小于约10

区60a-c可被视为彼此上下竖直堆叠，其中区60b是中心含半导体材料区(在一些实施例中)且竖直处于区60a和60c之间。

中介区62在堆叠52内与区60交替。区62包括材料66。材料66可为绝缘的、导电的等。在一些实施例中，材料66可为绝缘的并且可包括二氧化硅、氧化铝、氧化铪、氮化硅、氮氧化硅等中的一或多个，基本上由二氧化硅、氧化铝、氧化铪、氮化硅、氮氧化硅等中的一或多个组成，或由二氧化硅、氧化铝、氧化铪、氮化硅、氮氧化硅等中的一或多个组成。区62a和62b可包括彼此相同的组成物(如所示)，或可包括相对于彼此不同的组成物。区62中的一个或两个可包括均匀组成物(如所示)或可包括两种或更多种不同组成物的层合物。

虽然堆叠52示出为包括区60(其可为含半导体材料区)中的三个和中介区62中的两个，但应理解，所述堆叠可包括任何合适数目的区60和62。在一些实施例中，堆叠52可包括区60中的至少三个，以及中介区62中的至少两个。

区60可形成为任何合适的厚度，且在一些实施例中，可形成为在从约100纳米(nm)到约300nm的范围内的厚度。区62可形成为任何合适的厚度，且在一些实施例中，可形成为在从约5nm到约20nm的范围内的厚度。

图5A示出了岛40包含导电材料58的区，并且至少一些岛通过导电材料58和一或多个导电结构54与CMOS电路系统56耦合。

参考图6-6B，第二堆叠68形成于第一堆叠52上方。第二堆叠68具有交替的第一层级70和第二层级72。第一层级70包括材料74，且第二层级72包括材料76。材料74和76可包括任何合适的组成物。在一些实施例中，材料74可包括氮化硅，基本上由氮化硅组成，或由氮化硅组成；且材料76可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。材料74可被称为牺牲材料，且材料76可被称为绝缘材料。

图6A和6B的组合件10的所示区可以是组合件的下部部分，并且应理解，组合件可包含具有比图6A和6B中所示多得多的层级的堆叠68。

在一些实施例中，第一堆叠52和第二堆叠68可一起被视为对应于构造43，其中在所示实施例中，此类构造还包含绝缘环35和岛40。

单元材料柱16形成于存储器区12a和12b内，并且具体地形成为延伸穿过第二堆叠68并进入第一堆叠52。柱16可彼此基本上相同，其中术语“基本上相同”意指在制造和测量的合理公差内相同。柱16可以紧凑布置配置在存储器区12a和12b中的每一个内，例如密排六方(HCP)布置。存储器区12a和12b中的每一个内可布置数百个、数千个、数百万个、数十万个等等数量的柱16。

柱16中的每一个包括含有存储器单元材料的外部区18、与外部区18相邻的沟道材料20和被沟道材料20环绕的绝缘材料22。

区18内的单元材料可包括隧穿材料、电荷存储材料和电荷阻挡材料。隧穿材料(还被称作栅极介电材料)可包括任何合适的组成物；且在一些实施例中，可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多个。电荷存储材料可包括任何合适的组成物；且在一些实施例中，可包括浮动栅极材料(例如，多晶硅)或电荷捕集材料(例如，氮化硅、氮氧化硅、导电纳米点等中的一或多个)。电荷阻挡材料可包括任何合适的组成物；且在一些实施例中，可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多个。

沟道材料20包括半导体材料。半导体材料可包括任何合适的组成物；且在一些实施例中，可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个，基本上由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成，或由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成；其中术语III/V半导体材料是指包括选自周期表的第III和V族的元素的半导体材料(其中第III和V族是旧命名法，且现在被称为第13和15族)。在一些实施例中，半导体材料可包括适当掺杂的硅，基本上由适当掺杂的硅组成，或由适当掺杂的硅组成。

沟道材料20可被视为配置为沟道材料柱24。在所示实施例中，沟道材料柱24在图6的俯视图中配置成圈环，其中此类圈环环绕绝缘材料22。沟道材料柱的此类配置可被视为对应于“中空”沟道配置，其中绝缘材料22设置于沟道材料柱的中空体内。在其它实施例中，沟道材料22可配置为实心柱。在一些实施例中，存储器区12a内的沟道材料柱可被称为第一沟道材料柱，且存储器区12b内的沟道材料柱可被称为第二沟道材料柱。沟道材料柱可以任何合适的配置布置于第一存储器区12a和第二存储器区12b内。在一些实施例中，所述沟道材料柱可布置成紧凑配置，例如密排六方(HCP)配置。

绝缘材料22可包括任何合适的组成物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。

单元材料柱16形成为延伸穿过第一堆叠68并且部分地延伸到第二堆叠52中，如6B中所示。在示出的实施例中，单元材料柱16延伸到堆叠52的下部区60a中，但不延伸到导电材料58。单元材料柱16包括单元材料18、沟道材料柱24和介电材料22。在一些实施例中，存储器区12a和12b(包含图6B的所示区)内的堆叠52的片段可被视为对应于与上文参考图1-4的现有技术所描述的源极结构类似的源极结构42。

柱26形成为延伸穿过中间区14内的第二堆叠68，并进入岛40。每一个柱26包含被绝缘衬里30横向环绕的导电材料28。柱26可以任何合适的配置布置，并且可以具有也可以不具有彼此相同的大小和组成物。中间区14内可设置数百个、数千个、数百万个等等数量的柱26。

导电材料28可包括任何合适的导电组成物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，导电材料28可包括钨、氮化钛和氮化钨中的一或多个。举例来说，导电材料28可包括导电衬里，并且可包括被导电衬里横向环绕的钨填料，所述导电衬里沿着绝缘衬里30包括氮化钛和氮化钨中的一个或两个。

绝缘衬里30可包括任何合适的组成物，并且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。

在一些实施例中，柱26的导电材料28可被视为配置为导电柱32。此类导电柱可为“带电的(live)”，且因此可用作电互连件。替代地，柱可为“虚设的(dummy)”，且可仅用于提供结构支撑。

导电柱32形成为延伸穿过第一堆叠68、穿过第二堆叠52的区60和62，并到达导电材料58，如图6A中所示。在示出的实施例中，导电柱32与岛40的导电材料58电耦合。在其中导电柱32是“带电”柱的实施例中，导电柱32可通过材料58耦合到CMOS电路系统56。替代地，在其中导电柱是提供用于结构支撑而不是电连接的“虚设”配置的实施例中，导电柱32中的至少一些可以不耦合到CMOS电路系统。

中间区14可包括与集成式存储器相关联的众多区，包含例如台阶区、顶峰区、桥接区等。如果导电柱32带电柱，那么此类柱可用于将与存储器区12a和12b相关联的组件互连到集成式组合件10的所说明区下方的电路系统。举例来说，导电柱可用于将位线连接到感测电路系统(例如，感测放大器电路系统)，用于将SGD装置连接到控制电路系统等。

导电柱32的下部区示出为被圈环35横向环绕。在一些实施例中，圈环35可被称为外环。导电柱的下部区还被包括堆叠52的区60a、60b、60c、62a和62b的材料的内环37及包括绝缘材料30的额外内环横向环绕。在示出的实施例中，每一个岛40支撑导电柱32中的一个。在其它实施例中，岛40中的至少一个可支撑导电柱中的两个或更多个。并且，在所示实施例中，每一个柱26包含导电柱32。在其它实施例中，柱26中的一或多个可以仅包含绝缘材料，特别是在此类柱仅提供用于结构支撑的情况下。

图6A和6B示出通过第一堆叠68并进入第二堆叠52的狭缝开口82。在所示实施例中，狭缝开口在材料34上停止。在其它实施例中，狭缝开口可延伸到材料34中。狭缝开口82在图6中用虚线示意性地示出。狭缝开口82沿着第一方向(所示y轴方向)延伸，并跨越区12a、12b和14。

在示出的实施例中，狭缝开口具有基本上竖直地笔直的侧壁表面；其中术语“基本上竖直地笔直”意指在制造和测量的合理公差内是竖直地笔直的。在其它实施例中狭缝开口的侧壁表面可为锥形的。

保护材料84形成于狭缝开口82内，并且沿着狭缝开口的侧壁表面。保护材料84可包括任何合适的组成物。在一些实施例中，保护材料84可包括硅，基本上由硅组成，或由硅组成；且具体可包括实际上未经掺杂(例如，包括固有掺杂剂浓度，且在一些实施例中，包括小于或等于约10

参考图7A和7B，利用一或多个蚀刻在狭缝开口82的底部击穿保护材料84以暴露第一堆叠52的中心含半导体材料区60b。狭缝开口82跨图6的存储器区和中间区(区12a、12b和14)延伸。因此，从狭缝开口82的底部移除保护材料84会暴露存储器区(例如，图7B的存储器区12a)内和中间区14(图7A)内的材料34。

参考图8A和8B，中心区60b的牺牲材料34经移除以在区12a、12b和14内形成导管86(其中区12a和14在图8B和8A中示出)。

导管86可以任何合适的处理形成，且在一些实施例中，可利用含有氢氟酸的一或多种蚀刻剂形成。在示出的实施例中，在形成导管86之后保留中介区62a和62b。在其它实施例中，取决于中介区的组成物和用以移除材料34的蚀刻剂的组成物，可在形成导管期间移除此类中介区。

图8A示出了圈环35的材料36对用以形成导管86的蚀刻剂具有耐受性。在一些实施例中，在狭缝82内暴露的材料34可被视为相对于绝缘环材料36选择性地移除。出于解释本公开和所附权利要求书的目的，如果第一材料的移除速度快于第二材料，那么第一材料被视为相对于第二材料选择性地移除；这可包含但不限于第一材料相对于第二材料具有100％选择性的条件。

参考图9B，导管86延伸穿过单元材料18以暴露半导体材料(沟道材料)20的侧壁表面。图9A示出在导管86延伸穿过单元材料18期间，在中间区14内不会发生显著改变。换句话说，圈环35的材料36对用于使导管86延伸穿过单元材料18的蚀刻剂具有耐受性。

参考图10A和10B，经导电掺杂半导体材料88形成于导管86内(图9A和9B)。半导体材料88可包括任何合适的组成物；且在一些实施例中，可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个，基本上由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成，或由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成。在一些实施例中，半导体材料88可包括以n型掺杂剂(例如，磷、砷等)经重掺杂(例如，经掺杂到至少约10

材料88变成存储器区12a和12b(在图10B中示出区12a)内的堆叠52的中心区60b，并替换中间区14的中心区60b内的一些材料34(其中中间区14在图10A中示出)。

在图10B的所示实施例中，掺杂半导体材料88直接接触沟道材料柱24的沟道材料20。

在图10A和10B所示的实施例中，衬里35具有与源极结构42的最上表面49共同延伸的最上表面47。

参考图11A和11B，通过一或多种合适的蚀刻从开口(狭缝)82内移除材料84和88。可以任何合适的蚀刻剂移除所述材料。可将狭缝开口82冲压到源极结构42内的任何合适的深度。

掺杂剂是从经导电掺杂半导体材料88向外扩散到半导体材料(沟道材料)20中以在沟道材料柱24的下部部分内形成经重掺杂区92。利用线93指示经重掺杂区92内的掺杂剂的大体上部边界。

可通过任何合适的处理，包含例如合适的热处理(例如在超过约300℃的温度下的热处理，持续至少约两分钟的持续时间)，实现从经掺杂材料88到半导体材料20中的向外扩散。

移除第一层级70的牺牲材料74(图10A和10B)并且替换为导电材料94。虽然导电材料94示出为完全填充第一层级70，但在其它实施例中，设置于第一层级70内的材料中的至少一些可为绝缘材料(例如，介电阻挡材料)。

导电材料94可包括合适的组成物；且在一些实施例中，可包括至少部分地被氮化钛环绕的钨核心。介电阻隔材料可包括任何合适的组成物；且在一些实施例中，可包括氧化铝、氧化铪、氧化锆等中的一或多个。

图11A和11B的第一层级70是导电层级，且堆叠68可被视为包括交替的绝缘层级(中介层级)72和导电层级70。

参考图12A和12B，面板材料96形成于狭缝开口82内。面板材料96可包括任何合适的组成物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。虽然面板材料96示出为单一均匀组成物，但在其它实施例中，面板材料可包括两种或更多种不同组成物的层合物。

面板材料96形成跨存储器区(例如，图12B的12a)和中间区(图12A的区14)延伸的面板98。面板98的下部区直接接触存储器区12a(图12B)和中间区14(图12A)内的掺杂半导体材料88。

图12B的组合件10可被视为包括存储器单元100和选择装置(SGS装置)102的存储器装置。导电层级70的最下部标记为70a，且经掺杂区92延伸到导电层级70a。导电层级70a包括SGS装置102。在示出的实施例中，掺杂剂部分地跨层级70a延伸以在SGS装置的非漏“关”特性和漏GIDL特性之间达成所要平衡。

虽然导电层级中的仅一个示出为并入到SGS装置中，但在其它实施例中，多个导电层级可并入到SGS装置中。导电层级可彼此电耦合(联合在一起)以并入到长沟道SGS装置中。如果多个导电层级并入到SGS装置中，那么向外扩散的掺杂剂可跨并入到SGS装置中的导电层级70中的两个或更多个向上延伸。

存储器单元100(例如，NAND存储器单元)彼此上下竖直堆叠。存储器单元中的每一个包括半导体材料(沟道材料)20的区，并且包括导电层级70的区(控制栅极区)。不被存储器单元100包括的导电层级70的区可被视为将控制栅极区与驱动器电路系统和/或与其它合适的电路系统耦合的字线区(路由区)。存储器单元100包括区18内的单元材料(例如，隧穿材料、电荷存储材料和电荷阻挡材料)。

在一些实施例中，与存储器单元100相关联的导电层级70可被称为字线/控制栅极层级(或存储器单元层级)，因为其包含与NAND串的竖直堆叠存储器单元相关联的字线和控制栅极。NAND串可包括任何合适数目的存储器单元层级。举例来说，NAND串可具有8个存储器单元层、16个存储器单元层、32个存储器单元层、64个存储器单元层、512个存储器单元层、1024个存储器单元层等。

包括堆叠52的源极结构42可类似于“背景技术”部分中描述的源极结构216。如图12B中所示，源极结构示出为与控制电路系统(例如，CMOS)56c耦合。控制电路系统可在源极结构下方(如所示)，或可处于任何其它合适的方位中。源极结构可在任何合适的处理阶段与控制电路系统56c耦合。

在一些实施例中，沟道材料柱24可被视为表示跨图12B的存储器区12a延伸的大量基本上相同的沟道材料柱；其中术语“基本上相同”意指在制造和测量的合理公差内相同。面板98可将柱在第一块区104和第二块区106之间进行划分。因此，面板98的一侧上的存储器单元100可被视为在第一块区104内，且面板98的另一侧上的存储器单元100可被视为在第二块区106内。块区104和106可类似于上文在本公开的“背景技术”部分中所描述的存储器块(或存储器子块)。

图13A和13B示出图12A和12B的配置，并且示出竖直延伸并且与额外电路元件耦合的各个结构(例如，面板98、导电柱32和单元材料柱16)。堆叠68可竖直延伸以沿着结构98、32和16的很大部分延伸。

图13B的单元材料柱16向上延伸到位线108。SGD装置110示意性地说明为与柱16的上部区相邻，并且处于位线108下方。

位线108可相对于图13B的横截面图延伸进出页面。

柱16、位线108、SGD装置110、SGS装置102和存储器单元100可一起被视为形成类似于上文参考图1-4所描述的那些的NAND型配置的NAND型配置。

在图13B的视图中，将位线108指示为耦合到导电柱32，且在图13A的视图中，将导电柱32指示为与位线108耦合。因此，在一些实施例中，与存储器区12a相关联的位线108可通过与中间区14相关联的导电柱32耦合到逻辑电路系统(例如，56a和56b)。在一些实施例中，逻辑电路系统56a和56b可包含感测电路系统(例如，感测放大器电路系统)。

位线108是可与单元材料柱16相关联并且通过导电柱32与逻辑电路系统耦合的组件的实例。在其它实施例中，作为位线的替代或补充，其它组件可通过导电柱32中的一或多个耦合到逻辑电路系统。举例来说，SGD装置可通过导电柱32耦合到逻辑电路系统，且在这类实施例中，逻辑电路系统可包含用于控制SGD装置的控制电路系统。通常，一或多个组件可以操作方式靠近单元材料柱16(和/或沟道材料柱24)，并且可通过导电柱32耦合到逻辑电路系统56。

图13C示出沿着图13A和13B的截面C-C的俯视图。面板98跨存储器区12a和12b并且跨中间区14延伸。面板98横向处于第一存储器块区104和第二存储器块区106之间，并且将第一存储器块区104与第二存储器块区106细分开(即，隔开第一存储器块区与第二存储器块区)。

在示出的实施例中，掺杂半导体材料88在中间区14、存储器区12a和存储器区12b内紧邻面板98的片段。存储器区12a和12b内的掺杂半导体材料88紧邻沟道材料柱24，并且电耦合到此类沟道材料柱。相比之下，掺杂半导体材料88不紧邻导电柱32，而是有至少一个绝缘材料处于掺杂半导体材料88和导电柱32之间(例如，绝缘材料36)，使得导电柱不与掺杂半导体材料88电耦合。

在示出的实施例中，绝缘材料36被配置为环绕导电柱32的下部区(可参考图13A理解)的绝缘环35。绝缘环35具有外边缘33，并且掺杂半导体材料88直接接触绝缘环的此类外边缘。

绝缘环35示出为方形的，但是在其它实施例中可具有任何合适的形状，包含例如圆形、椭圆形、矩形等等。并且，尽管在每一个环35内示出一个柱32，但是在其它实施例中，环35中的一或多个内可存在超过一个柱32。

在图13C所示的实施例中，环35是外环，且横向环绕包括绝缘材料34的第一内环122和包括材料30的第二内环120。在一些实施例中，内环122的材料34可包括硅，基本上由硅组成，或由硅组成。在一些实施例中，内环120的材料30可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。图13C-1和13C-2示出其中省略了内环120和122中的一个或两个的替代性实施例。

图13C的所示面板98可以是跨区12a、12b和14延伸且将第一和第二存储器块区彼此间隔开的许多面板中的一个。相应地，所示存储器块区104和106可以代表可在图13C所表示的过程阶段处形成的大量存储器块区。

上文所论述的组合件和结构可以在集成电路内使用(术语“集成电路”指由半导体衬底支撑的电子电路)；且可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。

除非另外指定，否则本文中所描述的各种材料、物质、组成物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“介电”和“绝缘”可用于描述具有绝缘电学性质的材料。所述术语在本公开中被视为同义的。术语“介电”在一些情况下和术语“绝缘”(或“电绝缘”)在其它情况下可用于在本公开内提供语言变异以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。

术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义。在一些例子中利用一个术语且在其它例子中利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。

图中各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文中所提供的描述和以下权利要求书涉及在各种特征之间具有所描述关系的任何结构，无关于结构是处于图式的特定定向还是相对于此类定向旋转。

除非另外规定，否则附图说明的横截面图仅示出横截面的平面内的特征，且不示出横截面的平面后面的材料，以便简化图式。

当结构被称作“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中介结构。相反地，当结构被称作“直接在另一结构上”、“与另一结构直接相邻”或“直接抵靠另一结构”时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。

结构(例如，层、材料等)可以被称作“竖直延伸”以指示所述结构大体从下伏基底(例如，衬底)向上延伸。竖直延伸的结构可以基本上正交于基底的上表面也可以不基本上正交于基底的上表面延伸。

一些实施例包含一种具有存储器区和与所述存储器区相邻的另一区的集成式组合件。沟道材料柱布置在存储器区内。柱布置在所述另一区内。源极结构耦合到沟道材料柱的下部区。面板跨存储器区和所述另一区延伸。面板隔开第一存储器块区与第二存储器块区。掺杂半导体材料在存储器区和所述另一区内紧邻面板。掺杂半导体材料是存储器区内的源极结构的至少部分。衬里横向环绕导电柱的下部区。衬里在导电柱和掺杂半导体材料之间且直接接触掺杂半导体材料。衬里的最上表面可与源极结构的最上表面共同延伸。

一些实施例包含一种集成式组合件，其具有第一存储器区、从第一存储器区偏移的第二存储器区和在第一和第二存储器区之间的中间区。第一沟道材料柱布置在第一存储器区内。第二沟道材料柱布置在第二存储器区内。导电柱布置在中间区内。面板跨第一存储器区、中间区和第二存储器区延伸。面板横向处于第一存储器块区和第二存储器块区之间。掺杂半导体材料在第一存储器区、第二存储器区和中间区内，且紧邻面板。掺杂半导体材料是第一和第二存储器区内的导电源极结构的至少部分。绝缘环横向环绕导电柱的下部区且在导电柱和掺杂半导体材料之间。掺杂半导体材料直接接触绝缘环的外边缘。

一些实施例包含一种形成集成式组合件的方法。形成包含第一存储器区、从第一存储器区横向偏移的第二存储器区和横向处于第一和第二存储器区之间的中间区的构造。构造包含跨第一存储器区、第二存储器区和中间区延伸的第一堆叠。第一堆叠包括交替的含半导体材料区和中介区。存在至少三个含半导体材料区，其中含半导体材料区中的一个是中心含半导体材料区且竖直处于其它两个含半导体材料区之间。构造还包含跨第一存储器区、第二存储器区和中间区延伸的第二堆叠，其中第二堆叠在第一堆叠上方。第二堆叠包括交替的第一和第二层级，其中第一层级包括牺牲材料，第二层级包括绝缘材料。绝缘环延伸穿过中间区的第一堆叠。绝缘环包括绝缘环材料。第一堆叠的岛被绝缘环环绕。柱延伸穿过第一和第二存储器区的第二堆叠且至少部分地进入第一和第二存储器区的第一堆叠。柱包含单元材料和沟道材料。形成延伸穿过中间区的第二堆叠且进入岛的柱。形成通过第二堆叠到达第一堆叠的中心含半导体材料区的狭缝开口。狭缝开口跨第一存储器区、中间区和第二存储器区延伸。利用流动到狭缝开口中的一或多个蚀刻剂从第一存储器区、中间区和第二存储器区内移除中心含半导体材料区。绝缘环材料对所述一或多个蚀刻剂具有耐受性。中心含半导体材料区的移除在第一和第二存储器区内的第一堆叠中形成导管。使导管延伸穿过单元材料并到达柱的沟道材料。在经延伸导管内形成掺杂半导体材料。将掺杂剂从掺杂半导体材料向外扩散到沟道材料中。向外扩散的掺杂剂向上延伸到第一层级中的至少一个。用导电材料替换第一层级的牺牲材料中的至少一些。

根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。