半导体器件及其制造方法、集成电路

技术领域

本发明的实施例涉及半导体器件及其制造方法、集成电路。

背景技术

半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC发展过程中，功能密度(即每个芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。

这种按比例缩小也增加了IC结构(诸如3D晶体管)和处理的复杂性，并且为了实现这些进步，需要在IC处理和制造中的类似的发展。例如，当器件尺寸继续减小时，器件性能(诸如与各种缺陷相关联的器件性能退化)和场效应晶体管的制造成本变得更具挑战性。虽然用于解决此类挑战的方法通常已经足够，但是它们不是在每个方面都已完全令人满意。

发明内容

本发明的实施例提供了一种半导体器件，包括：第一有源区域，设置在衬底的第一侧上，所述第一有源区域沿着第一横向方向延伸；第二有源区域，设置在所述第一侧上，所述第二有源区域沿着所述第一横向方向延伸，其中，所述第一有源区域具有第一导电类型，并且所述第二有源区域具有与所述第一导电类型相反的第二导电类型；以及第一互连结构，形成在所述衬底的与所述第一侧相对的第二侧上，所述第一互连结构包括：沿着所述第一横向方向延伸并且垂直设置在所述第一有源区域下方的第一部分；和沿着第二横向方向延伸的第二部分，其中，所述第二横向方向垂直于所述第一横向方向。

本发明的另一实施例提供了一种集成电路，包括：第一行，沿着第一方向延伸并且沿着垂直于所述第一方向的第二方向具有第一高度，其中，所述第一行包括形成在衬底的第一侧上的第一有源区域；第二行，沿着所述第一方向延伸并且沿着所述第二方向具有第二高度，其中，所述第二高度大于所述第一高度，并且其中，所述第二行包括形成在所述衬底的所述第一侧上的第二有源区域；信号线结构，形成在所述衬底的与所述第一侧相对的第二侧上，其中，所述信号线结构设置在所述第一行内；以及第一电源线结构，形成在所述衬底的所述第二侧上，其中，所述第一电源线结构设置在所述第二行内。

本发明的又一实施例提供了一种制造半导体器件的方法，包括：在衬底的第一侧上形成多个晶体管；通过在所述第一侧上形成沿着第一横向方向或第二横向方向延伸的多个第一互连结构来耦接所述多个晶体管，所述第一横向方向和所述第二横向方向彼此垂直；在所述衬底的与所述第一侧相对的第二侧上形成多个第三互连结构，其中，至少一个所述第三互连结构包括分别沿着所述第一横向方向和所述第二横向方向延伸的第一部分和第二部分；以及在所述第二侧上形成沿着所述第一横向方向延伸的多个电源轨结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的包括背侧电源线和信号线的非平面晶体管器件的立体图。

图2示出了根据一些实施例的包括背侧电源线和信号线的半导体器件的布局设计。

图3A、图3B和图3C示出了根据一些实施例的背侧信号线的布局的各个实施例。

图4示出了根据一些实施例的示例AOI逻辑电路的电路图。

图5A、图5B和图5C示出了根据一些实施例的对应于图4的示例AOI逻辑电路的单元的各个布局层级。

图6A、图6B和图6C示出了根据一些实施例的对应于图4的示例AOI逻辑电路的另一单元的各个布局层级。

图7示出了根据一些实施例的对应于示例OAI逻辑电路的单元的布局层级。

图8示出了根据一些实施例的对应于示例OAI逻辑电路的另一单元的布局层级。

图9示出了根据一些实施例的示例SDF电路的电路图。

图10A、图10B、图10C和图10D示出了根据一些实施例的对应于图9的示例SDF电路的单元的各个布局层级。

图11示出了根据一些实施例的对应于示例反相器电路的单元的布局层级。

图12示出了根据一些实施例的包括多个背侧金属化层的半导体器件的布局设计。

图13示出了根据一些实施例的参考半导体器件的截面图。

图14示出了根据一些实施例的制造半导体器件的方法的流程图。

图15示出了根据一些实施例的生成IC布局设计的系统的框图。

图16示出了根据一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。

图17示出了根据一些实施例的用于制造非平面晶体管器件的示例方法的流程图。

具体实施方式

以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

在半导体IC设计中，标准单元方法通常用于设计芯片(或晶圆)上的半导体器件。标准单元方法使用标准单元作为某些功能的抽象表示，以在单个芯片上集成数百万或数十亿个器件。随着IC不断按比例缩小，将越来越多的器件集成到单个芯片中。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。

在当代半导体器件制造工艺中，每个单元可以包括一定数量的半导体器件，诸如场效应晶体管(“FET”)。非平面晶体管器件架构(诸如鳍基晶体管(通常称为“FinFET”))可以提供相对于平面晶体管的更高的器件密度和更高的性能。一些先进的非平面晶体管器件架构(诸如纳米片(或纳米线)晶体管)可以相对于FinFET进一步提高性能。与沟道由栅极结构部分包裹(例如，跨越)的FinFET相比，纳米片晶体管通常包括可以包裹一个或多个纳米片的整个外周的栅极结构，以改进对沟道电流流动的控制。例如，在具有类似尺寸的FinFET和纳米片晶体管中，纳米片晶体管可以呈现更大的驱动电流(I

考虑到包裹沟道的这种栅极结构，至少一些互连结构(在FinFET配置中通常形成在芯片的前侧上)可以形成在芯片的背侧上，这可以进一步减小相应单元的区域(例如，单元高度)。然而，在现有技术中，那些互连结构通常沿着一维方向延伸并且专门用作电源轨(有时称为电网或电源线)。这可能潜在地限制采用GAA晶体管架构的集成电路的布局设计的灵活性和可扩展性。

本发明提供了可以由多个标准单元表示(或基于多个标准单元形成)的半导体器件(或集成电路)的各个实施例。如本文所公开的，每个单元包括多个GAA晶体管，而应当理解，允许在背侧上形成互连结构的各种其他晶体管架构中的任一个可以包括在每个单元中。例如，该单元可以包括以互补场效应晶体管(CFET)配置形成的多个晶体管，其中具有相应不同导电类型(例如，n型和p型)的两个有源区域设置在两个垂直对准的层级处。

根据各个实施例，一些单元可以具有允许在多于一个方向上延伸的一个或多个背侧互连结构。这种背侧互连结构可以配置为承载信号而不仅仅是电源电压(例如，VDD、VSS)。如本文所公开的，配置为承载除电源电压之外的信号并且允许在多于一个方向上延伸的背侧互连结构有时可以称为“多维(MD)信号线”。例如，具有相对较短单元高度的一些单元可以包括这些MD信号线中的一条或多条。其他背侧互连结构仍可以配置为承载电源电压。配置为承载电源电压的这种背侧互连结构可以被允许在一个方向上延伸。如本文所公开的，配置为承载电源电压并且不允许在多于一个方向上延伸的背侧互连结构有时可以称为“一维(SD)电源线”。例如，具有相对较高的单元高度的一些单元可以包括这些SD电源线中的一条或多条。通过公开的MD信号线，可以显著提高设计集成电路的灵活性，并且因此进一步扩展集成电路的可扩展性。

图1示出了根据各个实施例的包括一个或多个多维(MD)信号线和一个或多个一维(SD)电源线的示例GAA FET器件100的立体图。应该注意，图1所示的GAA FET器件100是倒置的，使得MD信号线和SD电源线设置在形成的GAA晶体管的顶部上。例如，GAA FET器件100包括彼此垂直分隔开的多个半导体层(例如，纳米片、纳米线或其他纳米结构)102，多个半导体层102可以共同用作GAA FET器件100的(传导)沟道。沟道可以沿着第一方向(例如，X轴)延伸。GAA FET器件100包括(例如，金属)栅极结构104，栅极结构104包裹每个半导体层102(例如，包裹每个半导体层102的外周)。栅极结构104可以沿着垂直于第一方向的第二方向(例如，Y轴)延伸。GAA FET器件100包括设置在栅极结构104(沿着沟道的延伸方向)的相对侧上的源极/漏极结构，例如这样的源极/漏极结构106中的一个，如图1所示。当倒置观察图1时，GAA FET器件100包括位于源极/漏极结构106上方的层间电介质(ILD)108。

在GAA FET器件100的背侧(例如，图1的上侧)上方，示出了SD电源线110和MD信号线112。SD电源线110可以沿着X轴延伸。MD信号线112可以包括多个部分，多个部分中的一个或多个可以沿着X轴延伸，并且多个部分中的一个或多个可以沿着Y轴延伸。如下文将讨论(和示出)的，配置为承载电源电压(例如，VDD、VSS)的SD电源线110可以通过一个或多个背侧通孔结构电耦接至一个或多个源极/漏极结构。这种电源电压有时称为电源信号。配置为承载电源电压之外的信号的MD信号线112可以通过一个或多个背侧通孔结构电耦接至一个或多个源极/漏极结构。除了电源电压之外的这种信号有时称为非电源信号。

简化了图1所示的GAA FET器件，因此，应当理解，完整的GAA FET器件的一个或多个部件可能未在图1中示出。例如，在栅极结构104的与源极/漏极结构106和设置在这样的源极/漏极结构上方的ILD相对侧的另一源极/漏极结构、位于栅极结构104和源极/漏极结构106之间的栅极间隔件、位于源极/漏极结构106与每个半导体层102之间的内部间隔件以及连接MD信号线/SD电源线的背侧通孔结构未在图1中示出。此外，应当理解，图1中所示的GAA FET器件100的SD电源线110、MD信号线112和其他结构之间的空间配置是为了说明目的而提供的，并且不应限于此。

图2示出了根据本发明的各个实施例的示例布局设计200。布局设计200可以用于制造半导体器件的至少部分(例如，具有彼此可操作地耦接的多个电路的集成电路)。然而，并非所有示出的组件都是必需的，并且本发明的一些实施例可以包括图2中未示出的附加组件。在不脱离本文阐述的本发明的范围的情况下，可以对组件的布置和类型进行改变。可以包括附加的、不同的或更少的组件。

可以基于在衬底的前侧上方沿着一个或多个有源区域形成多个晶体管部件/结构(例如，沟道结构、源极结构、漏极结构)来制造对应于布局设计200的半导体器件。虽然图2中的布局设计200包括多个图案以分别在衬底的背侧上形成多个部件/结构，因此应该理解，布局设计200也可以包括多个图案以分别在衬底的前侧上形成多个部件/结构，这将在下面讨论。应该注意，布局设计200是从其背侧观察的，因此，在图2中，形成背侧部件/结构的图案位于图案的顶部上以形成前侧部件/结构。

布局设计200包括多个单元行201和203，这些单元行201和203相对于用于集成电路的设计的空间、网格或平面布置(例如，布局)。在一些实施例中，这样的平面可以对应于制造半导体器件的衬底。布局设计200的单元行可以具有至少两个相应的不同的行高度、单元高度或高度。如图所示，单元行201可以具有第一行高度，并且单元行203可以具有第二行高度，其中第一行高度大于第二行高度。作为非限制性示例，第一行高度可以在约10纳米(nm)与约85nm之间，并且第二行高度可以在约10nm与约40nm之间。在下文中，单元行201和单元行203有时可以分别称为高单元(TC)行和短单元(SC)行。行高度可以对应于要放置在其中的单元(有时称为标准单元)的单元高度。在图2所示的示例中，单元行201和203彼此交替布置，但是应当理解，具有不同行高度的单元行可以布置为各种其他配置中的任何一种(例如，2个SC行邻接1个TC行)，同时仍在本发明的范围内。

每个TC/SC行包括沿着X轴延伸的多个有源区域图案。作为非限制性示例，TC行201包括有源区域图案202和204，并且SC行203包括有源区域图案206和208。有源区域图案202、204、206和208的每个配置为在衬底上方形成有源区域，在下文中分别称为“有源区域202”、“有源区域204”、“有源区域206”和“有源区域208”。在一些实施例中，有源区域202至208形成在衬底的前侧上方。

每个单元行中的有源区域可以以相反的导电类型表征。例如，在TC行201中，有源区域202可以以第一导电类型(例如，n型)表征，而有源区域204可以以第二导电类型(例如，p型)表征；并且在SC行203中，有源区域206可以以第一导电类型(例如，p型)表征，并且有源区域208可以以第二导电类型(例如，n型)表征。

在布局设计200用于形成GAA FET的非限制性示例中，有源区域202可以包括在衬底上方彼此堆叠的一个或多个纳米片以形成多个n型晶体管；有源区域204可以包括在衬底上方彼此堆叠的一个或多个纳米片以形成多个p型晶体管；有源区域206可以包括在衬底上方彼此堆叠的一个或多个纳米片以形成多个p型晶体管；并且有源区域208可以包括在衬底上方彼此堆叠的一个或多个纳米片以形成多个n型晶体管。

在实施例中，单元高度可以对应于包括在其中的有源区域的沿着Y轴的宽度。例如，SC行和TC行可以分别具有多个有源区域，其中TC行的有源区域具有比SC行的有源区域更宽的宽度。在另一个实施例中，单元高度可以对应于设置在其中的最底部互连结构(例如，M0轨道)的数量(如将在下面讨论的)。例如，SC行和TC行可以分别具有多个M0轨道，其中TC行的M0轨道的数量大于SC行的M0轨道的数量。在又一实施例中，单元高度可以对应于包括在其中的有源区域的数量。例如，SC行可以具有较少数量的有源区域，而TC行可以具有较多数量的有源区域。

根据本发明的各个实施例，每个TC行可以包括沿着X轴延伸的多个第一图案以在背侧上形成第一互连结构；每个SC行可以包括多个第二图案以在背侧上形成第二互连结构，每个第二互连结构形成为邻接TC行中的第一互连结构图案中的一个的焊盘，并且每个SC行还可以包括多个第三图案以在背侧上形成第三互连结构。第三互连结构图案中的一些可以具有多个部分，其中一些沿着X轴延伸，并且其中一些沿着Y轴延伸。

作为图2中的说明性示例，TC行201包括沿着X轴延伸的互连结构图案210和212。在一些实施例中，互连结构图案210和212可以几乎完全横跨布局设计200的平面延伸。因此，互连结构图案210和212可以分别与有源区域(图案)202和204完全重叠。SC行203包括形成为焊盘或段的互连结构图案214和216，以及具有沿着X轴延伸的一些部分和沿着Y轴延伸的部分的互连结构图案218。在一些实施例中，互连结构图案214和216可能不完全横跨布局设计的平面延伸。具体地，互连结构图案214和216可以邻接相邻TC行中的完全延伸的互连结构图案210和212中的一个。在一些实施例中，互连结构图案218可能不完全横跨布局设计的平面延伸。因此，互连结构图案214和216可以分别与有源区域(图案)206和208部分重叠，并且互连结构图案218可以与有源区域(图案)206和208两者部分重叠。具体地，互连结构图案218可以包括可以在图3A中更好地看到的三个部分218A、218B和218C。

在图3A中，部分218A沿着X轴延伸一定距离(例如，小于沿着X轴的平面的宽度)。部分218C沿着X轴延伸一定距离(例如，小于沿着X轴的平面的宽度)，并且沿着X轴从部分218A横向偏移。在一些实施例中，部分218A和218C可以分别与有源区域206和208重叠。具有分别连接至部分218A和218C的两端的部分218B沿着Y轴延伸。因此，部分218A和218C中的每个与部分218B一起可以形成L形轮廓。通过沿着与有源区域206和208的延伸方向不同的方向延伸，部分218B可以通过多个通孔结构219(将在下面讨论)将有源区域206和208彼此耦接。

图3B和图3C分别描绘了互连结构图案218的其他实施例。在图3B中，互连结构图案218沿着Y轴延伸以与有源区域206的部分和有源区域208的部分重叠，从而使有源区域206和208通过多个通孔结构219(将在下面讨论)彼此耦接。在图3C中，互连结构图案218沿着X轴与Y轴之间的方向延伸以与有源区域206的部分和有源区域208的部分重叠，从而使有源区域206和208通过多个通孔结构219(将在下面讨论)彼此耦接。在这样的实施例中，互连结构图案218可以相对于有源区域206或208中的任一个的边缘倾斜。

再次参考图2，互连结构图案210和212的每个配置为在衬底的背侧上方形成所公开的第一类型的SD电源线(以下分别称为“SD电源线210”和“SD电源线212”)；互连结构图案214和216的每个配置为在衬底的背侧上方形成所公开的第二类型的SD电源线(以下分别称为“SD电源线214”和“SD电源线216”)；并且互连结构图案218配置为在衬底的背侧上方形成所公开的类型的MD信号线(以下为“MD信号线218”)。

如上所述，SD电源线和MD信号线中的每条都可以通过通孔结构(例如，电)耦接至有源区域。如图2所示，布局设计200可以包括多个图案219，多个图案219配置为形成这样的通孔结构(以下为“通孔结构219”)。在一些实施例中，通孔结构219形成在衬底的背侧上以将SD电源线和MD信号线中的每条电耦接至相应有源区域的一个或多个部分。

例如，SD电源线210可以通过多个通孔结构219(例如219-1)电耦接至有源区域202；SD电源线212可以通过多个通孔结构219(例如219-2)电耦接至有源区域204；SD电源线214可以通过多个通孔结构219(例如219-3)电耦接至有源区域206；SD电源线216可以通过多个通孔结构219(例如219-4)电耦接至有源区域208；并且MD信号线218可以分别通过多个通孔结构(例如通孔结构219-5和219-6)电耦接至有源区域206和208。

布局设计200可以包括布置在一个或多个单元行上方的多个单元。例如在图2中，布局设计200包括单元220、230、240、250、260、270、280和290。单元220布置在单个单元行(例如，一个SC行203)上方；单元230布置在单个单元行(例如，一个SC行203)上方；单元240布置在单个单元行(例如，一个SC行210)上方；单元250布置在三个单元行(例如，两个TC行201和一个SC行203)上方；单元260布置在两个单元行(例如，一个TC行201和一个SC行203)上方；单元270布置在单个单元行(例如，一个SC行203)上方；单元280布置在单个单元行(例如，一个SC行203)上方；并且单元290布置在单个单元行(例如，一个TC行201)上方。

每个单元可以对应于电路(例如，逻辑门、逻辑电路)。例如，单元220可以对应于单级反相器；单元230可以对应于多级与非门；单元240可以对应于多级反相器；单元250可以对应于另一个多级反相器；单元260可以对应于触发器电路；单元270可以对应于与或非(AOI)逻辑电路；单元280可以对应于或与非(OAI)逻辑电路；并且单元290可以对应于另一个与或非(AOI)逻辑电路。

每个单元可以对应于至少一种布局，该布局具有与相应单元行中的有源区域重叠的多个图案。一些图案可以配置为在衬底的前侧上形成部件/结构(在此称为“前侧图案”)，而一些图案可以配置为在衬底的背侧上形成部件/结构(在此称为“背侧图案”)。占据布局设计200的部分占位面积的每个单元的布局因此可以具有图2所示的一个或多个图案的部分。

在以下讨论中，单元260(对应于放置在一个SC行和一个TC行上方的触发器电路)、单元270(对应于放置在一个SC行上方的AOI逻辑电路)和单元290(对应于放置在一个TC行上方的AOI逻辑电路)被选为代表性示例以示出它们各自的前侧图案和背侧图案，而单元250(对应于多级反相器)和单元280(对应于放置在一个SC行上方的OAI逻辑电路)被选为代表性示例以示出它们各自的背侧图案。

参考图4，描绘了示例电路400的电路图。电路400包括与或非(AOI)逻辑电路。AOI逻辑电路通常由一个或多个与门和一个或非门的组合构成。如图4所示，电路400具有四个输入：A1、A2、B1和B2；和一个输出ZN，配置为执行以下布尔函数：

图5A至图5B和图5C示出了对应于要放置在SC(短信元)行203上方的AOI逻辑电路400(图4)的单元(例如，图2的单元270)的布局设计500。图6A至图6B和图6C示出了对应于要放置在TC(高单元)行201上方的AOI逻辑电路400(图4)的单元(例如，图2的单元290)的布局设计600。

图5A至图5C的布局设计500描绘了单元270的各个布局层级，其中两个布局层级包括在衬底的前侧上形成结构/部件的图案，并且其中一个布局层级包括在衬底的背侧上形成结构/部件的图案。类似地，图6A至图6C的布局设计600描绘了单元290的各个布局层级，其中两个布局层级包括在衬底的前侧上形成结构/部件的图案，并且其中一个布局层级包括在衬底的背侧上形成结构/部件的图案。应该注意，图5A至图5C和图6A至图6C所示的布局设计500和600是从它们的顶部观察的，因此，在图5A至图5C和图6A至图6C中，形成前侧部件/结构的图案位于图案的顶部上以形成背侧部件/结构。

首先参考图5A，示出了根据各个实施例的布局设计500的第一布局层级500A，第一布局层级500A包括在衬底的前侧上形成多个有源区域和多个互连结构的多个图案。

如图所示，第一布局层级500A包括有源区域(图案)206和208，其中多个图案501A、501B、501C、501D、501E和501F沿着Y轴延伸以横跨有源区域206和208。图案501A至501F配置为形成栅极结构，以下分别称为“栅极结构501A”、“栅极结构501B”、“栅极结构501C”、“栅极结构501D”、“栅极结构501E”和“栅极结构501F”。栅极结构501A可以沿着布局设计500(或单元)的第一边界设置，或者位于第一边界上方，并且栅极结构501F可以沿着布局设计500(或单元)的第二边界设置，或者位于第二边界上方。栅极结构501A和501F可以不提供电或导电路径，并且可以防止或至少减少/最小化横跨组件的电流泄漏，栅极结构501A和501F位于组件之间。栅极结构501A和501F可以包括伪多晶硅线，它们有时称为PODE。由一种或多种导电材料(例如，多晶硅、金属)形成的剩余栅极结构501B至501E中的每个可以位于有源区域206和208的相应部分上面以限定晶体管402-416中的一个或多个(如图4所示)。作为代表性示例，栅极结构501B可以限定晶体管412的栅极，并且设置在栅极结构501B的左手侧和右手侧上的有源区域208的部分可以分别限定晶体管412的源极和漏极。

第一布局层级500A包括图案502A、502B、502C、502D、502E、502F、502G、502H、502I和502J。图案502A至502J的每个可以沿着Y方向延伸，并且配置为形成源极/漏极互连结构(例如，MD)，以下为“MD 502A”、“MD 502B”、“MD 502C”、“MD 502D”、“MD 502E”、“MD 502F”、“MD 502G”、“MD 502H”、“MD 502I”和“MD 502J”。MD 502A至502J中的每个可以电耦接至相应晶体管的源极或漏极。

第一布局层级500A包括图案503A、503B、503C、503D、503E、503F、503G和503H。图案503A至503H可以配置为形成通孔互连结构(例如，VD)，以下为“VD 503A”、“VD 503B”、“VD503C”、“VD 503D”、“VD 503E”、“VD 503F”、“VD 503G”和“VD 503H”。VD 503A至503H中的每个可以沿着垂直方向(例如，垂直于X轴和Y轴的方向)延伸相应的高度以将相应的MD电耦接至互连结构。

第一布局层级500A包括图案504A、504B、504C和504D。图案504A至504D可以配置为形成通孔互连结构(例如，VG)，以下为“VG504A”、“VG504B”、“VG504C”和“VG504D”。VG504A至504D中的每个可以沿着垂直方向(例如，垂直于X轴和Y轴的方向)延伸相应的高度以将相应的栅极结构电耦接至互连结构。

第一布局层级500A包括图案505A、505B、505C、505D和505E。图案505A至505E的每个可以沿着X轴延伸并且配置为在衬底的前侧上方的最底部金属化层(例如，M0层)中形成互连结构。图案505A到505E在本文中分别称为“M0轨道505A”、“M0轨道505B”、“M0轨道505C”、“M0轨道505D”和“M0轨道505E”。

在一些实施例中，沿着布局设计(单元)的第三边界设置或位于第三边界上方的M0轨道505A可以配置为承载电源电压(例如，VDD)，并且用作屏蔽金属轨道。沿着布局设计(单元)的第四边界设置或位于第四边界上方的M0轨道505E可以配置为承载电源电压(例如，VSS)，并且用作屏蔽金属轨道。在一些实施例中，这种屏蔽金属轨道可以不连接至任何有源区域。为了如图4所示连接晶体管，一些M0轨道可以由一个或多个M0切割图案“切割”成多个部分。例如，M0轨道505B可以由切割图案506A和506C切割成多个部分；并且M0轨道505C可以由切割图案506B切割成多个部分。

接下来参考图5B，根据各个实施例，示出了布局设计500的第二布局层级500B，第二布局层级500B包括多个图案以在衬底的前侧上形成多个互连结构。出于参考的目的，M0轨道505A至505E(图5A)再次在图5B中示出。

第二布局层级500B包括图案506A、506B、506C、506D和506E。图案506A至506E的每个可以沿着Y轴延伸并且配置为在下一个上部金属化层(例如，M1层)处形成互连结构。图案506A至506E在本文中分别称为“M1轨道506A”、“M1轨道506B”、“M1轨道506C”、“M1轨道506D”和“M1轨道506E”。

M1轨道506A至506E中的每个可以通过通孔结构(例如，V0)电耦接至至少一个M0轨道，以接收输入A1、A2、B1和B2中的一个(图4)，或提供输出ZN(图4)。例如，M1轨道506A通过通孔结构507A(以下为“V0 507A”)电耦接至M0轨道505B的切割部分以接收输入A2；M1轨道506B通过通孔结构507B(以下为“V0 507B”)电耦接至M0轨道505C的切割部分以接收输入A1；M1轨道506C通过通孔结构507C(以下为“V0 507C”)电耦接至M0轨道505B的切割部分以提供输出ZN；M1轨道506D通过通孔结构507D(以下为“V0 507D”)电耦接至M0轨道505C的切割部分以接收输入B1；并且M1轨道506E通过通孔结构507E(以下为“V0 507E”)电耦接至M0轨道505B的切割部分以接收输入B2。

然后参考图5C，根据各个实施例示出了布局设计500的第三布局层级500C，第三布局层级500C包括多个图案以在衬底的背侧上形成多个互连结构。为了参考，在图5C中再次示出了形成在前侧(图5A)上的栅极结构501A至501F和有源区域206至208。

第三布局层级500C包括图案508、510、512和514。图案508、510和514的每个可以是互连结构图案214或216的示例；并且图案512可以是图2所示的互连结构图案218的示例。图案508至514的每个可以配置为在衬底的背侧上方的最底部金属化层(例如，BM0层)处形成互连结构。图案508至514在本文中分别称为“BM0轨道508”、“BM0轨道510”、“BM0轨道512”和“BM0轨道514”。在一些实施例中，BM0轨道508和514的每个可以承载第一电源电压(例如，VSS)，并且BM0轨道510可以承载第二电源电压(例如，VDD)，而BM0轨道512可以承载除了任何电源电压的信号。BM0轨道508、510和514的每个可以是SD电源线214或216的实施方式，并且BM0轨道512可以是MD信号线218的实施方式，如关于图2的布局设计200所讨论的。

BM0轨道508可以通过由图案513A形成的背侧通孔结构(以下为“BV0 513A”)电耦接至有源区域208的部分(例如，图4的晶体管412的源极)；BM0轨道510可以通过由图案513B形成的背侧通孔结构(以下为“BV0 513B”)电耦接至有源区域206的部分(例如，图4的晶体管402和406的相应源极)；并且BM0轨道514可以通过由图案513E形成的背侧通孔结构(以下为“BV0 513E”)电耦接至有源区域208的部分(例如，图4的晶体管416的源极)。因此，根据电路的设计，BM0轨道508、510和514中的每个都可以将VDD或VSS传送或以其他方式提供给相应的节点。

BM0轨道512可以通过由图案513C形成的背侧通孔结构(以下为“VB513C”)和由图案513D形成的背侧通孔结构(以下为“VB 513D”)将有源区域208的部分(例如，如图4所示的晶体管410和414的相应漏极)电耦接至有源区域206的部分(例如，如图4所示的晶体管404和408的相应漏极)。具体地，BM0轨道512具有三个部分512A、512B和512C。部分512A与有源区域208通过沿着同一方向延伸而重叠，而VB 513C进一步设置在有源区域208与部分512A之间；并且部分512C与有源区域206通过沿着同一方向延伸而重叠，并且VB 513D进一步设置在有源区域206与部分512C之间。根据电路的设计，部分512B沿着不同的方向延伸，可以连接部分512A和512C以将相应的(内部)节点彼此耦接。

现在参考图6A，示出了根据各个实施例的布局设计600的第一布局层级600A，第一布局层级600A包括多个图案以在衬底的前侧上形成多个有源区域和多个互连结构。

如图所示，第一布局层级600A包括有源区域(图案)202和204，其中多个图案601A、601B、601C、601D、601E和601F沿着Y轴延伸以横跨有源区域202和204。图案601A至601F配置为形成栅极结构，以下分别称为“栅极结构601A”、“栅极结构601B”、“栅极结构601C”、“栅极结构601D”、“栅极结构601E”和“栅极结构”601F”。栅极结构601A可以沿着布局设计600(或单元)的第一边界设置或位于第一边界上方，并且栅极结构601F可以沿着布局设计600(或单元)的第二边界设置或位于第二边界上方。栅极结构601A和601F可以不提供电或导电路径，并且可以防止或至少减少/最小化横跨组件的电流泄漏，栅极结构601A和601F位于组件之间。栅极结构601A和601F可以包括伪多晶硅线，伪多晶硅线有时称为PODE。由一种或多种导电材料(例如，多晶硅、金属)形成的剩余栅极结构601B至601E中的每个可以位于有源区域202和204的相应部分上面以限定晶体管402-416中的一个或多个(如图4所示)。作为代表性示例，栅极结构601B可以限定晶体管412的栅极，并且设置在栅极结构601B的左手侧和右手侧上的有源区域204的部分可以分别限定晶体管412的源极和漏极。

第一布局层600A包括图案602A、602B、602C、602D、602E、602F、602G、602H、602I和602J。图案602A至602J的每个可以沿着Y方向延伸，并且配置为形成源极/漏极互连结构(例如，MD)，以下为“MD 602A”、“MD 602B”、“MD 602C”、“MD 602D”、”“MD 602E”、“MD 602F”、“MD602G”、“MD 602H”、“MD 602I”和“MD 602J”。MD 602A至602J中的每个可以电耦接至相应晶体管的源极或漏极。

第一布局层600A包括图案603A、603B、603C、603D、603E、603F、603G和603H。图案603A至603H可以配置为形成通孔互连结构(例如，VD)，以下为“VD 603A”、“VD 603B”、“VD603C”、“VD 603D”、“VD 603E”、“VD 603F”、“VD 603G”和“VD 603H”。VD 603A至603H中的每个可以沿着垂直方向(例如，垂直于X轴和Y轴的方向)延伸相应的高度以将相应的MD电耦接至互连结构。

第一布局层级600A包括图案604A、604B、604C和604D。图案604A至604D可以配置为形成通孔互连结构(例如，VG)，以下为“VG 604A”、“VG 604B”、“VG 604C”和“VG 604D”。VG604A至604D中的每个可以沿着垂直方向(例如，垂直于X轴和Y轴的方向)延伸相应的高度以将相应的栅极结构电耦接至互连结构。

第一布局层600A包括图案605A、605B、605C、605D、605E和605F。图案605A至605F的每个可以沿着X轴延伸并且配置为在衬底的前侧上方的最底部金属化层(例如，M0层)中形成互连结构。图案605A至605F在本文中分别称为“M0轨道605A”、“M0轨道605B”、“M0轨道605C”、“M0轨道605D”、“M0轨道605E”和“M0轨道605F”。

在一些实施例中，沿着布局设计(单元)的第三边界设置或位于第三边界上方的M0轨道605A可以配置为承载电源电压(例如，VDD)，并且用作屏蔽金属轨道。沿着布局设计(单元)的第四边界设置或位于第四边界上方的M0轨道605F可以配置为承载电源电压(例如，VSS)，并且用作屏蔽金属轨道。在一些实施例中，这种屏蔽金属轨道可以不连接至任何有源区域。如图4所示，为了连接晶体管，一些M0轨道可以由一个或多个M0切割图案“切割”成多个部分。例如，M0轨道605C和605E可以分别由切割图案606A切割成多个部分；M0轨道605D可以由切割图案606B切割成多个部分；并且M0轨道605E可以由切割图案606C切割成多个部分。

接下来参考图6B，示出了根据各个实施例的布局设计600的第二布局层级600B，第二布局层级600B包括多个图案以在衬底的前侧上形成多个互连结构。出于参考的目的，M0轨道605A到605F(图6A)再次在图6B中示出。

第二布局层级600B包括图案606A、606B、606C、606D和606E。图案606A至606E的每个可以沿着Y轴延伸并且配置为在下一个上部金属化层(例如，M1层)处形成互连结构。图案606A至606E在本文中分别称为“M1轨道606A”、“M1轨道606B”、“M1轨道606C”、“M1轨道606D”和“M1轨道606E”。

M1轨道606A至606E中的每个可以通过通孔结构(例如，V0)电耦接至至少一个M0轨道，以接收输入A1、A2、B1和B2中的一个(图4)，或提供输出ZN(图4)。例如，M1轨道606A通过通孔结构607A(以下为“V0 607A”)电耦接至M0轨道605C的切割部分以接收输入A2；M1轨道606B通过通孔结构607B(以下为“V0 607B”)电耦接至M0轨道605D的切割部分以接收输入A1；M1轨道606C分别通过通孔结构607C(以下为“V0 607C”)和607D(以下为“V0 607D”)电耦接至M0轨道605C的切割部分和M0轨道605E的切割部分，以提供输出ZN；M1轨道606D通过通孔结构607E(以下为“V0 607E”)电耦接至M0轨道605D的切割部分以接收输入B1；并且M1轨道606E通过通孔结构607F(以下为“V0 607F”)电耦接至M0轨道605B的切割部分以接收输入B2。

然后参考图6C，示出了根据各个实施例的布局设计600的第三布局层级600C，第三布局层级600C包括多个图案以在衬底的背侧上形成多个互连结构。出于参考的目的，在图6C中再次示出形成在前侧(图6A)上的栅极结构601A至601F和有源区域202至204。

第三布局层级600C包括图案608和610。图案608和610的每个可以是互连结构图案210或212的部分的示例，如图2所示。图案608和610的每个可以配置为在衬底的背侧上方的最底部金属化层(例如，BM0层)处形成互连结构。图案608至610在本文中分别称为“BM0轨道608”和“BM0轨道610”。在一些实施例中，BM0轨道608可以承载第一电源电压(例如，VDD)，并且BM0轨道610可以承载第二电源电压(例如，VSS)。BM0轨道608和610的每个可以是SD电源线210或212的实施方式，如关于图2的布局设计200所讨论的。

BM0轨道608可以通过由图案613A形成的背侧通孔结构(以下为“VB613A”)电耦接至有源区域204的部分(例如，图4的晶体管402和406的相应源极)；并且BM0轨道610可以通过由图案613B形成的背侧通孔结构(以下为“VB 613B”)电耦接至有源区域202的部分(例如，图4的晶体管412的源极)，并且通过由图案613C形成的背侧通孔结构(以下为“VB613C”)电耦接至有源区域202的部分(例如，图4的晶体管416的源极)。因此，根据电路的设计，BM0轨道608和610中的每个都可以将VDD或VSS传送或以其他方式提供给相应的节点。

图7示出了对应于要放置在SC(短信元)行203上方的OAI逻辑电路的单元(例如，图2的单元290)的布局设计700。图8示出了对应于要放置在TC(高单元)行201上方的OAI逻辑电路的单元的布局设计800。OAI逻辑电路类似于关于图4讨论的AOI逻辑电路，除了p型晶体管之间的内部连接替换为n型晶体管之间的内部连接之外，它可以基本上不改变图案以形成前侧结构/部件。因此，在图7和图8中，布局设计700和800的每个包括示出形成背侧互连结构的图案的布局层级，同时存在用于在前侧上形成有源区域和栅极结构的图案以供参考。

首先参考图7，在有源区域206-208和栅极结构701A到701F存在的情况下，布局设计(层级)700包括图案702、704、706和708。图案702、704和708的每个可以是互连结构图案214或216的示例；并且图案706可以是图2所示的互连结构图案218的示例。图案702至708的每个可以配置为在衬底的背侧上方的最底部金属化层(例如，BM0层)处形成互连结构。图案702至708在本文中分别称为“BM0轨道702”、“BM0轨道704”、“BM0轨道706”和“BM0轨道708”。在一些实施例中，BM0轨道702可以承载第一电源电压(例如，VSS)，并且BM0轨道704和708的每个可以承载第二电源电压(例如，VDD)，而BM0轨道706可以承载除了任何电源电压的信号。BM0轨道702、704和708的每个可以是SD电源线214或216的实施方式，并且BM0轨道706可以是MD信号线218的实施方式，如关于图2的布局设计200所讨论的。

BM0轨道702可以通过由图案709A形成的背侧通孔结构(以下为“VB 709A”)电耦接至有源区域208的部分；BM0轨道704可以通过由图案709B形成的背侧通孔结构(以下为“VB709B”)电耦接至有源区域206的部分；并且BM0轨道708可以通过由图案709E形成的背侧通孔结构(以下为“VB 709E”)电耦接至有源区域206的部分。因此，根据电路的设计，BM0轨道702、704和708中的每个可以将VDD或VSS传送或以其他方式提供给相应的节点。

BM0轨道706可以通过由图案709C形成的背侧通孔结构(以下为“VB 709C”)和由图案709D形成的背侧通孔结构(以下为“VB 709D”)将有源区域206的部分电耦接至有源区域208的部分。具体地，BM0轨道706具有三个部分706A、706B和706C。部分706A与有源区域208通过沿着同一方向延伸而重叠，并且VB 709D进一步设置在有源区域208与部分706A之间；并且部分706C与有源区域206通过沿着同一方向延伸而重叠，并且VB 709C进一步设置在有源区域206与部分706C之间。根据电路的设计，部分706B沿着不同的方向延伸，可以连接部分706A和706C以将相应的(内部)节点彼此耦接。

然后参考图8，存在有源区域202-204和栅极结构801A至801F，布局设计(层级)800包括图案802和804。图案802和804的每个可以是图2所示的互连结构图案210或212的部分的示例。图案802和804的每个可以配置为在衬底的背侧上方的最底部金属化层(例如，BM0层)处形成互连结构。图案802和804在本文中分别称为“BM0轨道802”和“BM0轨道804”。在一些实施例中，BM0轨道802可以承载第一电源电压(例如，VDD)，并且BM0轨道804可以承载第二电源电压(例如，VSS)。BM0轨道802和804的每个可以是SD电源线210或212的实施方式，如关于图2的布局设计200所讨论的。

BM0轨道802可以通过由图案805A形成的背侧通孔结构(以下为“VB 805A”)电耦接至有源区域204的部分，并且通过由图案805C形成的背侧通孔结构(以下为“VB 805C”)电耦接至有源区域204的部分；并且BM0轨道804可以通过由图案805B形成的背侧通孔结构(以下为“VB 805B”)电耦接至有源区域202的部分。因此，根据电路的设计，BM0轨道802和804中的每个可以将VDD或VSS传送或以其他方式提供给相应的节点。

参考图9，描绘了示例电路900的电路图。电路900包括扫描D触发器电路，或具有扫描输入的D触发器电路(以下为“SDF”电路)。SDF电路通常由多个晶体管的组合构成，如图9所示。SDF电路包括带有多路复用器(MUX)的D触发器，MUX的一个输入用作功能输入“D”，另一个输入用作“扫描输入(SI)输入”。“扫描/测试使能(SE/TE)”用于控制MUX的选择位。此外，时钟信号通过输入“CP”馈入，并且SDF电路具有输出“Q”。为了执行SDF电路的功能(例如，允许其输入来自可选源的D触发器)，晶体管彼此电耦接并且位于电源电压VDD和VDD之间。如图9所示，一些晶体管可以实现为p型晶体管，而一些晶体管可以实现为n型晶体管。然而，应当理解，每个晶体管都可以实现为各种其他导电类型的晶体管中的任何一种。

图10A、图10B、图10C和图10D示出了对应于要放置在SC(短单元)行203和TC(高单元)行201上方的SDF电路900(图9)的单元(例如，图2的单元260)的布局设计1000。图10A至图10D的布局设计描绘了单元260的各个布局层级，其中三个布局层级包括在衬底的前侧上形成结构/部件的图案，并且其中一个布局层级包括在衬底的背侧上形成结构/部件的图案。应该注意，图10A所示的布局设计1000从它们的顶部观察，因此，在图10A至图10D中，形成前侧部件/结构的图案位于图案的顶部上以形成背侧部件/结构。

首先参考图10A，示出了根据各个实施例的布局设计1000的第一布局层级1000A，第一布局层级1000A包括多个图案以在衬底的前侧上形成多个有源区域和多个互连结构。

如图所示，第一布局层级1000A包括有源区域(图案)202-204(高单元行201的)和206-208(短单元行203的)，其中多个图案1001A、1001B、1001C、1001D、1001E、1001F、1001G、1001H、1001I、1001J和1001K沿着Y轴延伸以横跨有源区域202至208。图案1001A至1001K配置为形成栅极结构，在下文中分别为“栅极结构10A”、“栅极结构1001B”、“栅极结构1001C”、“栅极结构1001D”、“栅极结构1001E”、“栅极结构1001F”、“栅极结构1001G”、“栅极结构1001H”、“栅极结构1001I”、“栅极结构1001J”和“栅极结构1001K”。

栅极结构1001A可以沿着布局设计1000(或单元)的第一边界设置或位于第一边界上方，并且栅极结构1001K可以沿着布局设计1000(或单元)的第二边界设置或位于第二边界上方。栅极结构1001A和1001K可以不提供电或导电路径，并且可以防止或至少减少/最小化横跨组件的电流泄漏，栅极结构1001A和1001K位于组件之间。栅极结构1001A和1001K可以包括伪多晶硅线，有时称为PODE。由一种或多种导电材料(例如，多晶硅、金属)形成的剩余栅极结构1001B至1001J中的每个可以位于有源区域202至208的相应部分上面以限定SDF电路900的晶体管(如图9所示)。

第一布局层级1000A包括多个图案1003。图案1003的每个可以沿着Y方向延伸，并且配置为形成源极/漏极互连结构(例如，MD)，在下文中称为“MD 1003”。每个MD可以电耦接至相应晶体管的源极或漏极，例如，有源区域202至208中的每个的未由栅极结构覆盖的部分。

第一布局层级1000A包括多个图案1005。图案1005的每个可以配置为形成通孔互连结构(例如，VD)，在下文中称为“VD 1005”。每个VD 1005可以沿着垂直方向(例如，垂直于X轴和Y轴的方向)延伸相应的高度以将相应的MD电耦接至互连结构。

第一布局层级1000A包括多个图案1007。图案1007的每个可以配置为形成通孔互连结构(例如，VG)，以下为“VG 1007”。每个VG 1007可以沿着垂直方向(例如，垂直于X轴和Y轴的方向)延伸相应的高度，以将相应的栅极结构电耦接至互连结构。

接下来参考图10B，示出了根据各个实施例的布局设计1000的第二布局层级1000B，第二布局层级1000B包括多个图案以在衬底的前侧上形成多个互连结构。出于参考的目的，栅极结构1001A至1001K(图10A)再次在图10B中示出。

第二布局层级1000B包括图案1010A、1010B、1010C、1010D、1010E、1010F、1010G、1010H、1010I和1010J。图案1010A至1010J的每个可以沿着X轴延伸并且配置为在衬底的前侧上方的最底部金属化层(例如，M0层)中形成互连结构。图案1010A至1010J在本文中分别称为“M0轨道1010A”、“M0轨道1010B”、“M0轨道1010C”、“M0轨道1010D”、“M0轨道1010E”、“M0轨道1010F”、“M0轨道10G”、“M0轨道1010H”、“M0轨道1010I”和“M0轨道1010J”。

在一些实施例中，沿着布局设计(单元)的第三边界设置或位于第三边界上方的M0轨道1010A可以配置为承载电源电压(例如，VDD)，并且用作屏蔽金属轨道。沿着布局设计(单元)的第四边界设置或位于第四边界上方的M0轨道1010J可以配置为承载电源电压(例如，VSS)，并且用作屏蔽金属轨道。在一些实施例中，这种屏蔽金属轨道可以不连接至任何有源区域。如图9所示，为了连接晶体管，一些M0轨道可以由一个或多个M0切割图案(例如1011)“切割”成多个部分。

接下来参考图10C，示出了根据各个实施例的布局设计1000的第三布局层级1000C，第三布局层级1000C包括多个图案以在衬底的前侧上形成多个互连结构。出于参考的目的，栅极结构1001A至1001K(图10A)再次在图10C中示出。

第三布局层级1000C包括图案1012A、1012B、1012C、1012D、1012E、1012F、1012G、1012H、1012I、1012J和1012K。图案1012A至1012K的每个可以沿着Y轴延伸并且配置为在下一个上部金属化层(例如，M1层)处形成互连结构。图案1012A至1012K在本文中分别称为“M1轨道1012A”、“M1轨道1012B”、“M1轨道1012C”、“M1轨道1012D”、“M1轨道1012E”、“M1轨道1012F”、“M1轨道1012G”、“M1轨道1012H”、“M1轨道1012I”、“M1轨道1012J”和“M1轨道1012K”。

M1轨道1012A至1012K中的每个可以通过通孔结构(例如，V0)电耦接至至少一个M0轨道，以接收输入S1、D、SE和CP中的一个(图9)，或提供输出Q(图9)。例如，M1轨道1012A通过通孔结构1013A(以下为“1013A”)电耦接至M0轨道1010C的切割部分以接收输入SI；M1轨道1012B通过通孔结构1013B(以下为“1013B”)电耦接至M0轨道1010I的切割部分以提供输出Q；M1轨道1012D通过通孔结构1013C(以下为“1013C”)电耦接至M0轨道1010C的切割部分以接收输入D；M1轨道1012E通过通孔结构1013D(以下为“1013D”)电耦接至M0轨道1010E的切割部分以接收输入SE；M1轨道1012K通过通孔结构1013E(以下为“1013E”)电连接至M0轨道1010H的切割部分以接收输入CP。

然后参考图10D，示出了根据各个实施例的布局设计1000的第四布局层级1000D，第四布局层级1000D包括多个图案以在衬底的背侧上形成多个互连结构。出于参考的目的，在图10D中再次示出形成在前侧(图10A)上的栅极结构1001A至1001K和有源区域202至208。

第四布局层级1000D包括图案1014、1016、1018、1020、1022、1024、1026和1028。图案1014、1018、1022和1024的每个可以是互连结构图案214或216的示例；图案1016和1020可以是互连结构图案218的示例；并且图案1026和1028的每个可以是图2所示的互连结构图案210或212的部分的示例。图案1014至1028的每个可以配置为在衬底的背侧上方的最底部金属化层(例如，BM0层)处形成互连结构。图案1014至1028在本文中分别称为“BM0轨道1014”、“BM0轨道1016”、“BM0轨道1018”、“BM0轨道1020”、“BM0轨道1022”、“BM0轨道1024”、“BM0轨道1026”和“BM0轨道1028”。BM0轨道1022和1024可以分别邻接BM0轨道1026，如图10D所示。在一些实施例中，BM0轨道1022、1024和1026的每个可以承载第一电源电压(例如，VSS)，并且BM0轨道1014、1018和1028可以承载第二电源电压(例如，VDD)，而BM0轨道1016和1020的每个可以承载除任何电源电压之外的信号。BM0轨道1014、1018、1022、1024、1026和1028的每个可以是SD电源线214或216的实施方式，并且BM0轨道1016和1020(甚至沿单个方向延伸)可以是MD信号线218的实施方式，如关于图2的布局设计200所讨论的。

BM0轨道1014可以通过由图案1031A形成的背侧通孔结构(以下为“VB 1031A”)电耦接至有源区域206的部分；BM0轨道1018可以通过由图案1031D形成的背侧通孔结构(以下为“VB 1031D”)电耦接至有源区域206的部分；BM0轨道1022可以通过由图案1031E形成的背侧通孔结构(以下为“VB 1031E”)电耦接至有源区域208的部分；BM0轨道1024可以通过由图案1031H形成的背侧通孔结构(以下为“VB 1031H”)电耦接至有源区域208的部分；BM0轨道1026可以分别通过由图案1031I形成的背侧通孔结构(以下为“VB 1031I”)、由图案1031J形成的背侧通孔结构(以下为“VB 1031J”)以及由图案1031K形成的背侧通孔结构(以下为“VB1031K”)电耦接至有源区域202的多个部分；并且BM0轨道1028可以分别通过由图案1031L形成的背侧通孔结构(以下为“VB 1031L”)、由图案1031M形成的背侧通孔结构(以下为“VB1031M”)以及由图案1031N形成的背侧通孔结构(以下为“VB 1031N”)电耦接至有源区域204的多个部分。因此，根据电路的设计，BM0轨道1014、1018、1022、1024、1026和1028中的每个可以将VDD或VSS传送或以其他方式提供给相应的节点。

BM0轨道1016可以通过由图案1031B形成的背侧通孔结构(以下为“VB 1031B”)和由图案1031C形成的背侧通孔结构(以下为“VB 1031C”)将有源区域206的部分电耦接至有源区域206的另一部分。BM0轨道1020可以通过由图案1031F形成的背侧通孔结构(以下为“VB 1031F”)和由图案1031G形成的背侧通孔结构(以下为“VB 1031G”)将有源区域208的部分电耦接至有源区域208的另一部分。根据电路的设计，BM0轨道1016和1020的每个可以耦接有源区域的不同部分，以将相应的(内部)节点彼此耦接。

图11示出了对应于要放置在一个SC行203和两个TC行201上方的多级反相器的单元(例如图2的单元250)的布局设计1100。布局设计1100包括布局层级，示出了形成背侧互连结构的图案，同时存在在前侧上形成有源区域和栅极结构的图案以供参考。

如图所示，TC行201中的一个(例如，上部TC行201)的有源区域204和SC行203的有源区域206彼此合并以布局设计1100中形成第一较宽有源区域。类似地，TC行201中的另一个(例如，下部TC行201)的有源区域202和SC行203的有源区域208彼此合并以在布局设计1100中形成第二较宽有源区域。在存在有源区域202、与有源区域206合并的有源区域204、与有源区域202合并的有源区域208和有源区域204以及栅极结构1101A至1101F的情况下，布局设计(层级)1100包括图案1102、1104、1106、1108、1110、1112、1114、1116、1118和1120。图案1102至1120的每个可以配置为在衬底的背侧上方的最底部金属化层(例如，BM0层)处形成互连结构。图案1102、1104、1106、1108、1110、1112、1114、1116、1118和1120在本文中分别称为“BM0轨道1102”、“BM0轨道1104”、“BM0轨道1106”、“BM0轨道1108”、“BM0轨道1110”、“BM0轨道1112”、“BM0轨道1114”、“BM0轨道1116”、“BM0轨道1118”和“BM0轨道1120”。

在一些实施例中，BM0轨道1102、1112、1114、1116和1118的每个可以承载第一电源电压(例如，VSS)，并且BM0轨道1104、1006、1108、1110和1120可以承载第二电源电压(例如，VDD)。在一些实施例中，BM0轨道1106、1108和1100的每个可以邻接M0轨道1104，并且BM0轨道1112、1114和1116的每个可以邻接M0轨道1118，如图所示。BM0轨道1102至1120的每个可以是SD电源线210或212的实施方式，如关于图2的布局设计200所讨论的。

BM0轨道的邻接部分1104和1106、1104和1108以及1104和1110可以通过分别由图案1109A(以下为“VB 1109A”)、1109B(以下为“VB 1109B”)和1109C(以下为“VB 1109C”)形成的多个背侧通孔结构电耦接至合并的有源区域204和206的相应部分。BM0轨道的邻接部分1118和1112、1118和1114以及1118和1116可以通过分别由图案1109D(以下为“VB1109D”)、1109E(以下为“VB 1109E”)和1109F(以下为“VB 1109F”)形成的多个背侧通孔结构电耦接至合并的有源区域208和202的相应部分。因此，根据电路的设计，BM0轨道1102至1120中的每个可以将VDD或VSS传送或以其他方式提供给相应节点。

虽然如上讨论的布局设计示出了衬底的背侧上方的最底部金属化层(BM0层)，但应当理解，每个布局设计可以包括设置在衬底的背侧上方的任意数量的金属化层。图12示出了布局设计1200，布局设计1200包括用于在BM0层的顶部上形成背侧互连结构的多个图案。布局设计1200可以是布局设计200(图2)的部分。例如，在图12中，布局设计1200包括由两个TC行201夹在中间的一个SC行203，以及多个BM0轨道210至218。

此外，布局设计1200包括图案1210A、1210B、1210C、1210D、1210E、1210F、1210G、1210H、1210I和1210J。图案1210A至1210J的每个可以配置为在相对于BM0层的下一个上部金属化层(例如，BM1层)处形成互连结构。图案1210A、1210B、1210C、1210D、1210E、1210F、1210G、1210H、1210I和1210J在本文中分别称为“BM1轨道1210A”、“BM1轨道1210B”、“BM1轨道1210C”、“BM1轨道1210D”、“BM1轨道1210E”、“BM1轨道1210F”、“BM1轨道1210G”、“BM1轨道1210H”、“BM1轨道1210I”和“BM1轨道1210J”。在一些实施例中，BM1轨道1210A至1210J的每个可以沿着与BM0轨道的延伸方向垂直的方向(例如，Y轴)延伸，该BM0轨道配置为承载电源电压，例如BM0轨道210和212。在一些实施例中，BM1轨道1210A、1210C、1210E、1210G和1210I的每个可以承载第一电源电压(例如，VDD)，并且BM1轨道1210B、1210D、1210F、1210H和1210J可以承载第二电源电压(例如，VSS)。BM1轨道中的每个可以通过由图案1213(以下为“VB0 1213”)形成的一个或多个背侧通孔结构(例如，VB0)电耦接至BM0轨道中的一个或多个。

图13示出了包括上述部件/结构的半导体器件1300的截面图。图13的截面图沿着半导体器件1300的沟道的纵向切割，半导体器件1300实现为GAA FET器件。图13被简化以示出上述结构的相对空间配置，因此，应当理解，完成的GAA FET器件的一个或多个部件/结构可能未在图13中示出。

在衬底的前侧上(由虚线包围，因为它在形成背侧互连结构时已被去除)，半导体器件1300包括有源区域1302，有源区域1302具有形成为沟道1304的部分和形成为源极/漏极结构1306的部分。在各个实施例中，沟道1304包括彼此垂直间隔开的一个或多个纳米结构(例如，纳米片、纳米线)。半导体器件1300包括多个(例如，金属)栅极结构1308，每个栅极结构1308包裹相应沟道1304的纳米结构。在源极/漏极结构1306上方，半导体器件1300包括多个MD 1310，一些MD 1310与形成在其上的VD 1312耦接。在栅极结构1308上方，半导体器件1300包括多个VG 1314。VD 1312可以将MD 1310耦接至第一M0轨道1316。VG 1314可以将栅极结构1308耦接至第二M0轨道1316。在M0轨道1316上方，半导体器件1300包括多个V01318以将M0轨道1316耦接至多个M1轨道1320。在衬底的背侧上，半导体器件1300包括多个VB 1322，VB 1322的每个可以将源极/漏极结构1306耦接至BM0轨道1324。此外，在BM0轨道1324上方，半导体器件1300包括多个VB0 1326，VB0 1326的每个可以将BM0轨道1324耦接至BM1轨道1328。

图14是根据一些实施例的形成或制造半导体器件的方法1400的流程图。应当理解，可以在图14所示的方法1400之前、期间和/或之后执行附加操作。在一些实施例中，根据本文公开的各种布局设计，方法1400可用于形成半导体器件。

在方法1400的操作1410中，生成半导体器件的布局设计(例如，图2的布局设计200)。操作1410由配置为执行用于生成布局设计的指令的处理器件(例如，图15的处理器1502)来执行。在一种方法中，通过用户界面放置一个或多个标准单元的布局设计来生成布局设计。在一种方法中，布局设计由执行综合工具的处理器自动生成，该工具将逻辑设计(例如，Verilog)转换为相应的布局设计。在一些实施例中，布局设计以图形数据库系统(GDSII)文件格式呈现。

在方法1400的操作1420中，基于布局设计制造半导体器件。在一些实施例中，方法1400的操作1420包括基于布局设计制造至少一个掩模，以及基于至少一个掩模制造半导体器件。下面将关于图17的方法1700讨论操作1420的多个示例制造操作。

图15是根据一些实施例的用于设计和制造IC布局设计的系统1500的示意图。如本文所述，系统1500生成或放置一个或多个IC布局设计。在一些实施例中，如本文所述，系统1500基于一个或多个IC布局设计制造一个或多个半导体器件。系统1500包括硬件处理器1502和非暂时性计算机可读存储介质1504，计算机可读存储介质1504编码(例如，存储)计算机程序代码1506，即可执行指令集。计算机可读存储介质1504配置为与用于生产半导体器件的制造机器接口。处理器1502经由总线1508电耦接至计算机可读存储介质1504。处理器1502还通过总线1508电耦接至I/O接口1510。网络接口1512也经由总线1508电连接至处理器1502。网络接口1512连接至网络1514，使得处理器1502和计算机可读存储介质1504能够经由网络1514连接至外部元件。处理器1502配置为执行在计算机可读存储介质1504中编码的计算机程序代码1506，以便使系统1500可用于执行如方法1400中所述的部分或全部操作。

在一些实施例中，处理器1502是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质1504是电子、磁、光、电磁、红外线和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1504包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质1504包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频光盘(DVD)。

在一些实施例中，存储介质1504存储配置为使系统1500执行方法1400的计算机程序代码1506。在一些实施例中，存储介质1504还存储执行方法1400所需的信息以及在执行方法1400期间生成的信息，诸如布局设计1516、用户接口1518和制造单元1520，和/或可执行指令集以执行方法1400的操作。

在一些实施例中，存储介质1504存储用于与制造机器接口的指令(例如，计算机程序代码1506)。指令(例如，计算机程序代码1506)使处理器1502能够生成制造机器可读的制造指令以在制造工艺期间有效地实施方法1400。

系统1500包括I/O接口1510。I/O接口1510耦接至外部电路。在一些实施例中，I/O接口1510包括用于向处理器1502传送信息和命令的键盘、小键盘、鼠标、轨道球、轨道板和/或光标方向键。

系统1500还包括耦接至处理器1502的网络接口1512。网络接口1512允许系统1500与网络1514通信，一个或多个其他计算机系统连接至网络1514。网络接口1512包括无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS、WCDMA等；或有线网络接口，诸如ETHERNET、USB或IEEE-13154。在一些实施例中，方法1400在两个或多个系统1500中实施，并且诸如布局设计、用户接口和制造单元的信息通过网络1514在不同系统1500之间交换。

系统1500配置为通过I/O接口1510或网络接口1512接收与布局设计相关的信息。该信息通过总线1508传送到处理器1502以确定用于生产IC的布局设计。然后将布局设计作为布局设计1516存储在计算机可读介质1504中。系统1500配置为通过I/O接口1510或网络接口1512接收与用户接口相关的信息。该信息存储在计算机中可读介质1504作为用户接口1518。系统1500配置为通过I/O接口1510或网络接口1512接收与制造单元相关的信息。该信息作为制造单元1520存储在计算机可读介质1504中。在一些实施例中，制造单元1520包括由系统1500利用的制造信息。

在一些实施例中，方法1400实现为由处理器执行的独立软件应用。在一些实施例中，方法1400实现为作为附加软件应用的部分的软件应用。在一些实施例中，方法1400实现为软件应用的插件。在一些实施例中，方法1400实现为作为EDA工具的部分的软件应用。在一些实施例中，方法1400实现为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于生成集成电路器件的布局。在一些实施例中，布局设计存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS公司获得的诸如

图16是根据本发明的至少一个实施例的集成电路(IC)/半导体器件制造系统1600以及与其相关联的IC制造流程的框图。

在图16中，IC制造系统1600包括在设计、开发和制造周期和/或与制造IC器件(半导体器件)1660有关的服务中彼此交互的实体，诸如设计室1620、掩模室1630和IC厂商/制造商(“fab”)1640。系统1600中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1620、掩模室1630和IC制造商1640中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1620、掩模室1630和IC制造商1640中的两个或多个共存于共同设施中并且使用共同资源。

设计室(或设计团队)1620生成IC设计布局1622。IC设计布局1622包括为IC器件1660设计的各种几何图案。几何图案对应于构成要制造的IC器件1660的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个IC部件。例如，IC设计布局1622的部分包括各种IC部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅极结构、源极和漏极结构、互连结构以及用于形成接合焊盘的开口。设计室1620实施适当的设计工序以形成IC设计布局1622。设计工序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局1622呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局1622可以用GDSII文件格式或DFII文件格式表示。

掩模室1630包括数据准备1632和掩模制造1634。掩模室1630使用IC设计布局1622来制造一个或多个掩模，用于根据IC设计布局1622制造IC器件1660的各个层。掩模室1630实施掩模数据准备1632，其中IC设计布局1622转换为代表性数据文件(“RDF”)。掩模数据准备1632将RDF提供给掩模制造1634。掩模制造1634包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。设计布局由掩模数据准备1632操纵，以符合掩模写入器的特定特性和/或IC制造商1640的要求。在图16中，掩模数据准备1632和掩模制造1634示出为单独的要素。在一些实施例中，掩模数据准备1632和掩模制造1634可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1632包括光学邻近校正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局1622。在一些实施例中，掩模数据准备1632包括进一步的分辨率增强技术(RET)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ILT)，ILT将OPC视为逆成像问题。

在一些实施例中，掩模数据准备1632包括掩模规则检查器(MRC)，MRC使用一组掩模创建规则检查已经经受OPC中的工艺的IC设计布局，掩模创建规则包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1634期间的限制，这可以撤消由OPC实施的部分修改以便满足掩模创建规则。

在一些实施例中，掩模数据准备1632包括光刻工艺检查(LPC)，LPC模拟将由IC制造商1640实施以制造IC器件1660的处理。LPC基于IC设计布局1622模拟该处理以创建模拟制造的器件，诸如IC器件1660。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局1622。

应当理解，为了清楚起见，已经简化了掩模数据准备1632的上述描述。在一些实施例中，掩模数据准备1632包括诸如逻辑操作(LOP)的附加特征，以根据制造规则修改IC设计布局。另外，在掩模数据准备1632期间施加于IC设计布局1622的工艺可以以各种不同的顺序执行。

在掩模数据准备1632之后并且在掩模制造1634期间，基于修改的IC设计布局制造掩模或一组掩模。在一些实施例中，基于修改的IC设计布局，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)上形成图案。掩模可以用各种技术形成。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，二元掩模包括透明衬底(例如，熔融石英)和涂布在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模。在相移掩模(PSM)中，在掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1634生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆中形成各个蚀刻区域和/或用于其他合适的工艺中。

IC制造商1640是IC制造实体，IC制造实体包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造商1640是半导体代工厂。例如，可能有用于多个IC产品(例如源极/漏极结构、栅极结构)的前端制造的第一制造设施，而第二制造设施可以提供用于IC产品(例如，MD、VD、VG)的互连的中间端制造，并且第三制造设施可以为IC产品(例如，M0轨道、M1轨道、BM0轨道、BM1轨道)的互连和封装提供后端制造，并且第四制造设施可以为铸造实体提供其他服务。

IC制造商1640使用由掩模室1630制造的掩模(或多个掩模)来制造IC器件1660。因此，IC制造商1640至少间接地使用IC设计布局1622来制造IC器件1660。在一些实施例中，半导体晶圆1642由IC制造商1640使用掩模(或多个掩模)制造以形成IC器件1660。半导体晶圆1642包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。

系统1600示出为具有作为独立组件或实体的设计室1620、掩模室1630或IC制造商1640。然而，应该理解，设计室1620、掩模室1630或IC制造商1640中的一个或多个是同一组件或实体的部分。

图17是示出根据本发明的各个方面的用于制造包括所公开的背侧SD电源线和/或背侧MD信号线的半导体器件的示例方法1700的流程图。方法1700可以是方法1400(图14)的操作1420的部分。因此，可以基于本文公开的布局设计的至少部分来制造半导体器件。

方法1700的至少一些操作可以用于形成非平面晶体管配置的半导体器件。例如，半导体器件可以包括一个或多个全环栅(GAA)晶体管。然而，应当理解，半导体器件的晶体管的每个可以配置为各种其他类型的晶体管中的任一种，例如CFET，同时仍然在本发明的范围内。应该注意，方法1700仅为示例，并不旨在限制本发明。因此，应当理解，可以在方法1700之前、期间和/或之后提供附加操作，并且一些其他操作可以在本文中仅简要描述。方法1700的以下讨论可以参考图1至图16的一个或多个组件。

简而言之，方法1700开始于提供半导体衬底的操作1702。方法1700进行到操作1704，在半导体衬底的前侧上形成多个GAA晶体管。方法1700进行到操作1706，在前侧上形成多个第一互连结构。方法1700进行到操作1708，在半导体衬底的背侧上形成多个第二互连结构。第二互连结构可以包括所公开的SD电源线和MD信号线。

对应于操作1702，半导体衬底可以是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，它可以是掺杂(例如，具有p型或n型掺杂剂)或未掺杂的。衬底可以是晶圆，诸如硅晶圆。通常，SOI衬底包括形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层提供在衬底上，通常为硅或玻璃衬底。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。

对应于操作1704，在半导体衬底的前侧上形成多个GAA晶体管。每个GAA晶体管可以通过以下工艺步骤中的至少一些形成：形成从衬底突出的鳍结构，其中鳍结构包括交替堆叠在彼此顶部的多个第一半导体纳米结构和多个第二半导体纳米结构；形成跨越鳍结构的伪栅极结构；形成沿着伪栅极结构的相对侧壁设置的栅极间隔件；使鳍结构的未由伪栅极结构(和栅极间隔件)覆盖的部分凹进；用介电材料替换每个第二半导体纳米结构的相应端部以形成多个内部间隔件；在鳍结构中形成源极/漏极结构，源极/漏极结构位于伪栅极结构的相对侧上；去除伪栅极结构；去除剩余的第二半导体纳米结构；以及形成有源(例如，金属)栅极结构以包裹每个第一半导体纳米结构。在一些实施例中，第一半导体纳米结构可以统称为GAA晶体管的沟道，而由有源栅极结构替换的第二半导体纳米结构可以称为牺牲纳米结构。

对应于操作1706，在半导体衬底的前侧上形成第一互连结构。第一互连结构可以包括多个中段制程(MEOL)互连结构(例如，MD、VD、VG)和多个后段制程(BEOL)互连结构(例如，M0轨道、V0、M1轨道等)，如上所述。在一些实施例中，MEOL和BEOL互连结构的每个可以沿着单个方向延伸。例如，MD可以全部沿着与栅极结构平行的第一横向方向延伸；M0轨道可以全部沿着垂直于第一横向方向的第二横向方向(平行于沟道的纵向)延伸；并且M1轨道可以全部沿着第一横向方向延伸。设置在前侧上的每个第一互连结构可以包括一种或多种金属材料，例如钨(W)、铜(Cu)、金(Au)、钴(Co)、钌(Ru)或它们的组合。

对应于操作1708，在衬底的背侧上形成第二互连结构。在一些实施例中，第二互连结构可以用作电源线(承载电源信号)或信号线(承载非电源信号)，其中电源线可以沿着第一横向方向或第二横向方向中的一个延伸，而可以允许信号线在多于一个方向上延伸。第二互连结构可以通过以下工艺步骤中的至少一些形成：翻转半导体衬底；从背侧减薄半导体衬底，直至暴露源极/漏极结构的底面(或源极/漏极结构下面的介电层的底面，介电层在外延生长源极/漏极结构之前形成)；形成耦接至每个源极/漏极结构的多个通孔结构(例如，VB)；以及形成第二互连结构(例如，上面讨论的各个BM0轨道)。设置在背侧上的每个第二互连结构可以包括一种或多种金属材料，例如钨(W)、铜(Cu)、金(Au)、钴(Co)、钌(Ru)或它们的组合。

在本发明的一个方面中，公开了一种半导体器件。该半导体器件包括：第一有源区域，设置在衬底的第一侧上，沿着第一横向方向延伸。半导体器件包括：第二有源区域，设置在第一侧上，沿着第一横向方向延伸。第一有源区域具有第一导电类型，并且第二有源区域具有与第一导电类型相反的第二导电类型。半导体器件包括：第一互连结构，形成在衬底的与第一侧相对的第二侧上，第一互连结构包括：第一部分，沿着第一横向方向延伸并且垂直设置在第一有源区域下方；以及第二部分，沿着第二横向方向延伸。第二横向方向垂直于第一横向方向。

在上述半导体器件中，其中，所述第一互连结构配置为承载非电源信号。

在上述半导体器件中，其中，所述第一互连结构的所述第二部分的第一端部连接至所述第一互连结构的所述第一部分。

在上述半导体器件中，其中，所述第一互连结构的所述第二部分的第一端部连接至所述第一互连结构的所述第一部分，所述第一互连结构包括沿着所述第一横向方向延伸并且垂直设置在所述第二有源区域下方的第三部分。

在上述半导体器件中，其中，所述第一互连结构的所述第二部分的第一端部连接至所述第一互连结构的所述第一部分，所述第一互连结构包括沿着所述第一横向方向延伸并且垂直设置在所述第二有源区域下方的第三部分，所述第一互连结构的所述第二部分的第二端部连接至所述第一互连结构的所述第三部分。

在上述半导体器件中，半导体器件还包括：第三有源区域，设置在所述第一侧上，所述第三有源区域沿着所述第一横向方向延伸，其中，所述第三有源区域具有所述第一导电类型；第四有源区域，设置在所述第一侧上，所述第四有源区域沿着所述第一横向方向延伸，其中，所述第四有源区域具有所述第二导电类型；多个第二互连结构，形成在所述第一有源区域至所述第四有源区域之上的所述第一侧上，所述多个第二互连结构沿着所述第一横向方向延伸；第三互连结构，形成在所述第二侧上，所述第三互连结构沿着所述第一横向方向延伸并且垂直地位于所述第三有源区域下方；以及第四互连结构，形成在所述第二侧上，所述第四互连结构沿着所述第一横向方向延伸并且垂直地位于所述第四有源区域下方。

在上述半导体器件中，半导体器件还包括：第三有源区域，设置在所述第一侧上，所述第三有源区域沿着所述第一横向方向延伸，其中，所述第三有源区域具有所述第一导电类型；第四有源区域，设置在所述第一侧上，所述第四有源区域沿着所述第一横向方向延伸，其中，所述第四有源区域具有所述第二导电类型；多个第二互连结构，形成在所述第一有源区域至所述第四有源区域之上的所述第一侧上，所述多个第二互连结构沿着所述第一横向方向延伸；第三互连结构，形成在所述第二侧上，所述第三互连结构沿着所述第一横向方向延伸并且垂直地位于所述第三有源区域下方；以及第四互连结构，形成在所述第二侧上，所述第四互连结构沿着所述第一横向方向延伸并且垂直地位于所述第四有源区域下方，其中，电耦接至所述第一有源区域和所述第二有源区域的所述第三互连结构的第一子集的数量少于电耦接至所述第三有源区域和所述第四有源区域的所述第三互连结构的第二子集的数量。

在上述半导体器件中，半导体器件还包括：第三有源区域，设置在所述第一侧上，所述第三有源区域沿着所述第一横向方向延伸，其中，所述第三有源区域具有所述第一导电类型；第四有源区域，设置在所述第一侧上，所述第四有源区域沿着所述第一横向方向延伸，其中，所述第四有源区域具有所述第二导电类型；多个第二互连结构，形成在所述第一有源区域至所述第四有源区域之上的所述第一侧上，所述多个第二互连结构沿着所述第一横向方向延伸；第三互连结构，形成在所述第二侧上，所述第三互连结构沿着所述第一横向方向延伸并且垂直地位于所述第三有源区域下方；以及第四互连结构，形成在所述第二侧上，所述第四互连结构沿着所述第一横向方向延伸并且垂直地位于所述第四有源区域下方，其中，电耦接至所述第一有源区域和所述第二有源区域的所述第三互连结构的第一子集的数量少于电耦接至所述第三有源区域和所述第四有源区域的所述第三互连结构的第二子集的数量，所述第三互连结构和所述第四互连结构中的每个配置为承载电源信号。

在上述半导体器件中，半导体器件还包括：多个第四互连结构，形成在所述第二侧上，所述多个第四互连结构中的每个垂直地设置在所述第一有源区域或所述第二有源区域与所述第一互连结构之间。

在上述半导体器件中，其中，所述第一有源区域和第二有源区域中的每个包括彼此垂直分隔开的多个纳米结构。

在本发明的另一方面中，公开了一种集成电路。集成电路包括：第一行，沿着第一方向延伸并且沿着垂直于第一方向的第二方向具有第一高度。第一行包括形成在衬底的第一侧上的第一有源区域。集成电路包括：第二行，沿着第一方向延伸并且沿着第二方向具有第二高度。第二高度大于第一高度，并且第二行包括形成在衬底的第一侧上的第二有源区域。集成电路包括：信号线结构，形成在衬底的与第一侧相对的第二侧上。信号线结构设置在第一行内。集成电路包括：第一电源线结构，形成在衬底的第二侧上。第一电源线结构设置在第二行内。

在上述集成电路中，其中，所述信号线结构与所述第一有源区域部分重叠，并且所述第一电源线结构与所述第二有源区域完全重叠。

在上述集成电路中，其中，所述信号线结构包括沿着所述第一方向延伸的第一部分和沿着所述第二方向延伸的第二部分。

在上述集成电路中，其中，所述信号线结构包括沿着所述第一方向延伸的第一部分和沿着所述第二方向延伸的第二部分，所述第一部分与所述第一有源区域重叠，并且所述第二部分不与所述第一有源区域重叠。

在上述集成电路中，其中，所述信号线结构包括沿着所述第一方向延伸的第一部分和沿着所述第二方向延伸的第二部分，所述第一部分和所述第二部分的相应端部彼此连接以形成L形轮廓。

在上述集成电路中，集成电路还包括位于所述衬底的所述第二侧上的第二电源线结构，其中，所述第二电源线结构邻接所述第一电源线结构。

在上述集成电路中，其中，所述第一有源区域和所述第二有源区域中的每个包括彼此垂直分隔开的多个纳米结构。

在本发明的又一方面中，公开了一种制造半导体器件的方法。该方法包括在衬底的第一侧上形成多个晶体管。该方法包括通过在第一侧上形成沿着第一横向方向或第二横向方向延伸的多个第一互连结构来耦接多个晶体管，第一横向方向和第二横向方向彼此垂直。该方法包括在衬底的与第一侧相对的第二侧上形成多个第三互连结构。第三互连结构中的至少一个包括分别沿着第一横向方向和第二横向方向延伸的第一部分和第二部分。该方法包括在第二侧上形成沿着第一横向方向延伸的多个电源轨结构。

在上述方法中，其中，所述至少一个第三互连结构配置为承载非电源信号。

在上述方法中，其中，所述多个晶体管中的每个包括全环栅(GAA)晶体管。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。