半导体存储器装置

技术领域

本公开总体上涉及半导体存储器装置和该半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和该三维半导体存储器装置的制造方法。

背景技术

为了改进半导体存储器装置的集成度，已提出了包括多个三维布置的存储器单元的三维半导体存储器装置。

为了改进三维半导体存储器装置的集成度，可增加层叠在基板上方的存储器单元的层叠数量。随着存储器单元的层叠数量增加，制造工艺的可靠性可能劣化。

发明内容

根据本公开的实施方式，提供了一种半导体存储器装置，该半导体存储器装置包括：半导体基板；在半导体基板上的源极结构；设置在源极结构上的存储器单元阵列；以及连接到源极结构的金属图案，其中，金属图案包括：掩埋在源极结构中的多个第一线部，所述多个第一线部在第一方向上彼此平行地延伸；以及在第二方向上延伸以与所述多个第一线部交叉的第二线部，该第二线部将所述多个第一线部彼此连接。

根据本公开的实施方式，提供了一种半导体存储器装置，该半导体存储器装置包括：金属图案，其包括在第一方向上延伸的第一线部以及连接到第一线部的第二线部，该第二线部在与第一线部交叉的第二方向上延伸；源极结构，其具有沟槽，金属图案形成在该沟槽中，该源极结构与金属图案的侧壁接触；狭缝，其限定在金属图案的第一线部中，该狭缝在第一方向上延伸并且该狭缝与金属图案的第二线部间隔开；多个导电图案，其在狭缝的两侧在源极结构上层叠以彼此间隔开；沟道层，其穿透所述多个导电图案，该沟道层与源极结构接触；以及存储器图案，其在各个导电图案和沟道层之间。

根据本公开的实施方式，提供了一种制造半导体存储器装置的方法，该方法包括以下步骤：在半导体基板上形成源极层叠结构；在源极层叠结构中形成金属图案，该金属图案包括彼此交叉的第一线部和第二线部；形成覆盖金属图案的第一线部的初步栅极层叠结构，该初步栅极层叠结构暴露金属图案的第二线部；以及形成穿透初步栅极层叠结构和第一线部的狭缝。

附图说明

现在将在下文参照附图更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开对于本领域技术人员将能够实现。

在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在另外的中间元件。贯穿附图，相似的标号表示相似的元件。

图1是示出根据本公开的实施方式的半导体存储器装置的框图。

图2A和图2B中的每一个示出根据本公开的实施方式的半导体存储器装置的示意性垂直布置。

图3是根据本公开的实施方式的存储器单元阵列的电路图。

图4A和图4B中的每一个是根据本公开的实施方式的半导体存储器装置的部分配置的平面图。

图5A、图5B、图5C、图5D和图5E是图4A所示的半导体存储器装置的截面图。

图6是沿着图4B所示的线IIe-IIe’截取的半导体存储器装置的截面图。

图7A、图7B、图7C、图7D、图7E、图8A、图8B、图8C、图8D、图8E、图9、图10A、图10B、图11A、图11B、图11C、图11D、图11E、图12、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图16A、图16B、图16C、图16D、图16E、图17A、图17B、图17C和图17D是示出图4A和图5A至图5E所示的半导体存储器装置的制造方法的截面图。

图18是示出根据本公开的实施方式的存储器系统的配置的框图。

图19是示出根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

为了描述根据本公开的概念的实施方式，本文所公开的具体结构和功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现。因此，本公开不应被解释为限于本文所阐述的特定实施方式。

以下，术语“第一”和“第二”用于将一个组件与另一组件相区分，并非意在暗示组件的特定数量或顺序。术语可用于描述各种组件，但是组件不受这些术语限制。

所提供的实施方式涉及一种能够改进制造工艺的稳定性的半导体存储器装置和该半导体存储器装置的制造方法。

图1是示出根据本公开的实施方式的半导体存储器装置的框图。

参照图1，半导体存储器装置100可包括外围电路结构190和存储器单元阵列110。

外围电路结构190可被配置为执行用于将数据存储在存储器单元阵列110中的编程操作和验证操作、用于输出存储在存储器单元阵列110中的数据的读操作以及用于擦除存储在存储器单元阵列110中的数据的擦除操作。外围电路结构190可包括输入/输出电路180、控制电路150、电压发生电路130、行解码器120、列解码器170、页缓冲器160和源极线驱动器140。

存储器单元阵列110可包括存储数据的多个存储器单元。在实施方式中，存储器单元阵列110可包括三维存储器单元阵列。多个存储器单元中的每一个可存储单比特或者两比特或更多比特的数据。多个存储器单元可构成多个存储器单元串。各个存储器单元串可包括通过沟道层串联连接的多个存储器单元。沟道层可通过多条位线BL当中与其对应的位线BL连接到页缓冲器160。

输入/输出电路180可向控制逻辑150传送从存储器装置100的外部装置(例如，存储控制器)传送来的命令CMD和地址ADD。输入/输出电路180可与外部装置和列解码器170交换数据DATA。

控制逻辑150可响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。

电压发生电路130可响应于操作信号OP_S而生成用于编程操作、验证操作、读操作和擦除操作的各种操作电压Vop。

行解码器120可通过多条漏极选择线DSL、多条字线WL和多条源极选择线SSL连接到存储器单元阵列110。行解码器120可响应于行地址RADD而将多个操作电压Vop传送至多条漏极选择线DSL、多条字线WL和多条源极选择线SSL。

响应于列地址CADD，列解码器170可将从输入/输出电路180输入的数据DATA发送至页缓冲器160或者将存储在页缓冲器160中的数据DATA发送至输入/输出电路180。列解码器170可通过列线CLL与输入/输出电路180交换数据DATA。列解码器170可通过数据线DTL与页缓冲器160交换数据DATA。

页缓冲器160可通过多条位线BL连接到存储器单元阵列110。页缓冲器160可响应于页缓冲器控制信号PB_S而暂时存储通过多条位线BL接收的数据DATA。页缓冲器160可在读操作中感测多条位线BL的电压或电流。

源极线驱动器140可响应于源极线控制信号SL_S而将从其供应的源极电压Vsl发送到存储器单元阵列110。

图2A和图2B中的每一个示出根据本公开的实施方式的半导体存储器装置的示意性垂直布置。

参照图2A和图2B，半导体存储器装置可包括半导体基板201、源极结构260、金属图案235(图2A)或235’(图2B)、存储器单元阵列110和多条位线BL。源极结构260可布置在半导体基板201上。金属图案235或235’也可布置在半导体基板201上并且可包括掩埋在源极结构260中的部分。存储器单元阵列可布置在源极结构260上并且可包括多个存储块BLK1至BLKn。多条位线BL可布置在存储器单元阵列110上。

图2A和图2B所示的半导体基板201的区域可以是芯片区域的一部分。半导体基板201的芯片区域可包括第一区域AR1、第二区域AR2、第一芯片边缘区域EG1和第二芯片边缘区域EG2。半导体基板201的第一区域AR1可与源极结构260交叠。半导体基板201的第二区域AR2可在第一方向D1上与第一区域相邻，并且可从第一区域AR1延伸而不与源极结构260交叠。半导体基板201的第一芯片边缘区域EG1和第二芯片边缘区域EG2可在第二方向D2上与第一区域AR1相邻，并且可从第一区域AR1的相对两侧延伸而不与源极结构260交叠。第一芯片边缘区域EG1和第二芯片边缘区域EG2中的每一个可在第一方向D1上延伸以连接到第二区域AR2。

第一方向D1可被限定为多个线部L1延伸的方向，第二方向D2可被限定为与多个第一线部L1交叉的方向。半导体基板201和源极结构260中的每一个可在第一方向D1和第二方向D2上延伸。将稍后描述的第三方向D3可被限定为与半导体基板201的面向存储器单元阵列110的顶表面或源极结构260的面向存储器单元阵列110的顶表面交叉的方向。在实施方式中，第一方向D1、第二方向D2和第三方向D3可分别对应于XYZ坐标系的X轴、Y轴和Z轴面向的方向。

尽管为了描述方便而省略，参照图1描述的外围电路结构190可设置在半导体基板201中，并且连接到图1所示的外围电路结构190的多个互连件可设置在半导体基板201和源极结构260之间。另外，源极结构260的部分区域可被内部源极绝缘图案穿透，并且下绝缘结构可设置在源极结构260和半导体基板201之间。

尽管为了描述方便而示意性地示出，源极结构260可被分成源极图案和虚设图案。源极结构260可包括源极边缘区域EG[S]。源极边缘区域EG[S]可被限定为与第一区域AR1的一部分交叠的区域。第一区域AR1的与源极边缘区域EG[S]交叠的部分可被限定为第一区域AR1的与半导体基板201的第二区域AR2相邻的边缘区域。

金属图案235或235’可连接到源极结构260。尽管为了描述方便而示意性地示出，金属图案235或235’的多个第一线部L1中的每一个的一部分可被狭缝穿透。多个第一线部L1可在第一方向D1上延伸并且可彼此平行。多个第一线部L1中的每一个可延伸到源极结构260的源极边缘区域EG[S]中。

参照图2A，根据本公开的实施方式的金属图案235可包括具有上述结构的多个第一线部L1以及与多个第一线部L1交叉的在第二方向D2上延伸的至少一个第二线部L2。尽管图2A示出彼此平行的两个第二线部L2，但本公开不限于此。第二线部L2可在源极结构260的源极边缘区域EG[S]中掩埋在源极结构260中。第二线部L2可在第二方向D2上延伸，并且多个第一线部L1可通过各个第二线部L2彼此连接。

参照图2B，根据本公开的实施方式的金属图案235’可包括具有上述结构的多个第一线部L1、与多个第一线部L1交叉的在第二方向D2上延伸的至少一个第二线部L2以及在设置多个第一线部L1的高度处与源极结构260间隔开的至少一个第三线部L3。在实施方式中，金属图案235’可包括与第一芯片边缘区域EG1和第二芯片边缘区域EG2中的至少一个交叠的第三线部L3。尽管图2B示出彼此平行的两个第二线部L2和与其连接的两个第三线部L3，但本公开不限于此。

金属图案235’的第二线部L2可包括在源极结构260的源极边缘区域EG[S]中掩埋在源极结构260中的部分。第二线部L2可在第二方向D2上延伸，并且多个第一线部L1可通过第二线部L2彼此连接。第三线部L3可平行于多个第一线部L1延伸，而不与源极结构260交叠。第二线部L2可包括不与源极结构260交叠以连接到第三线部L3的部分。第三线部L3可通过第二线部L2连接到多个第一线部L1。

尽管为了描述方便而在图2A和图2B中示意性地示出，存储块BLK1至BLKn中的每一个可包括栅极层叠结构，该栅极层叠结构具有在彼此间隔开的同时层叠在源极结构260上的多个导电图案以及连接到各个导电图案的多个存储器单元串。

尽管为了描述方便而在图2A和图2B中省略，导电接触结构可设置在多条位线BL与多个存储块BLK1至BLKn之间。导电接触结构可将多个存储器单元串连接到多条位线BL。

以下，将参照图3描述存储器单元阵列110。

图3是根据本公开的实施方式的存储器单元阵列的电路图。

参照图3，图2A和图2B所示的存储器单元阵列110的存储块BLK1至BLKn中的每一个可包括多个存储器单元串CS1和CS2。多个存储器单元串CS1和CS2可共同连接到源极线SL。在实施方式中，多个第一存储器单元串CS1和多个第二存储器单元串CS2可共同连接到源极线SL。一对第一存储器单元串CS1和第二存储器单元串CS2可连接到各条位线BL。

各个第一存储器单元串CS1和各个第二存储器单元串CS2可包括设置在源极线SL和位线BL之间的源极选择晶体管SST、多个存储器单元MC和漏极选择晶体管DST。

源极选择晶体管SST可控制多个存储器单元MC和源极线SL之间的电连接。一个源极选择晶体管SST可设置在源极线SL和多个存储器单元MC之间。尽管图中未示出，串联连接的两个或更多个源极选择晶体管可设置在源极线SL和多个存储器单元MC之间。源极选择晶体管SST的栅极可连接到源极选择线SSL。源极选择晶体管SST的操作可由施加到源极选择线SSL的源极选通信号控制。

多个存储器单元MC可设置在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC可串联连接。多个存储器单元MC的栅极可分别连接到多条字线。各个存储器单元MC的操作可由施加到与其对应的字线WL的单元选通信号控制。

漏极选择晶体管DST可控制多个存储器单元MC和位线BL之间的电连接。漏极选择晶体管DST的栅极可连接到漏极选择线DSL1或DSL2。漏极选择晶体管DST的操作可由施加到漏极选择线DSL1或DSL2的漏极选通信号控制。

多个第一存储器单元串CS1可连接到第一漏极选择线DSL1。多个第二存储器单元串CS2可连接到第二漏极选择线DSL2。因此，可从多条位线BL选择一条位线，并且可在第一漏极选择线DSL1和第二漏极选择线DSL2之间选择一条漏极选择线，以使得可从多个第一存储器单元串CS1和多个第二存储器单元串CS2选择一个存储器单元串。

多个第一存储器单元串CS1和多个第二存储器单元串CS2可共同连接到各条字线WL。

多个第一存储器单元串CS1和多个第二存储器单元串CS2可共同连接到源极选择线SSL。然而，本公开的实施方式不限于此。尽管图中未示出，在实施方式中，存储器单元阵列可包括彼此隔离的第一源极选择线和第二源极选择线。第一源极选择线可连接到多个第一存储器单元串，第二源极选择线可连接到多个第二存储器单元串。

各个存储块的配置不限于图3所示，并且可不同地改变。

图4A和图4B中的每一个是根据本公开的实施方式的半导体存储器装置的部分配置的平面图。图4A是图2A所示的半导体存储器装置的部分配置的平面图，图4B是图2B所示的半导体存储器装置的部分配置的平面图。以下，将省略与图2A和图2B所示的组件相同的组件的重复描述。

参照图4A和图4B，源极结构260可与图2A和图2B所示的半导体基板201的第一区域AR1交叠。可控制源极结构260的边界，使得源极结构260不与图2A和图2B所示的半导体基板201的第二区域AR2和各个芯片边缘区域(例如，EG1)交叠。第二区域AR2和芯片边缘区域EG1可与设置在源极结构260被设置的高度处的外源极绝缘图案230B交叠。

参照图4A，根据本公开的实施方式的金属图案235可包括如参照图2A描述的多个第一线部L1和至少一个第二线部L2。参照图4B，根据本公开的实施方式的金属图案235’可包括如参照图2B描述的多个第一线部L1、至少一个第二线部L2和至少一个第三线部L3。第三线部L3可被掩埋在外源极绝缘图案230B中。为了方便描述金属图案235或235’的布局，图4A和图4B中省略了半导体存储器装置的在源极边缘区域EG[S]和外源极绝缘图案230B上的一些组件的例示。然而，省略的组件示出于图5A至图5E中。

参照图4A和图4B，至少一个第二线部L2可被第一放电触点237A穿透。第一放电触点237A可延伸以穿透源极结构260。参照图4B，至少一个第三线部L3可被第二放电触点237B穿透。第二放电触点237B可延伸以穿透外源极绝缘图案230B。

参照图4A和图4B，金属图案235或235’的多个第一线部L1可包括被多个狭缝261穿透的部分。为了方便描述多个狭缝261，图4A和图4B中省略了分别设置在多个狭缝261中的多个垂直结构的例示。然而，多个垂直结构示出于图5A和图5B中。

多个狭缝261和多个第一线部L1可远离源极边缘区域EG[S](例如，第一方向D1的相反方向)延伸。各个第一线部L1可在第一方向D1上比各个狭缝261延伸更远。多个狭缝261可分别限定在多个第一线部L1中。

构成图2A和图2B所示的存储器单元阵列110的栅极层叠结构GST和多个单元插塞CPL可设置在沿第二方向D2彼此相邻的各个狭缝261的两侧。可控制栅极层叠结构GST的边界，使得栅极层叠结构GST不与半导体基板的第二区域AR2、芯片边缘区域EG1和源极结构260的源极边缘区域EG[S]交叠。狭缝261可沿着栅极层叠结构GST的侧壁延伸。

栅极层叠结构GST可包括单元阵列区域CAR以及从单元阵列区域CAR延伸的接触区域CTA。多个单元插塞CPL可穿透栅极层叠结构GST的单元阵列区域CAR。栅极层叠结构GST的接触区域CTA可形成为阶梯结构。栅极层叠结构GST的接触区域CTA可位于单元阵列区域CAR和源极边缘区域EG[S]之间。

半导体存储器装置可包括穿透至少一个栅极层叠结构GST的内部绝缘层255和穿透内部绝缘层255的上触点277。内部绝缘层255可穿透栅极层叠结构GST的接触区域CTA。上触点277可由导电材料形成并且可用作接收来自图1所示的外围电路结构190的信号的路径。

栅极层叠结构GST可包括连接到图3所示的多个单元串CS1和CS2的多个导电图案。栅极层叠结构GST的多个导电图案可通过内部绝缘层255与上触点277绝缘。除了狭缝261之外，栅极层叠结构GST的多个导电图案当中的设置在最远离源极结构260的层中的导电图案可基于漏极隔离狭缝DSI彼此隔离。漏极隔离狭缝DSI可穿透栅极层叠结构GST的上部。

多个单元插塞CPL的布置和漏极隔离狭缝DSI的布置不限于图4A和图4B所示的布置，并且可不同地改变。

图5A、图5B、图5C、图5D和图5E是图4A所示的半导体存储器装置的截面图。图5A是沿着图4A所示的线Ia-Ia’截取的截面图，图5B是沿着图4A所示的线Ib-Ib’截取的截面图，图5C是沿着图4A所示的线Ic-Ic’截取的截面图，图5D是沿着图4A所示的线Id-Id’截取的截面图，图5E是沿着图4A所示的线Ie-Ie’截取的截面图。

参照图4A和图5A至图5E，外围电路结构190可形成在半导体基板201中。外围电路结构190可包括用于图1所示的行解码器120、列解码器170、页缓冲器160和源极线驱动器140的结构。在实施方式中，外围电路结构190可包括图1所示的页缓冲器160的第一晶体管TR1和图1所示的行解码器120的第二晶体管TR2。第一晶体管TR1和第二晶体管TR2中的每一个可包括半导体基板201上的栅极绝缘层205、栅极绝缘层205上的栅电极207以及在栅电极207的两侧限定在半导体基板201中的结201J。各个结201J可以是限定在半导体基板201中的多个杂质区域的一部分。

半导体基板201可包括通过多个隔离层203划分的多个有源区域。杂质区域可形成在有源区域中。各个杂质区域可被限定为注入n型和p型中的至少一种的导电类型杂质的区域。杂质区域可包括放电杂质区域201DI以及第一晶体管T1和第二晶体管T2的结201J。放电杂质区域201DI可形成在半导体基板201的与金属图案235的第二线部L2交叠的部分区域中，并且可形成在半导体基板201的芯片边缘区域EG1中。放电杂质区域201DI可包括导电类型不同于源极结构260的导电类型的杂质。在实施方式中，源极结构260可包括n型杂质，放电杂质区域201DI可包括p型杂质。

外围电路结构190和半导体基板201可被下绝缘结构211覆盖。下绝缘结构211可包括两个或更多个绝缘层。放电杂质区域201DI、第一晶体管TR1和第二晶体管TR2可分别连接到多个互连件220。各个互连件220可由掩埋在下绝缘层211中的多个导电图案221A、221B、221C、221D、221E和221F之间的连接结构限定。以下，多个互连件220当中的连接到放电杂质区域201DI的互连件220被指定为放电互连件220D，并且导电图案221A、221B、221C、221D、221E和221F当中的线形导电图案(例如，221F)被指定为放电线221DI。放电杂质区域201DI可经由与放电线221DI的放电互连件220D连接到第一放电触点237A。

源极结构260可具有形成有金属图案235的沟槽315T。源极结构260可设置在栅极层叠结构GST和下绝缘结构211之间。源极结构260可包括第一掺杂半导体层231、第二掺杂半导体层263、牺牲层303和上半导体层233。第一掺杂半导体层231、第二掺杂半导体层263和上半导体层233中的每一个可包括n型杂质。在实施方式中，第一掺杂半导体层231、第二掺杂半导体层263和上半导体层233中的每一个可包括n型掺杂硅。牺牲层303可包括未掺杂半导体层。在实施方式中，牺牲层303可包括未掺杂硅。

第一掺杂半导体层231可与半导体基板201的第一区域AR1交叠并且可使半导体基板201的第二区域AR2和芯片边缘区域EG1敞开。

第二掺杂半导体层263和牺牲层303可设置在第一掺杂半导体层231上。牺牲层303可设置在第一掺杂半导体层231的边缘上。第一掺杂半导体层231的边缘可与半导体基板201的第二区域AR2和芯片边缘区域EG1相邻。第二掺杂半导体层263可从牺牲层303的侧壁在第一掺杂半导体层231和存储器单元阵列的栅极层叠结构之间延伸。

源极结构260还可包括第一保护层301和第二保护层305。第一保护层301可设置在第一掺杂半导体层231和牺牲层303之间，第二保护层305可设置在牺牲层303和上半导体层233之间。第二掺杂半导体层263可沿着第一保护层301和第二保护层305中的每一个的侧壁延伸。

上半导体层233可设置在第二掺杂半导体层263上，并且延伸以与牺牲层303交叠。

源极结构260可包括源极图案260S和连接到源极图案260S的虚设图案260D。源极图案260S可配置有第一掺杂半导体层231的与第二掺杂半导体层263交叠的部分区域、第二掺杂半导体层263以及上半导体层233的与第二掺杂半导体层263交叠的部分区域。虚设图案260D可包括第一掺杂半导体层231的与牺牲层303交叠的另一部分、牺牲层303以及上半导体层233的与牺牲层303交叠的另一部分。虚设图案260D还可包括第一保护层301和第二保护层305。

源极图案260S可设置在栅极层叠结构GST和下绝缘结构211之间。源极图案260S的第二掺杂半导体层263可沿着各个狭缝261延伸。源极图案260S的一部分可构成源极结构260的源极边缘区域EG[S]的一部分。源极边缘区域EG[S]的另一部分可被配置为虚设图案260D。

源极图案260S和虚设图案260D之间的边界可沿着第二掺杂半导体层263和牺牲层303之间的边界限定。源极图案260S和虚设图案260D之间的边界可设置在狭缝261的面向源极边缘区域EG[S]的端部和金属图案235的与其相邻的第二线部L2之间。

源极结构260的上半导体层233可被沟槽315T穿透。沟槽315T可穿透源极图案260S的上半导体层233的部分区域，并且可延伸以穿透虚设图案260D的上半导体层233的部分区域。沟槽315T的限定在虚设图案260D中的部分区域可穿透第二保护层305。沟槽315T可与源极图案260S的第二掺杂半导体层263交叠。沟槽315T可延伸以与虚设图案260D的牺牲层303交叠。

金属图案235的多个第一线部L1和第二线部L2可形成在沟槽315T中。金属图案235可具有与源极结构260的上半导体层233接触的侧壁。上半导体层233可围绕多个第一线部L1和第二线部L2中的每一个的侧壁。各个第一线部L1可与源极图案260S的第二掺杂半导体层263交叠，并且可延伸以与虚设图案260D的牺牲层303交叠。第二线部L2可具有与牺牲层303接触的底表面。

源极结构260的源极图案260S可被内部源极绝缘图案230A穿透。内部源极绝缘图案230A可与内部绝缘层255交叠。内部源极绝缘图案230A可被下触点237C穿透。下触点237C可由导电材料形成，并且可用作发送来自外围电路结构190的信号的路径。在实施方式中，下触点237C可经由互连件220连接到第二晶体管TR2的结201J。

金属图案235的至少一个第二线部L2可被第一放电触点237A穿透，并且可与第一放电触点237A接触。第一放电触点237A可穿透源极结构260。在实施方式中，第一放电触点237A可穿透源极结构260的虚设图案260D。第一放电触点237A可延伸以与放电互连件220D接触。在实施方式中，第一放电触点237A可延伸以与放电互连件220D的放电线221DI接触。第一放电触点237A可经由放电互连件220D连接到放电杂质区域201DI。源极结构260可经由金属图案235的第二线部L2、第一放电触点237A和放电互连件220D连接到放电杂质区域201DI。第一放电触点237A可与源极结构260的第二掺杂半导体层263间隔开。因此，在执行形成第二掺杂半导体层263的工艺时，第一放电触点237A被损坏的现象可减少。

金属图案235可包括功函数高于源极结构260的功函数的金属。在实施方式中，金属图案235可包括钨。在制造半导体存储器装置的同时生成的电荷可经由功函数高于第一掺杂半导体层231和上半导体层233的功函数的金属图案235向半导体基板201的放电杂质区域201DI放电。

存储器单元阵列可包括多个导电图案CP和多个单元插塞CPL。多个导电图案CP可设置在源极结构260的源极图案260S上以在第二方向D2和第三方向D3上彼此间隔开。各个单元插塞CPL可穿透多个导电图案CP。源极结构260的源极边缘区域EG[S]可能不与多个导电图案CP交叠，而是可敞开。多个导电图案CP可用作图3所示的第一漏极选择线DSL1、第二漏极选择线DSL2、多条字线WL和源极选择线SSL。在实施方式中，多个导电图案CP当中的与源极结构260相邻的至少一层可用作图3所示的源极选择线SSL。多个导电图案CP当中的设置在最远离源极结构260设置的至少一层中的导电图案可用作图3所示的第一漏极选择线DSL1和第二漏极选择线DSL2。设置在源极选择线SSL与第一漏极选择线DSL1和第二漏极选择线DSL2中的每一个之间的导电图案可用作图3所示的字线WL。第一漏极选择线DSL1和第二漏极选择线DSL2可通过漏极隔离狭缝DSI彼此隔离。

多个导电图案CP和多个层间绝缘层ILD可在第三方向D3上交替地设置。在第三方向D3上交替地设置的多个导电图案CP和多个层间绝缘层ILD可构成栅极层叠结构GST。多个导电图案CP和多个层间绝缘层ILD可在栅极层叠结构GST的接触区域CTA中形成阶梯结构。

源极结构260的源极边缘区域EG[S]可被上绝缘层253覆盖。上绝缘层253可延伸到外源极绝缘图案230B上。上绝缘层253可延伸到栅极层叠结构GST的接触区域CTA上。由多个导电图案CP和多个层间绝缘层ILD限定的阶梯结构可被上绝缘层253覆盖。

多个导电图案CP可通过多个垂直结构270在第二方向D2上彼此间隔开。多个垂直结构270可设置在源极结构260上并且可在第三方向D3上延伸以分别形成在多个狭缝261内。根据该结构，可认为构成栅极层叠结构GST的多个导电图案CP设置在垂直结构270的面向第二方向D2和第二方向D2的相反方向的两侧或者狭缝261的面向第二方向D2和第二方向D2的相反方向的两侧的源极结构260上。

多个存储器单元串CS可由多个导电图案CP和多个单元插塞CPL限定。各个单元插塞CPL可包括沟道层CH、芯绝缘层CO、第一存储器图案ML1和第二存储器图案ML2。

沟道层CH1可穿透在第三方向D3上层叠的多个层间绝缘层ILD和多个导电图案CP。沟道层CH可延伸到源极结构260中以与源极结构260接触。在实施方式中，沟道层CH可穿透源极结构260的上半导体层233，并且延伸到第一掺杂半导体层231中。源极结构260的第二掺杂半导体层263可与沟道层CH的侧壁接触，并且可围绕沟道层CH的侧壁。沟道层CH可用作存储器单元串CS的沟道区域。沟道层CH可包括半导体层。沟道层CH可沿着芯绝缘层CO的侧壁、底表面和顶表面延伸。掺杂区域可限定在沟道层CH的形成在芯绝缘层CO上的端部处。沟道层CH的掺杂区域可包括n型杂质。

第一存储器图案ML1可设置在各个导电图案CP和沟道层CH之间。在实施方式中，第一存储器图案ML1可设置在栅极层叠结构GST和沟道层CH之间，并且可在源极结构260的上半导体层233和沟道层CH之间延伸。第二存储器图案ML2可设置在源极结构260的第一掺杂半导体层231和沟道层CH之间。尽管图中未详细示出，第一存储器图案ML1和第二存储器图案ML2中的每一个可包括沿着沟道层CH的表面延伸的第一阻挡绝缘层、在第一阻挡绝缘层和沟道层CH之间的数据存储层以及在数据存储层和沟道层CH之间的隧道绝缘层。隧道绝缘层可包括电荷可隧穿的绝缘材料。在实施方式中，隧道绝缘层可包括氧化硅层。数据存储层可包括可捕获电荷的绝缘材料。在实施方式中，数据存储层可包括氮化物层。第一阻挡绝缘层可包括氧化硅层。尽管图中未示出，第二阻挡绝缘层可另外设置在第一阻挡绝缘层和各个导电图案CP之间。第二阻挡绝缘层可包括介电常数高于第一阻挡绝缘层的介电常数的氧化物。在实施方式中，第二阻挡绝缘层可包括金属氧化物，例如氧化铝层。第二阻挡绝缘层可在沿第三方向D3彼此相邻的导电图案CP和层间绝缘层ILD之间延伸。

根据上述结构，图3所示的存储器单元MC可限定在用作字线的导电图案CP和沟道层CH的交叉部分处。另外，图3所示的漏极选择晶体管DST可限定在用作第一漏极选择线或第二漏极选择线的导电图案CP和沟道层CH的交叉部分处。另外，图3所示的源极选择晶体管SST可限定在用作源极选择线的导电图案CP和沟道层CH的交叉部分处。源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST可通过沟道层CH串联连接，并且可构成存储器单元串CS。

多个垂直结构270可彼此平行延伸，并且在第一方向D1上延伸。多个垂直结构270和多个狭缝261可穿透上绝缘层253，并且可在多个第一线部L1设置的同一高度上延伸。多个第一线部L1中的至少一个可沿着多个垂直结构270中的至少一个的侧壁延伸。在实施方式中，多个第一线部L1可沿着多个垂直结构270的侧壁延伸。多个第一线部L1可在第一方向D1上比多个狭缝261和多个垂直结构270突出更远。

各个垂直结构270可包括间隔物绝缘层271和导电源极触点273。间隔物绝缘层271可沿着狭缝261的侧壁延伸。导电源极触点273可通过间隔物绝缘层271与多个导电图案CP绝缘。导电源极触点273可连接到源极结构260的源极图案260S。在实施方式中，导电源极触点273可延伸以与第二掺杂半导体层263接触。然而，垂直结构270的配置不限于此，并且可不同地改变。例如，垂直结构270可配置有完全填充狭缝261的绝缘材料。

内部绝缘层255可设置在内部源极绝缘图案230A上，并且穿透至少一个栅极层叠结构GST。内部绝缘层255可穿透栅极层叠结构GST的接触区域CTA。内部绝缘层255可包括延伸以穿透上绝缘层253的端部。上触点277可穿透内部绝缘层255以与下触点237C接触。上触点277可经由下触点237C和互连件220连接到外围电路结构190。

根据本公开的实施方式，多个第一线部L1可连接到与多个第一线部L1交叉的第二线部L2，因此在制造半导体存储器装置的工艺期间生成的电荷可分散在第二线部L2中。因此，当在制造半导体存储器装置的工艺期间生成的电荷集中在第一线部L1的端部时发生的工艺缺陷可减少。

可控制第一线部L1在第二方向D2上的宽度较窄，以缩小在第二方向D2上彼此相邻的单元插塞CPL之间的距离。由于第二线部L2被限定在设置有单元插塞CPL的单元阵列区域CAR的外侧，所以第二线部L2可形成为比第一线部L1宽，而不受单元插塞CPL之间的距离限制。因此，可通过形成为相对宽的第二线部L2来改进在制造半导体存储器装置的工艺期间生成的电荷的分散效率。

图6是沿着图4B所示的线IIe-IIe’截取的半导体存储器装置的截面图。沿着图4B所示的线IIa-IIa’截取的截面图、沿着图4B所示的线IIb-IIb’截取的截面图、沿着图4B所示的线IIc-IIc’截取的截面图以及沿着图4B所示的线IId-IId’截取的截面图分别与图5A至图5D所示的那些相同。

参照图4B和图6，形成在半导体基板201的芯片边缘区域EG1中的放电杂质区域201DI可利用放电线221DI连接到放电互连件220D。放电线221DI可以是多个导电图案当中的构成如参照图5A至图5E描述的互连件220的线形导电图案(例如，221F)。

外源极绝缘图案230B和上绝缘层253可延伸以与芯片边缘区域EG1交叠。形成有金属图案235’的沟槽315T可延伸到外源极绝缘图案230B中。金属图案235’的第三线部L3可形成在沟槽315T和第一线部L1中，金属图案235’的第二线部L2可形成在沟槽315T中。

第二线部L2可形成在沟槽315T的限定在虚设图案260D中的部分区域中。另外，第二线部L2可朝着第三线部L3延伸到外源极绝缘图案230B中。如参照图5A至图5E描述的，虚设图案260D可包括第一掺杂半导体层231、第一保护层301和牺牲层303。如图5C和图5D所示，虚设图案260D可包括第二保护层305和上半导体层233。由于上半导体层233和第二保护层305被沟槽315T穿透，所以图6中未示出上半导体层233和第二保护层305。

金属图案235’的第三线部L3可被第二放电触点237B穿透，并且可与第二放电触点237B接触。第二放电触点237B可穿透外源极绝缘图案230B。第二放电触点237B可延伸以与放电互连件220D接触。在实施方式中，第二放电触点237B可延伸以与放电互连件220D的放电线221DI接触。第二放电触点237B可经由放电互连件220D连接到放电杂质区域201DI。源极结构260可经由金属图案235’的第二线部L2、第二放电触点237B和放电互连件220D连接到放电杂质区域201DI。

根据本公开的实施方式，如参照图5A至图5E描述的，第二线部L2可改进在制造半导体存储器装置的工艺期间生成的电荷的分散效率。可通过第三线部L3进一步改进电荷的分散效率。第二线部L2和第三线部L3可较宽地形成，而不受狭缝261的宽度限制。因此，第二线部L2和第三线部L3的宽度可形成为比第一线部L1的宽度更宽，以使得电荷的分散效率可改进。

以下，将描述根据本公开的实施方式的半导体存储器装置的制造方法。

图7A、图7B、图7C、图7D、图7E、图8A、图8B、图8C、图8D、图8E、图9、图10A、图10B、图11A、图11B、图11C、图11D、图11E、图12、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图16A、图16B、图16C、图16D、图16E、图17A、图17B、图17C和图17D是示出图4A和图5A至图5E所示的半导体存储器装置的制造方法的截面图。以下，将省略与图4A和图5A至图5E所示的组件相同的组件的重复描述。

图7A、图7B、图7C、图7D和图7E是示出形成源极层叠结构的工艺和形成源极绝缘图案的工艺的工艺截面图。图7A至图7E所示的工艺截面图可分别对应于沿着图4A所示的线Ia-Ia’、Ib-Ib’、Ic-Ic’、Id-Id’和Ie-Ie’截取的截面图。

参照图7A至图7E，可在下结构200上形成源极层叠结构300。下结构200可包括外围电路结构190、覆盖外围电路结构190的下绝缘结构211以及掩埋在下绝缘结构211中的多个互连件220。

外围电路结构190可包括半导体基板201以及形成在半导体基板201中的第一晶体管TR1、第二晶体管TR2和放电杂质区域201DI。半导体基板201可包括如参照图4A描述的第一区域AR1、第二区域AR2和芯片边缘区域(例如，EG1)。第一晶体管TR1和第二晶体管TR2中的每一个可包括如参照图5A至图5E描述的栅极绝缘层205、栅电极207和结201J。结201J和放电杂质区域201DI可形成在半导体基板201中。

多个隔离层203可被掩埋在半导体基板201中。隔离层203可允许相邻结201J彼此绝缘，或者可允许与其相邻的至少一个结201J和放电杂质区域201DI彼此绝缘。

下绝缘结构211可形成为覆盖第一晶体管TR1、第二晶体管TR2和半导体基板201。各个互连件220可包括掩埋在下绝缘结构211中并且彼此连接的多个导电图案221A、221B、221C、221D、221E和221F，如参照图5A至图5E描述的。多个互连件220可包括连接到放电杂质区域201D1的放电互连件220D。构成放电互连件220D的导电图案可包括放电线221DI。

形成源极层叠结构300的工艺可包括在下结构200上依次层叠第一掺杂半导体层231、第一保护层301、牺牲层303、第二保护层305和上半导体层233的工艺以及形成第一开口311A和第二开口311B的工艺。

牺牲层303可包括未掺杂半导体层。例如，牺牲层303可包括未掺杂硅。第一掺杂半导体层231和上半导体层233可包括导电类型不同于放电杂质区域201DI的导电类型的杂质。在实施方式中，放电杂质区域201DI可包括p型杂质，第一掺杂半导体层231和上半导体层233可包括n型杂质。第一保护层301和第二保护层305可包括蚀刻选择性不同于牺牲层303的蚀刻选择性的材料。在实施方式中，第一保护层301和第二保护层305可包括氧化物层。

可通过蚀刻上半导体层233、第二保护层305、牺牲层303、第一保护层301和第一掺杂半导体层231，使得下绝缘结构211暴露来形成第一开口311A和第二开口311B。第一开口311A可与和半导体基板201的第一区域AR1交叠的至少一个互连件220交叠。在实施方式中，第一开口311A可与连接到第二晶体管TR2的结201J的互连件220交叠。第二开口311B可与半导体基板201的芯片边缘区域EG1和第二区域AR2交叠。

源极层叠结构300可由在形成第一开口311A和第二开口311B之后剩余的第一掺杂半导体层231、第一保护层301、牺牲层303、第二保护层305和上半导体层233限定。

如上所述，源极层叠结构300可形成为使与半导体基板201的第一区域AR1交叠的至少一个互连件220以及半导体基板201的芯片边缘区域EG1和第二区域AR2敞开。

随后，可分别在第一开口311A和第二开口311B中形成源极绝缘图案230A和230B。源极绝缘图案230A和230B可包括形成在第一开口311A中的内部源极绝缘图案230A和形成在第二开口311B中的外源极绝缘图案230B。

图8A、图8B、图8C、图8D和图8E是示出形成金属图案的工艺的工艺截面图。图8A至图8E所示的工艺截面图可分别对应于沿着图4A所示的线Ia-Ia’、Ib-Ib’、Ic-Ic’、Id-Id’和Ie-Ie’截取的那些。

参照图8A至图8E，可通过蚀刻源极层叠结构300的上半导体层233来形成沟槽315T。沟槽315T可穿透上半导体层233，并且延伸以穿透第二保护层305。

随后，可在沟槽315T中形成金属图案235。金属图案235可包括功函数高于上半导体层233的功函数的金属。在实施方式中，金属图案235可包括钨。在形成包括钨的金属图案235之前，还可形成诸如氮化钛层的金属屏障层。

图9是示出形成下触点和第一放电触点的工艺的平面图。图10A和图10B是沿着图9所示的线Ib-Ib’和Id-Id’截取的工艺截面图。

参照图9、图10A和图10B，可使用具有使内部源极绝缘图案230A和金属图案235的第二线部L2敞开的孔的掩模图案(未示出)作为蚀刻屏障来通过蚀刻工艺形成穿透内部源极绝缘图案230A和金属图案235的第二线部L2的接触孔。穿透源极绝缘图案230A的接触孔可延伸到下绝缘结构211中以暴露互连件220。穿透第二线部L2的接触孔可延伸以穿透源极层叠结构300的牺牲层303、第一保护层301和第一掺杂半导体层231。另外，穿透第二线部L2的接触孔可延伸到下绝缘结构211中以暴露放电互连件220D的放电线221DI。

随后，可通过在接触孔中形成导电材料来形成下触点237C和第一放电触点237A。下触点237C可穿透源极绝缘图案230A，并且可延伸到下绝缘结构211中以与互连件220接触。第一放电触点237A可穿透源极层叠结构300的牺牲层303、第一保护层301和第一掺杂半导体层231以及第二线部L2，并且第一放电触点237A可延伸到下绝缘结构211中以与放电线221DI接触。

图11A、图11B、图11C、图11D和图11E是示出层叠多个第一材料层和多个第二材料层的工艺和形成初步单元插塞的工艺的工艺截面图。图11A至图11E所示的工艺截面图可分别对应于沿着图4A所示的线Ia-Ia’、Ib-Ib’、Ic-Ic’、Id-Id’和Ie-Ie’截取的截面图。

参照图11A至图11E，可在源极层叠结构300上交替地层叠多个第一材料层321和多个第二材料层323。多个第一材料层321和多个第二材料层323可延伸以覆盖金属图案235、下触点237C、第一放电触点237A、内部源极绝缘图案230A和外源极绝缘图案230B。

各个第一材料层321可被提供作为图5A至图5E所示的层间绝缘层ILD。各个第二材料层323可包括相对于第一材料层321具有蚀刻选择性的材料。在实施方式中，第一材料层321可包括氧化物(例如，氧化硅层)，第二材料层323可包括氮化物层(例如，氮化硅层)。金属图案235相对于第一材料层321和第二材料层323中的每一个的蚀刻选择性可高于源极层叠结构300相对于第一材料层321和第二材料层323中的每一个的蚀刻选择性。

初步单元插塞CPL’可分别设置在金属图案235的第一线部L1的面向与第一线部L1交叉的第二方向D2和与第二方向D2相反的方向的两侧。形成初步单元插塞CPL’的工艺可包括在第一线部L1的两侧形成穿透多个第一材料层321和多个第二材料层323的沟道孔H的工艺、沿着沟道孔H的表面形成存储器层ML的工艺、沿着存储器层ML的表面形成半导体层的工艺以及在沟道孔H的通过半导体层敞开的中央区域中形成芯绝缘层CO和掺杂半导体层的工艺。沟道孔H中的半导体层和掺杂半导体层可构成沟道层CH。类似于参照图5A至图5E描述的第一存储器图案ML1和第二存储器图案ML2，存储器层ML可包括阻挡绝缘层、数据存储层和隧道绝缘层。

上述沟道孔H可穿透源极层叠结构300的上半导体层233、第二保护层305、牺牲层303和第一保护层301，并且上述沟道孔H可延伸到第一掺杂半导体层231中。初步单元插塞CPL’的沟道层CH和存储器层ML可沿着沟道孔H穿透上半导体层233、第二保护层305、牺牲层303和第一保护层301，并且初步单元插塞CPL’的沟道层CH和存储器层ML可延伸到第一掺杂半导体层231中。

为了增加半导体存储器装置的集成度，可增加第一材料层321和第二材料层323的层叠数量。随着第一材料层321和第二材料层323的层叠数量增加，在用于形成沟道孔H的第一材料层321和第二材料层323的蚀刻工艺期间，可向半导体制造设备施加高功率。基于施加到半导体制造设备的高功率，电荷可能在源极层叠结构300中累积。在第一材料层321和第二材料层323被蚀刻时，可从半导体制造设备的支撑物(未示出)向半导体基板201的放电杂质区域201DI施加接地电压。因此，累积在源极层叠结构300中的电荷可经由功函数高于源极层叠结构300的功函数的金属图案235通过放电杂质区域201D1放电。因此，在本公开中，电弧现象可减少。根据本公开的实施方式，电荷的放电路径可通过金属图案235的第二线部L2而分散，以使得放电速度和放电效率可改进。

图12是示出形成初步栅极层叠结构的工艺的平面图。图13A、图13B、图13C和图13D是沿着图12所示的线Ib-Ib’、Ic-Ic’、Id-Id’和Ie-Ie’截取的工艺截面图。

参照图12和图13A至图13D，可蚀刻多个第一材料层321和多个第二材料层323，从而形成初步栅极层叠结构PST。初步栅极层叠结构PST可形成为使第二线部L1以及半导体基板201的第二区域AR2和芯片边缘区域EG1敞开。初步栅极层叠结构PST的端部可设置在沿第一方向D1的相反方向与第二线部L2间隔开的距离处。初步栅极层叠结构PST可形成为覆盖金属图案235的多个第一线部L1。各个第一线部L1的与第二线部L2相邻的端部可能不与初步栅极层叠结构PST交叠，而是可暴露。

初步栅极层叠结构PST可包括围绕初步单元插塞CPL’的单元阵列区域CAR以及从单元阵列区域CAR朝着第二线部L2延伸的接触区域CTA。接触区域CTA中的多个第一材料层321和多个第二材料层323可被蚀刻以形成阶梯结构。

源极层叠结构300的边缘可通过初步栅极层叠结构PST暴露。

图14A、图14B、图14C和图14D是示出形成上绝缘层的工艺和形成内部绝缘层的工艺的工艺截面图。图14A至图14D所示的工艺截面图可对应于沿着图4A所示的线Ia-Ia’、Ib-Ib’、Ic-Ic’、Id-Id’和Ie-Ie’截取的截面图。

参照图14A至图14D，可形成上绝缘层253，上绝缘层253覆盖初步栅极层叠结构PST、金属图案235、内部源极绝缘图案230A、外源极绝缘图案230B、下触点237C和第一放电触点237A。随后，可形成内部绝缘层255，内部绝缘层255穿透初步栅极层叠结构PST的与内部源极绝缘图案230A交叠的部分。内部绝缘层255可延伸以穿透上绝缘层253的一部分。内部绝缘层255可与下触点237C交叠。

随后，可执行形成图4A所示的漏极隔离狭缝DSI的蚀刻工艺以及在漏极隔离狭缝DSI中形成绝缘层的工艺。

图15A、图15B、图15C、图16A、图16B、图16C、图16D、图16E、图17A、图17B、图17C和图17D是示出替换工艺和形成导电源极触点的工艺的工艺截面图。

图15A、图15B和图15C所示的工艺截面图可分别对应于沿着图4A所示的线Ia-Ia’、Ib-Ib’和Ic-Ic’截取的截面图。

参照图15A至图15C，可形成穿透图14A所示的初步栅极层叠结构PST的多个初步狭缝261A。多个初步狭缝261A可与金属图案235的多个第一线部L1交叠。由于金属图案235相对于初步栅极层叠结构PST具有高蚀刻选择性，所以多个第一线部L1可用作蚀刻停止层。因此，各个初步狭缝261A形成得过深的现象可减少。初步狭缝261A可在第一方向D1上延伸，并且可形成为在第一方向D1上比第一线部L1短。

随后，可通过初步狭缝261A选择性地去除图14A所示的初步栅极层叠结构PST的多个第二材料层323。因此，多个栅极区域331可在沿第三方向D3彼此相邻的第一材料层321之间敞开。

图16A、图16B、图16C、图16D和图16E所示的工艺截面图可分别对应于沿着图4A所示的线Ia-Ia’、Ib-Ib’、Ic-Ic’、Id-Id’和Ie-Ie’截取的截面图。

参照图16A至图16E，可在图15A和图15B所示的多个栅极区域331中分别形成多个导电图案CP。多个剩余第一材料层可被限定为多个层间绝缘层ILD。

如参照图15A至图15C和图16A至图16E描述的，可通过初步狭缝261A利用多个导电图案CP替换多个第二材料层323，从而限定栅极层叠结构GST。在形成栅极层叠结构GST之后，可通过图15A至图15C所示的初步狭缝261A去除金属图案235的多个暴露的第一线部L1的部分。因此，可限定穿透多个第一线部L1的狭缝261。

随后，可在狭缝261的侧壁上形成间隔物绝缘层271。随后，可执行蚀刻工艺(例如，回蚀工艺)，使得图15A至图15C所示的牺牲层303暴露。随后，可执行选择性地去除图15A至图15C所示的牺牲层303的部分区域的蚀刻工艺。因此，图15A至图15C所示的第一保护层301的部分区域和第二保护层306的部分区域可暴露。另外，牺牲层301的部分区域可被去除以不保留在栅极层叠结构GST下方。可通过蚀刻工艺去除牺牲层303的部分区域，从而暴露图15A所示的存储器层ML。

可执行蚀刻牺牲层303的部分区域的工艺，使得可保护第一放电触点237A免受蚀刻工艺影响。为此，可控制蚀刻牺牲层303的部分区域的工艺，使得牺牲层303的一部分可保留在第一掺杂半导体层231和金属图案235的第二线部L2之间以及第一线部L1的与第二线部L2相邻的部分区域和第一掺杂半导体层231之间。

随后，可去除存储器层ML的在第一掺杂半导体层231和上半导体层233之间暴露的部分。在去除存储器层ML的所述部分时，图15A至图15C所示的第一保护层301和第二保护层305可被去除。

通过上述工艺，可在第一掺杂半导体层231和上半导体层233之间限定水平空间341，并且沟道层CH的侧壁可通过水平空间341暴露。另外，图15A所示的存储器层ML可被水平空间341隔离成第一存储器图案ML1和第二存储器图案ML2。

图17A、图17B、图17C和图17D所示的工艺截面图可分别对应于沿着图4A所示的线Ia-Ia’、Ib-Ib’、Ic-Ic’和Id-Id’截取的截面图。

参照图17A至图17D，可通过图16A至图16C所示的狭缝261在图16A至图16D所示的水平空间341中形成第二掺杂半导体层263。第二掺杂半导体层263可包括导电类型不同于放电杂质区域201DI的导电类型的杂质。在实施方式中，放电杂质区域201DI可包括p型杂质，第二掺杂半导体层263可包括p型杂质。

如参照图16A至图16E和图17A至图17D描述的，可通过狭缝261利用第二掺杂半导体层263替换图15A至图15C所示的第一保护层301、牺牲层303和第二保护层305，从而限定源极结构的连接到沟道层CH的源极图案260S。保留的第一保护层301、牺牲层303和第二保护层305可构成源极结构的虚设图案260D。

随后，可在图16A至图16C所示的狭缝262中形成垂直结构270。形成垂直结构270的工艺可包括在狭缝261的侧壁上形成间隔物绝缘层271的工艺以及在间隔物绝缘层271上形成导电源极触点273的工艺。

随后，可执行形成图5B和图5D所示的上触点277的后续工艺等。

可使用上述制造方法来形成图4B和图6所示的半导体存储器装置。

在实施方式中，图4B和图6所示的半导体存储器装置的制造方法可包括参照图7A至图7E描述的相同工艺。

图4B和图6所示的半导体存储器装置的制造方法可包括与参照图8A至图8E描述的形成金属图案235的工艺相似的工艺。参照图4B和图6，除了多个第一线部L1和第二线部L2之外，金属图案235’还可包括与半导体基板201的芯片边缘区域EG1交叠的第三线部L3。另外，第二线部L2可延伸以连接到第三线部L3。沟槽315T可形成为与金属图案235’的形状对应。

图4B和图6所示的半导体存储器装置的制造方法可包括参照图9、图10A和图10B描述的形成下触点和第一放电触点的工艺。然而，图4B和图6所示的第二放电触点237B可在形成下触点和第一放电触点的同时形成。如参照图6描述的，第二放电触点237B可穿透第三线部L3，并且可连接到芯片边缘区域EG1的放电杂质区域201DI。

在形成第二放电触点237B之后，图4B和图6所示的半导体存储器装置的制造方法可包括参照图11A至图11E、图12、图13A至图13D、图14A至图14D、图15A至图15C、图16A至图16E和图17A至图17D描述的工艺。

图18是示出根据本公开的实施方式的存储器系统的配置的框图。

参照图18，存储器系统1100包括存储器装置1120和存储控制器1110。

存储器装置1120可以是配置有多个闪存芯片的多芯片封装。存储器装置1120可包括：金属图案，其包括在第一方向上延伸的第一线部以及连接到第一线部并在与第一线部交叉的第二方向上延伸的第二线部；以及源极结构，其具有沟槽。金属图案可形成在沟槽中，并且源极结构可与金属图案的侧壁接触。金属图案可连接到放电杂质区域。

存储控制器1110可控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可用作CPU 1112的操作存储器，CPU 1112可执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113可包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114可检测包括在从存储器装置1120读取的数据中的错误并且可纠正所检测到的错误。存储器接口1115可与存储器装置1120接口。存储控制器1110还可包括存储用于与主机接口的代码数据等的只读存储器(ROM)。

如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110组合。例如，当存储器系统1100是SSD时，存储控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议中的一种来与外部(例如，主机)通信。

图19是示出根据本公开的实施方式的计算系统的配置的框图。

参照图19，计算系统1200可包括CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210，它们电连接到系统总线1260。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、图像处理器、移动D-RAM等。

存储器系统1210可配置有存储器装置1212和存储控制器1211。

存储器装置1212可包括：金属图案，其具有在第一方向上延伸的第一线部以及连接到第一线部并在与第一线部交叉的第二方向上延伸的第二线部；以及源极结构，其具有沟槽。金属图案可形成在沟槽中，并且源极结构可与金属图案的侧壁接触。金属图案可连接到放电杂质区域。

存储控制器1211可与上面参照图18描述的存储控制器1110相同地配置。

根据本公开，包括在彼此交叉的方向上延伸的线部的金属图案可被掩埋在源极结构中。因此，金属图案的与源极结构接触的面积可加宽，并且通过金属图案的电荷的放电路径可分散。

根据本公开，在蚀刻工艺期间累积的电荷可通过金属图案的彼此交叉的线部高效地放电，因此半导体存储器装置的制造工艺的稳定性可改进。

相关申请的交叉引用

本申请要求2021年7月26日提交于韩国知识产权局的韩国专利申请号10-2021-0097873的优先权，其完整公开通过引用并入本文。