用于存储器装置的间距减小的存储器子系统

技术领域

本公开大体上涉及存储器装置，且特别地，本公开涉及用于存储器装置的间距减小的存储器子系统。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、静态随机存取存储器(SRAM)和快闪存储器。随着存储器装置发展，需要使存储器装置(包含存储器子系统)尽可能小和/或尽可能致密。

出于上文陈述的原因，且出于下文所陈述的在阅读并理解本说明书之后将对所属领域的技术人员变得显而易见的其它原因，所属领域中需要允许较小间距的存储器子系统。

附图说明

图1说明根据本公开的存储器系统的实施例的框图。

图2A和2B说明根据本公开的保护电路的简化布局图的俯视平面图。

图3A至3C说明根据本公开的保护电路的部分的简化框图的俯视图。

图3D说明根据本公开的位线节点和源极节点的替代配置。

图4A和4B说明根据本公开的集成平面NMOS-垂直PMOS反相器的侧视图和俯视图。

图5A和5B说明根据本公开的集成垂直CMOS反相器的侧视图和俯视图。

图6A至6D说明根据本公开的反相器互连的俯视图。

图7A和7B说明图6D的互连的替代实施例。

图8A至8C说明根据本公开的在集成反相器的示范性制造过程中形成的中间组件。

图9A至9G说明根据本公开的在集成反相器的示范性制造过程中形成的中间组件。

具体实施方式

在以下详细描述中，参考形成本文的一部分的附图，并且在附图中以说明的方式展示具体实施例。在附图中，遍及若干视图，相同的标号描述大体上相似的组件。在不脱离本公开的范围的情况下可利用其它实施例，且可以做出结构、逻辑和电气改变。因此，以下详细描述不应视为具有限制意义。

例如，本文所使用的术语“半导体”可指一层材料、晶片或衬底，并包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此类区/结的下伏层。

本公开的一些示范性实施例可涉及例如快闪存储器装置等存储器装置。快闪存储器装置(例如NAND、NOR等)已发展成用于各种电子应用的受欢迎的非易失性存储器来源。非易失性存储器是可在不施加电力的情况下长时间保持其数据值的存储器。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。通过对电荷存储结构(例如浮动栅极或电荷阱)或其它物理现象(例如相位变化或偏振)的编程(有时被称为写入)，存储器单元的阈值电压的变化确定每一存储器单元的数据值。用于快闪存储器和其它非易失性存储器的常见用途可包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏机、电器设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且用于非易失性存储器的用途继续扩展。

在NOR快闪架构中，布置成列的存储器单元并联耦合，其中每一存储器单元耦合到数据线，例如位线。“列”指代共同耦合到本地数据线(例如本地位线)的存储器单元群组。列不需要任何特定定向或线性关系，而是指存储器单元与数据线之间的逻辑关系。通常，用于NAND快闪存储器装置的存储器单元阵列被布置成使得一行阵列中的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列的列包含在一对选择线(例如源极选择线和漏极选择线)之间的串联连接在一起(例如源极到漏极)的存储器单元串(通常称为NAND串)。源极选择线包含在NAND串与源极选择线之间的每一相交点处的源极选择栅极，且漏极选择线包含在NAND串与漏极选择线之间的每一相交点处的漏极选择栅极。每一源极选择栅极连接到源极线，而每一漏极选择栅极连接到数据线，例如列位线。

本公开涉及具有存储器单元阵列的存储器装置。存储器装置包含多个位线，其中每一位线连接到存储器单元阵列的相应存储器单元集合。存储器装置可包含具有第一存储器电路的集合和第二存储器电路的集合的存储器子系统。每一第一存储器电路可横向邻近于第二存储器电路安置。每一第一存储器电路包含第一位线连接且每一第二存储器电路包含第二位线连接，第一和第二位线连接可适于连接到多个位线的相应位线。在一些实施例中，第一位线连接中的每一者安置于存储器子系统的第一位线连接线上且第二位线连接中的每一者安置于存储器子系统的第二位线连接线上，且第二位线连接线可从第一位线连接线偏移大于零的预定距离。

在另一实施例中，存储器装置包含存储器单元阵列和多个位线，其中每一位线连接到存储器单元阵列的相应存储器单元集合。存储器装置包含具有存储器锁存器的存储器电路。存储器锁存器包含具有至少一个垂直晶体管的第一集成反相器和具有至少一个垂直晶体管的第二集成反相器。在一些实施例中，每一集成反相器包含具有环绕栅极配置的共用输入栅极。

图1是根据实施例的与作为电子系统的一部分的处理器130通信的NAND快闪存储器装置100的简化框图。处理器130可为存储器控制器或其它外部主机装置。存储器装置100包含存储器单元阵列104。提供行解码器108和列解码器110以对地址信号进行解码。接收地址信号且对地址信号进行解码，以存取存储器阵列104。

存储器装置100还包含输入/输出(I/O)控制电路系统112以管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路系统112和行解码器108和列解码器110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和控制逻辑116通信以锁存传入命令。控制逻辑116响应于命令而控制对存储器阵列104的存取且产生用于外部处理器130的状态信息。控制逻辑116与行解码器108和列解码器110通信以响应于地址而控制行解码器108和列解码器110。

控制逻辑116还与存储器子系统电路通信，所述存储器子系统电路可包含高速缓存寄存器118、数据寄存器120和/或电路保护子系统150。高速缓存寄存器118锁存如由控制逻辑116引导的传入或传出数据，以在存储器阵列104忙于分别写入或读取其它数据时临时存储数据。在写入操作期间，将数据从高速缓存寄存器118传递到数据寄存器120以供传递到存储器阵列104；随后新数据从I/O控制电路系统112锁存在高速缓存寄存器118中。在读取操作期间，将数据从高速缓存寄存器118传递到I/O控制电路系统112以用于输出到外部处理器130；随后将新数据从数据寄存器120传递到高速缓存寄存器118。状态寄存器122与I/O控制电路系统112和控制逻辑116通信，以锁存状态信息以供输出到处理器130。

根据各种实施例，电路保护子系统150可布置在数据寄存器120(和/或高速缓存寄存器118)与存储器阵列104之间。举例来说，数据寄存器120和/或高速缓存寄存器118的低压电路系统可耦合到电路保护子系统150的一侧(例如低压侧)，且存储器阵列104的数据线或位线可耦合到电路保护子系统150的另一侧(例如高压侧)。

存储器装置100通过控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可包含至少芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE和写入启用WE#。存储器装置100通过多路复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)且通过I/O总线134将数据输出到处理器130。

举例来说，通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7：0]接收命令，且将命令写入到命令寄存器124中。通过I/O控制电路系统112处的总线134的输入/输出(I/O)引脚[7：0]接收地址，且将地址写入到地址寄存器114中。通过I/O控制电路系统112处的用于8位装置的输入/输出(I/O)引脚[7：0]或用于16位装置的输入/输出(I/O)引脚[15：0]接收数据，且将数据写入到高速缓存寄存器118中。随后将数据写入到数据寄存器120中以用于编程存储器阵列104。对于另一实施例，可省略高速缓存寄存器118，且将数据直接写入到数据寄存器120中。还可通过用于8位装置的输入/输出(I/O)引脚[7：0]或用于16位装置的输入/输出(I/O)引脚[15：0]输出数据。

所属领域的技术人员应了解，可提供额外的电路系统和信号且图1的存储器装置已简化。应认识到，参考图1描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。

另外，尽管根据各种信号的接收及输出的一般惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚的其它组合或其它数目个I/O引脚。存储器阵列104的配置为所属领域的技术人员已知的，且因此将不再进一步论述，除非需要描述本公开的示范性实施例。另外，尽管可结合NAND快闪架构论述示范性实施例，但本文中所描述的实施例不限于NAND快闪，且示范性实施例可包含其它快闪架构，例如NOR快闪等。

数据线有时耦合到可经配置以处理相对低电压的电路系统(例如可被称为低压电路系统)，例如数据高速缓存电路系统。低压电路系统可在读取或写入操作期间将相对低电压(例如0V直到约4V)提供到数据线。然而，在擦除操作(例如涉及NAND存储器阵列)期间，可在某一时间通过将块中的所有存取线接地，例如同时允许各数据线浮动而擦除存储器单元。接着将相对高的擦除电压(例如约20V到30V)施加到上面形成存储器单元的半导体，且因此施加到存储器单元的信道，以从电荷存储结构移除电荷。这可致使数据线浮动到擦除电压附近且可损坏耦合到数据线的低压电路系统。

保护装置(例如场效应晶体管(FET))可耦合在位线与低压电路系统(例如数据高速缓存118的低压电路系统和/或数据寄存器120的低压电路系统)之间，以保护低压电路系统免受可在擦除操作期间在位线上存在的相对高电压影响。举例来说，FET可在擦除操作期间断开以保护低压电路系统免受可存在于位线上的相对高电压影响，且FET可在读取或写入操作期间接通以在低压电路系统与位线之间传递相对低电压。每一电路保护装置可形成于由隔离区(例如浅沟槽隔离(STI)区)与邻近有源区分离且电隔离的有源区上，邻近电路保护装置形成于所述邻近有源区上。位线可耦合到电路保护装置的高压侧，且低压电路系统可耦合到电路保护装置的低压侧。举例来说，对于FET，触点(例如可被称为高压侧触点)可将位线耦合到高压侧上的源极/漏极区，且触点(例如还被称为低压侧触点)可将低压电路系统耦合到低压侧上的源极/漏极区。电路保护装置可在一对一基础上耦合到位线或一个电路保护装置通过多路复用器耦合到两个或更多个数据线。然而，电路保护装置的间距可相对大(例如38nm或更大)，以避免电路保护装置发生故障。相对大的间距占用相当大的面积，且因此可增加存储器装置的大小。

图2A和2B是可包含多个保护电路210以提供高压隔离(例如隔离20V到30V信号)的电路保护子系统150的一部分的示范性实施例的俯视平面图。类似的保护电路详细地论述于申请人的第8,766,365和10,163,893号美国专利中，其以全文引用的方式并入本文中作为背景。因此，为简洁起见，本文中对保护电路的描述集中于本发明技术的特征。另外，虽然本公开的示范性实施例使用与高速缓存和/或数据寄存器相关联的电路保护装置提供，但所属领域的技术人员将理解，本公开可适用于其它类型的存储器电路，例如连接到其它类型的数据线的电路。

在本公开的示范性实施例中，电路保护子系统150可包含布置在线路212中(例如如图2A中所展示垂直地布置)的一或多个保护电路210的集合和布置在保护电路210的线路214中的一或多个保护电路210的另一集合。代表性保护电路210由虚线矩形识别。每一保护电路210可包含源极/漏极节点220、多晶硅栅极215(在本文中也被称为数据栅极215)和源极/漏极节点222。节点220(在本文中也被称为低压(LV)节点220)可经由例如触点225(“LV触点225”)耦合到例如数据高速缓存118和/或数据寄存器120的低压电路系统。取决于存储器操作(例如擦除、读取、编程等)，节点222可耦合到可具有相对高电压(例如，在例如擦除操作期间约20V到约30V)和/或相对低电压(例如，在例如读取或编程操作期间约0V到约4V)的电路系统。在一些实施例中，每一节点222(在本文中也被称为位线(BL)节点222)可经由例如触点227(“BL触点227”)连接到存储器阵列104的相应位线。在操作中，当发生低压存储器操作(例如读取/编程操作)时，可接通数据栅极215以将LV节点220连接到BL节点222。当发生高压存储器操作(例如擦除操作)时，可断开数据栅极215以将LV节点与BL节点222上的高压隔离。如本文所使用，BL节点和对应BL触点在本文中也可被称为BL连接。

保护电路210的各部分可分别形成于由形成于半导体中的隔离区230(例如STI区)界定的个别有源区228中。每一有源区228可包含相应LV节点220、数据栅极215，且可延伸到围绕BL触点227的对应BL节点222(参见例如图2A中的箭头228)。隔离区230可形成于一或多个有源区228的任一侧上。每一隔离区230将邻近有源区228彼此电隔离和/或物理地分离。半导体可由硅(例如单晶硅)构成，且例如可导电地掺杂以具有导电性类型(例如p型导电性)例如以形成p阱。

在一些实施例中，电路保护子系统150可包含经配置以形成一或多个晶体管(例如FET)的有源区域232。有源区域232可由形成用于一或多个晶体管的共用栅极235的多晶硅层覆盖，所述一或多个晶体管在一些实施例中可延伸超出有源区232。在一些实施例中，多晶硅层可分段，使得形成多于一个栅极(例如类似于共用栅极235的栅极)。在一些实施例中，有源区232可包含可形成于多晶硅层中的开口中的一或多个源极(SRC)节点237。SRC节点237可包含可连接到电压源的触点239。如本文所使用，SRC节点和对应的SRC触点在本文中也可被称为SRC连接。在一些实施例中，有源区域232可包含BL节点222的至少部分。由共用栅极235界定的一或多个晶体管可经配置成使得当共用栅极235接通时，BL节点222和一或多个SRC节点237连接，且当共用栅极235断开时，BL节点222和一或多个源极节点237彼此隔离。在一些实施例中，不同于LV节点220，BL节点222和/或SRC节点237不通过形成于半导体中的隔离区(例如STI)彼此分离。替代地，BL节点222通过共用栅极235选择性地电耦合到彼此且电耦合到一或多个SRC节点237。在一些实施例中，有源区228可与有源区232邻接。也就是说，有源区228可从有源区232延伸，如图2A中所展示。当BL节点222连接到低压(例如约0V到约4V)时，断开共用栅极235(例如通过使共用栅极触点237接地)时，BL节点222之间存在足够的隔离。因此，可避免需要形成隔离区以产生用于BL节点222和/或SRC节点237的单独有源区。

在一些实施例中，类似于共用栅极235，用于数据栅极215的多晶硅可延伸超出有源区域228。在读取/编程操作期间，数据栅极215可接通以经由BL节点222和BL触点227将对应的低压电路系统(例如数据高速缓存118和/或数据寄存器120)选择性地耦合到相应位线。在此时间期间，共用栅极235断开以将BL节点222与一或多个SRC节点237隔离，所述SRC节点可经由相应的SRC触点239连接到电压源。在擦除操作期间，数据栅极215可断开以将低压电路系统(例如数据高速缓存118和/或数据寄存器120)与相应位线隔离。在此时间期间，共用栅极235接通以经由一或多个SRC节点237的SRC触点239将BL节点222连接到电压源(例如高电压源)。在一些实施例中，如图2B中所展示，n+掩模层270(内部大部分阴影区)可用于在BL触点227和SRC触点239周围沉积n+植入区域。n+植入区域提供触点周围的低电阻率区以确保更好且更可靠的连接。

随存储器装置变小和/或变得更致密(例如在3D NAND装置中)，可能需要减少存储器阵列(例如存储器阵列104)的位线之间的距离或间距。举例来说，在一些存储器电路中，BL触点在直线(在本文中也被称为“非偏移BL线”)中彼此横向邻近地布置。在此类系统中，BL间距为BL触点之间的距离，且减小BL间距意味着减小BL触点之间的距离。然而，BL触点可已经处于对应于最小有效距离的有效距离处。如本文所使用，“有效距离”意指邻近BL触点之间的最短距离或围绕邻近BL触点安置的n+植入物之间的最短距离，无论哪个距离更短。也就是说，有效距离可不一定为BL触点自身之间的最短距离。这是因为n+植入物具有低电阻率，因此当减小BL间距时，围绕BL触点的n+植入物之间的最短距离可为限制因素。如本文所使用，“最小有效距离”意指BL触点之间的有效距离的进一步减小将导致不利地影响BL-BL泄漏(隔离)和/或击穿电压(BV)，直到BL-BL泄漏和/或BV落在存储器装置的预定设计值之外。位线到位线泄漏影响从位线恰当地读取数据的能力，而BV影响栅极的最大擦除电压和/或栅极氧化物可靠性。举例来说，在一些存储器系统中，38nm的BL间距可对应于5.76nm的有效距离。然而，归因于大批量制造的变化形式，在将BV或BL-BL泄漏保持在存储器装置的预定设计值内时，有效距离的进一步减小可为不可能的。因此，在邻近BL触点沿着直线安置的传统配置中，一旦邻近BL触点的BL间距对应于最小有效距离和/或落在大批量制造的变化形式中时，在不超出关于BL-BL泄漏和/或BV的设计准则的情况下可牺牲的BL间距界限很少或没有且可无法实现进一步减小保护电路的间距。举例来说，认为在传统系统中可无法实现低于37nm的BL间距(对应于5.44nm的有效距离)。

在本公开的一些示范性实施例中，电路保护子系统150中的BL触点227(和/或对应的n+植入物)可位于非偏移BL线上，而横向邻近的BL触点227(和/或对应的n+植入物)可安置于从非偏移BL线偏移预定距离(例如大于零的偏移)的位置中。预定距离或偏移可在垂直于非偏移BL线的方向上。平行于非偏移BL线的方向在本文中被称为“宽度方向”，且垂直于非偏移BL线的方向在本文中可被称为“长度方向”。为了清楚起见，以下描述中在论述BL触点时可省略对n+植入物的参考，但所属领域的技术人员理解，在一些实施例中，电路保护子系统150的BL触点可具有周围的n+植入物(或根据晶体管的类型的p+植入物或另一类型的掺杂)。通过使一些BL触点227在长度方向上偏移，在偏移BL触点与非偏移BL触点之间的宽度方向上的BL间距(“偏移BL间距”)可小于具有邻近非偏移BL触点的电路保护装置的BL间距(“非偏移BL间距”)。图2A中标记为“P”的箭头说明BL间距，其在此情况下对应于偏移BL间距，因为“B”BL触点227偏移。通过使“B”BL触点227(下文进一步论述)偏移，偏移BL间距(例如间距P)可小于非偏移BL间距，且有效距离可在偏移与非偏移BL间距之间保持相同。在一些实施例中，偏移BL间距可小于最小有效距离，同时将BL触点之间的实际有效距离保持在最小有效距离处或高于最小有效距离。

在一些实施例中，多于一个“B”BL触点227从邻近“A”BL触点227偏移且布置在偏移位线连接线OBL(在本文中也被称为“偏移BL线OBL”)上，所述邻近“A”BL触点不偏移且布置在非偏移位线连接线NOBL(在本文中也被称为“非偏移BL NOBL”)上。BL触点227布置在偏移BL线OBL和非偏移BL线NOBL上，以便沿着电路保护子系统150的宽度方向形成偏移交错(或Z形)图案。因此，可沿着非偏移BL线NOBL形成BL触点的集合，且可沿着偏移BL线OBL形成BL触点的另一集合。在一些实施例中，非偏移BL触点和横向邻近的偏移BL触点可形成重复交替图案。举例来说，如图2A和2B中所见，保护电路210的“B”BL触点227(和对应BL节点222)可相对于横向邻近保护电路210的“A”BL触点227(和对应BL节点222)在长度方向上偏移预定距离L1(在本文中也被称为“偏移距离L1”)。在一些示范性实施例中，每一其它保护电路210的BL触点227可安置于偏移距离L1处。然而，在其它实施例中，可使用其它偏移距离图案，例如每隔一个保护电路210、每隔两个保护电路210等。另外，在图2A的示范性实施例中，在偏移交错图案中仅使用单个偏移距离(例如偏移距离L1)。然而，在其它实施例中，相应保护电路的BL触点可安置于任何数目个预定偏移距离图案中。举例来说，保护电路210可以交错图案(例如重复交错图案)安置，其中第一BL触点具有零偏移(例如在非偏移BL线NOBL上)，下一BL触点具有第一预定偏移距离(例如偏移距离L1)，下一BL触点具有不同于偏移距离L1且非零的第二预定偏移距离(未展示)等。在一些实施例中，通过使一或多个保护电路210的BL触点227偏移，电路保护子系统150的长度可增加。然而，由于可通过使BL触点偏移来减小一或多个保护电路210的间距，因此可减小电路保护子系统150的总面积，而不管长度可能增加。另外，因为偏移间距相较于非偏移BL间距减小，所以在使存储器阵列104的物理大小收缩(或在最小程度上收缩而不增加存储器阵列104的物理大小)的同时，存储器阵列104可更致密和/或可添加更多存储器单元。通过布置BL触点227以具有偏移交错图案，可相比于非偏移BL间距减小保护电路210的偏移BL间距，同时保持邻近BL触点227之间的相同有效距离。在一些实施例中，虽然邻近BL触点227之间的有效距离保持在最小有效距离处或大于最小有效距离，但BL间距可减小到小于37nm、小于36nm、35nm到37nm之间或35nm到36nm之间的值。在一些实施例中，虽然邻近BL触点227之间的有效距离保持在最小有效距离处或大于最小有效距离，但BL间距可减小到小于最小有效距离的值。

在一些实施例中，设定偏移距离L1以使得一或多个邻近BL触点227之间(例如偏移BL触点与非偏移BL触点之间)的有效距离D1(参见图2B)等于最小有效距离。在一些实施例中，设定偏移距离L1以使得有效距离D1在5nm到7nm的范围内。如图2B中所见，BL触点227形成于在共用栅极235的多晶硅中具有矩形切口的区域中。在图2B的示范性实施例中，从非偏移BL触点227的n+植入物的拐角到偏移BL触点227的n+植入物的最近拐角测量有效距离D1。当然，多晶硅切口形状不限于矩形形状，且可包含其它形状，例如圆形、椭圆形、三角形等。在一些实施例中，设定偏移距离L1以使得SRC触点239与一或多个邻近偏移BL触点227之间的有效距离D2等于或大于最小有效距离。在一些实施例中，设定偏移距离L1以使得有效距离D2在5nm到7nm的范围内。有效距离D2可为SRC触点239的n+植入物的外部部分(例如拐角或周边的另一部分)到偏移BL触点227的邻近n+植入物的最近外部部分(例如拐角或周边的另一部分)。

在一些实施例中，设定偏移距离L1以使得有效距离D1等于或大于最小有效距离，且设定有源区域232的长度AA1以使得有效距离D2等于或大于最小有效距离。然而，在一些实施例中，为了将有效距离D2维持在最小有效距离处或大于最小有效距离，SRC节点237可选择性地形成于共用栅极235的区中，所述区允许有效距离等于或大于最小有效距离。举例来说，如图2A和2B中所见，SRC节点237可安置于对置BL触点227(和对应BL节点222)不偏移的位置中(例如“A”BL触点227)。SRC节点237和对应的SRC触点239的数目可取决于例如形成连续共用栅极235的个别多晶硅栅极的数目、偏移的BL节点222的数目、到共用栅极235的SRC触点239连接的电阻率和/或到共用栅极235的SRC触点239连接的可靠性等因素。SRC节点237的数目可等于或大于BL节点222的数目。然而，在其它实施例中，源极节点237的数目可小于BL节点222的数目。举例来说，在图2A和2B的实施例中，SRC节点237的数目将为BL节点222的数目的约25％。

图2B说明用于在BL触点227和SRC触点239周围形成n+植入物的n+掩模的示范性实施例。n+掩模层270由多晶硅栅极235重叠。在一些示范性实施例中，n+掩模层270可具有对应于BL触点227的偏移交错图案的交错配置。举例来说，如图2B中所见，n+掩模层270具有与节点222的BL触点227上的偏移交错图案匹配的边缘轮廓272(例如逐步边缘轮廓)。基于n+掩模层270，在一或多个BL触点227和/或一或多个SRC触点239的位置周围的区域将包含n+植入物。通过配置n+掩模层270的边缘以与BL触点227的偏移交错匹配，从BL触点227到节点222的暴露硅部分的距离D3在保护电路210的偏移与非偏移BL节点222之间保持恒定。

如在图2B中最清楚地看到，在一些实施例中，邻近于有源区域232的有源区域228的边缘229可经形成以与有源区域232和/或BL触点227的交错(例如偏移)匹配。举例来说，边缘229可在共用栅极235的指状物236之间形成于共用栅极235的多晶硅下，使得对于保护电路210中的每一者，从BL触点227到有源区域228的边缘229的距离D4处于相同值。在一些实施例中，类似于有源区域228的边缘229，共用栅极235的多晶硅边缘237还可具有对应于BL节点222和/或BL触点227的偏移交错图案的图案。因此，在此类实施例中，类似于距离D4，从BL触点227到相应共用栅极235的多晶硅边缘236的距离对于每一保护电路210可为相同的。

在一些实施例中，从BL触点227到数据栅极215的距离D5可在保护电路210之间为相等的，以便保持BL节点222的总电阻(例如从数据栅极215到相应BL触点227的电阻)在保护电路210之间相等。因此，在一些实施例中，一或多个数据栅极215的位置还可交错与相应BL触点227的偏移交错图案匹配的偏移距离(例如偏移距离L1)。

在一些实施例中，如果数据栅极215交错，则LV节点220和/或LV触点225也可交错(未展示)以使得LV节点220的长度和/或LV节点220的电阻可被设定成彼此相等。也就是说，在一些实施例中，LV节点220和数据栅极215的长度可相等。在一些实施例中(例如如图2A中所展示)，LV节点220和触点225以直线(例如不交错)安置，但数据栅极215交错。因此，在需要低压节点220之间的相等电阻的程度上，LV节点220可经配置(例如组合物或例如长度、宽度等的物理尺寸)以使得电阻值在保护电路210当中相等。

图3A说明电路保护子系统150的部分的简化框图，所述电路保护子系统包含表示数据栅极215的块和说明共用栅极235的简化区段。如图2A和3A中所见，保护电路210沿着含有共用栅极235的电路保护子系统150的中心线镜像。在此实施例中，归因于逐步(或交错)的n+掩模边缘330，BL节点222中的n+植入物相等。因此，有源区域228还可交错以维持如上文所论述的相等电阻。如图3A中所见，共用栅极区段235包含一或多个p阱植入层310。p阱植入层310可安置于BL节点222和/或SRC节点237之间，且用于界定BL节点222之间的边界和/或BL节点222与SRC节点237之间的边界。在一些实施例中，p阱植入层310垂直于对应于邻近BL节点222的n+植入物之间的有效距离的线(例如线320)，和/或对应于SRC节点237的n+植入物与邻近BL节点222的最短距离的线(例如线322)安置。在其它实施例(未展示)中，p阱植入物以直线安置于BL节点222之间和/或BL节点222与SRC节点237之间，使得p阱植入物以90度彼此相交。p阱植入层310的部分可被掺杂(例如轻掺杂)以具有p型导电性，其中掺杂部分对于形成于BL节点222之间的场效应晶体管的沟道和/或形成于BL节点222与SRC节点237之间的场效应晶体管的沟道具有所要阈值电压(Vt)。

图3B说明电路保护子系统的另一实施例的部分的简化框图。电路保护子系统150′包含说明数据栅极215的块及说明共用栅极235的部分的简化区段。在此实施例中，n+掩模层340经配置以具有笔直边缘(参见虚线)。因此，不同于图3A的实施例，n+掩模层340的边缘不包含与“B”BL节点222的偏移匹配的交错。由于笔直边缘，BL节点222中的每一者中的n+植入物分布342(参见阴影区)不相同，且从BL触点227到n+掩模层340的边缘的距离将不同。然而，因为BL节点222包含高度掺杂的n+植入区域342，所以从BL触点227到保护电路210之间的n+掩模层340边缘的电阻中的任何差都是可忽略的。也就是说，当配置保护电路时，可仅考虑有源区域228的非n+掺杂区的电阻。因此，在一些实施例中，保护电路210可经配置成使得数据栅极215不交错，且数据栅极215与n+掩模层340的边缘之间的距离D6被设置成对于保护电路210中的每一者是相同的。从BL触点227和有源区域228的暴露部分和/或到数据栅极215的长度不被设置成相等的，但是这不成问题，因为n+植入区域在电阻方面具有可忽略的差异。当然，在有源区域228的电阻将得益于保护电路210之间的进一步均衡的程度上，可改变每一有源区域228的几何形状(例如宽度、长度和/或形状)和/或组合物(例如n/p掺杂)以使得电阻相等。

如上文所论述，在一些实施例中，n+植入层340的边缘不交错以与BL触点227的交错匹配。然而，在此类实施例中，邻近BL触点227之间的有效距离可能不再为相对于保护电路210的间距的限制尺寸。替代地，在一些实施例中，指状物345中的BL节点222之间的距离X1可能经配置以处于最小有效距离处或大于最小有效距离，以便确保位线至位线隔离和/或击穿电压落在存储器装置的预定设计值内。因此，为了确保距离X1处于最小有效距离处或大于最小有效距离，共用栅极235的多晶硅可延伸到偏移BL节点222的有源区域228中。举例来说，如图3B中所见，多晶硅突片360延伸到“B”或非偏移保护电路210的有源区域228中以确保距离X1处于最小有效距离处或大于最小有效距离。

图3C说明本公开的另一实施例。相对于具有笔直边缘340的n+掩模层，图3C中的实施例类似于图3B的的实施例。然而，代替单个多晶硅栅极(例如共用栅极235)，电路保护子系统150″包含用于线路212中的保护电路210的共享栅极235a″和用于线路214中的保护电路210的共享栅极235b″。共享栅极235a″和235b″可安置在安置于线路212的保护电路210与线路214的保护电路210之间的连续源极区域335的任一侧上。在一些实施例中，连续源极区域335可掺杂有n+植入层。在一些实施例中，连续源极区域335的一侧上的保护电路210与连续源极区域335的另一侧上的保护电路210相比可偏移。在一些实施例中，保护电路的偏移使得共享栅极235a″的非偏移BL节点222与共享栅极235b″的偏移BL节点222对准，且反之亦然。也就是说，电路保护子系统150″中的保护电路210不沿着延伸穿过SRC节点237的中心线镜像，如上文所论述的电路保护子系统150中一样。在一些实施例中，共享栅极235a″和235b″中的每一者可包含一或多个SRC节点237″，其中每一SRC节点237″具有触点239″。在一些实施例中，具有相应SRC触点239″的一或多个SRC节点237″可安置于BL节点222″的对置偏移/非偏移对之间的连续源极区域335中。举例来说，如图3C中所见，SRC节点237″可安置于对置共享栅极上的非偏移BL节点222″与偏移BL节点222″之间。在一些实施例中，连续源极区域335和/或SRC节点237″包含n+植入物。通过使用用于对置保护电路210的偏移配置，具有对应SRC触点239的SRC节点237可安置于每对对置保护电路210之间。因此，尽管电路保护子系统150″可大于电路保护子系统150和150′，但电路保护子系统150″中的更多数目的源极触点可提供更大可靠性。图3C展示其中将连续源极区域335添加到电路保护子系统150″的配置，其类似于电路保护子系统150′的配置。然而，所属领域的技术人员将理解，还可将连续源极区域335添加到电路保护装置，电路保护装置的配置类似于电路保护子系统150的配置。另外，所属领域的技术人员将理解，上文所论述的电路保护装置150和/或150′的其它特征(如包含于电路保护子系统150″中)因此在适当时将为简洁起见不再重复。

在上文所论述的实施例中，用于BL触点和SRC触点的多晶硅层中的开口展示为具有带有直角的形状(例如矩形或其部分)。然而，开口可具有其它类型的形状，例如多边形状、圆形、椭圆形、其部分等。举例来说，如图3D中所见，在一些实施例中，用于BL触点227和/或SRC触点239的多晶硅中的开口可包含面370。可安置面370以便与如图2A和2B中所展示的具有直角的开口相比，增加邻近BL触点227(未展示)之间的有效距离和/或BL触点227与SRC触点239之间的有效距离D2。

在一些3D型存储器装置中，包含控制逻辑(例如控制逻辑116)和/或页缓冲器(例如高速缓存寄存器118)的存储器子系统可安置于存储器阵列(例如存储器阵列104)下方。被称为阵列下CMOS(CUA)的此布置允许存储器子系统小于其中控制逻辑和页缓冲器邻近于存储器阵列定位的系统。然而，甚至被配置为CUA，归因于如何制造一些高速缓存存储器锁存器，关于存储器装置可变得多小可存在限制。在一些高速缓存存储器锁存器中，构成锁存器的CMOS反相器的NMOS和PMOS组件(例如p沟道低压PLV和n沟道低压NLV)形成于单独的阱中。尽管阱可为紧密间隔的，但组件的间隔要求将意味着CMOS反相器的面积大于组件形成于同一阱中的情况。单独的远端阱还意味着组件之间的金属路由可变得拥挤且使收缩CUA的能力复杂化。

为了减小锁存器的间距且因此减小页缓冲器的大小，本公开的示范性实施例包含可并入到NAND锁存器中以产生存储器单元(例如SRAM单元)的集成CMOS反相器。集成CMOS反相器可包含共享共用有源区域的PMOS晶体管和NMOS晶体管。因为NMOS和/或PMOS晶体管为浮动主体，所以不需要n阱植入物。因此，与传统CMOS反相器相比，集成CMOS反相器使用较少空间。在一些实施例中，PMOS晶体管和/或NMOS晶体管可形成为垂直晶体管。在一些实施例中，集成CMOS反相器可包含共用栅极，这可消除连接每一组件的单独栅极的需要。当一个或两个晶体管为垂直时，本公开的集成CMOS反相器允许相邻CMOS反相器极为接近而不关注栅极端盖的多晶硅-多晶硅间隔。因此，可消除对可存在于传统页缓冲器锁存器布局中的栅极端盖(半字节)之间的间隙的需要。

图4A说明包含具有共用输出触点430的平面NMOS晶体管410和垂直PMOS晶体管440的集成反相器400的横截面图。集成反相器400可安置于硅衬底402上。集成反相器400的有源区域为NMOS和PMOS晶体管两者共用，且可由集成反相器400的每一侧上的浅沟槽隔离460界定。如图4A中所见，NMOS晶体管410包含NMOS源极412和NMOS漏极422，它们可为安置到硅衬底402中的n+扩散层。一或多个金属层(例如钨层)可安置于NMOS源极412上以形成NMOS源极触点414。一或多个金属层(例如钨层)可安置于NMOS漏极422上，且金属层还可连接到PMOS漏极444以形成共用输出触点430。沟道413可安置于NMOS源极412与NMOS漏极422之间。沟道413的部分可掺杂有与p型衬底402的导电性不同(例如更高)的导电性，使得掺杂部分具有所要阈值电压(Vt)。NMOS源极412可经由NMOS源极触点414连接到接地电位GND。NMOS晶体管410还可包含安置于源极412和漏极422上方的氧化硅层416。在源极412与漏极422之间，氧化硅层416充当用于平面NMOS晶体管的栅极氧化物。氧化硅层416可沉积在硅衬底402上以便包围金属层414。此外，一或多个氧化硅层可安置于氧化硅层416上，以便将金属层414与周围组件隔离。由多晶硅和/或WSix(钨硅化物)的一或多个层组成的栅极418可安置于氧化硅层416的顶部上。在一些实施例中，栅极418可具有平面NMOS晶体管410和垂直PMOS晶体管440两者共用的环绕栅极(GAA)设计。一或多个金属层(例如钨层)可安置于共用栅极418上以充当到反相器400的输入触点420(Vin)。

垂直PMOS晶体管440包含安置于沟道450上的PMOS源极448，其可为p+植入层。沟道450可由一或多个多晶硅层组成，所述多晶硅可为n型多晶硅。沟道450可安置于PMOS漏极444上，其可为p+扩散层。PMOS漏极444可在可形成于衬底402上的n型扩散层404上形成。PMOS漏极444可连接到可由一或多个金属层(例如钨层)制成的共用输出触点430。因此，共用输出触点430连接到NMOS漏极422和PMOS漏极444两者。氧化硅层416可沉积在硅衬底402上以便包围共用输出触点430的金属。另外，一或多个氧化硅层424可安置于氧化硅层416上，以便包围共用输出430且将共用输出430与共用栅极418隔离。在一些实施例中，氧化硅层424与氧化硅层416的组合物可相同。一或多个金属层(例如钨层)可安置于PMOS源极448上以充当PMOS源极触点452。PMOS源极448可经由PMOS源极触点452连接到Vcc电位(例如3.5伏)。氧化硅层416可安置于硅衬底402上以便包围沟道450。一或多个横向栅极氧化物层446可安置于氧化硅层416上以便包围沟道450(同样参见图4B)。在一些实施例中，横向栅极氧化物层446和氧化硅层416的组合物可相同。

图4B为反相器400的俯视图。如图4B中所见，GAA型栅极418覆盖几乎所有的反相器400。反相器400可配置有一或多个NMOS源极触点414，所述NMOS源极触点可通过一或多个氧化硅层416与栅极418隔离。在图4B的实施例中，存在两个触点414，但可基于设计电阻率、连接的可靠性和连接的复杂性使用任何数目个触点。举例来说，在仅使用一个触点且其有缺陷的情况下，反相器400及因此存储器单元将不可用。然而，形成大量触点可能不经济或技术上不可行。类似地，尽管展示为各自具有两个触点，但是对于输入触点420和/或共用输出触点430可形成一或多个触点。输入触点420连接到栅极418，而共用输出触点430通过一或多个氧化硅层424与栅极418隔离。如图4B中所展示，单个PMOS源极触点452形成于垂直PMOS晶体管440上。然而，在一些实施例中，可形成多于一个PMOS源极触点。在图4A和4B中，PMOS源极448展示为具有矩形柱(例如方形柱)形状。隐藏的沟道450还可具有矩形柱(例如方形柱)形状。然而，PMOS源极448和/或沟道450可具有其它形状，例如圆柱形柱形状。一或多个栅极氧化物层446可包围沟道450以将沟道450与共用栅极418隔离(同样参见图4A)。栅极氧化物层446可具有对应于沟道450的几何形状的几何形状。举例来说，如果沟道450为矩形柱，则栅极氧化物层446可为矩形管，如果沟道450为圆柱形柱，则栅极氧化物层446可为圆柱形管等等。

在操作中，当输入触点420(Vin)具有高信号(例如高电位)时，GAA型共用栅极418也处于高电位。在栅极418为高的情况下，平面NMOS晶体管410接通且垂直PMOS晶体管440断开。在NMOS晶体管410接通的情况下，NMOS源极412(其经由NMOS源极触点414在接地电位GND处)经由沟道413和NMOS漏极422连接到共用输出触点430(Vout)。因此，当输入触点420(Vin)具有高信号时，共用输出触点430(Vout)具有低信号。当输入触点420(Vin)具有低信号(例如低电位)时，栅极418也处于低电位。在栅极418为低的情况下，平面NMOS晶体管410断开且垂直PMOS晶体管440接通。在PMOS晶体管410接通的情况下，经由PMOS源极触点452在Vcc电位下的PMOS源极448经由沟道450和PMOS漏极444连接到共用输出触点430(Vout)。因此，当输入触点420(Vin)具有低信号时，共用输出触点430(Vout)具有高信号。因此，平面NMOS-垂直PMOS反相器400将类似于传统的平面NMOS-平面PMOS反相器表现，但将占用较少空间，因为其不同于全平面CMOS反相器，不需要单独的阱。尽管上文描述了平面NMOS和垂直PMOS，但所属领域的技术人员理解，平面PMOS和垂直NMOS将具有类似配置，但其中p型植入物和n型植入物颠倒。因此，为简洁起见，省略对具有平面PMOS和垂直NMOS的反相器的论述。

图5A说明包含垂直PMOS晶体管510和垂直NMOS晶体管540的集成反相器500的横截面图。集成反相器500可安置于硅衬底502上。集成反相器500的有源区域对于PMOS和MMOS晶体管两者是共用的，且可由集成反相器500的每一侧上的浅沟槽隔离560界定。垂直PMOS晶体管510和垂直NMOS晶体管540包含共用输出触点530和共用栅极518。垂直PMOS晶体管510包含安置于沟道555上的PMOS源极512，其可为p+植入层。沟道555可由一或多个多晶硅层组成，所述多晶硅可为n型多晶硅。沟道555可安置于PMOS漏极522上，PMOS漏极可为安置到硅衬底502中的p+扩散层，硅衬底可为n型阱。氧化硅层516可安置在硅衬底502上以便包围沟道555。PMOS漏极522和NMOS漏极544可连接到共用输出触点530，所述共用输出触点可由一或多个金属层(例如钨层)制成。因此，共用输出触点530连接到PMOS漏极522和NMOS漏极544两者。氧化硅层516可沉积在硅衬底502上以便包围共用输出触点530的金属。另外，一或多个氧化硅层524可安置于氧化硅层516上，以便包围共用输出530且将共用输出530与共用栅极518隔离。在一些实施例中，氧化硅层516和氧化硅层524的组合物可相同。一或多个金属层(例如钨层)可安置于PMOS源极512上以充当PMOS源极触点514。PMOS源极512可经由PMOS源极触点514连接到Vcc电位(例如3.5伏)。一或多个横向栅极氧化物层513可安置于氧化硅层516上以便包围沟道555。共用栅极518可由多晶硅和/或WSix(钨硅化物)的一或多个层组成。共用栅极518可安置于氧化硅层516的顶部上。共用栅极518可为环绕栅极设计。一或多个金属层(例如钨层)可安置于GAA型栅极518上以充当到反相器500的输入触点520(Vin)。

集成反相器500的垂直NMOS晶体管540包含安置于沟道550上的NMOS源极548，所述NMOS源极可为n+植入层。沟道550可由一或多个多晶硅层组成，所述多晶硅可为p型多晶硅。沟道550可安置在NMOS漏极544上，NMOS漏极可为安置到p型扩散层504中的n+扩散层。p型扩散层504可安置于硅衬底502中。NMOS漏极544可连接到共用输出触点530。一或多个金属层(例如钨层)可安置于NMOS源极548上以充当NMOS源极触点552。NMOS源极548可经由NMOS源极触点552连接到接地电位(GND)。氧化硅层516可安置于硅衬底502上以便包围沟道550。一或多个横向栅极氧化物层546可安置于氧化硅层516上以便包围沟道550。

图5B为反相器500的俯视图。如图5B中所见，GAA型栅极518覆盖几乎所有的反相器500。反相器500可配置有形成于垂直PMOS晶体管510上的单个PMOS源极触点514。然而，在一些实施例中，可形成多于一个PMOS源极触点。也就是说，虽然图5B中展示一个触点，但可基于设计电阻率、连接的可靠性和连接的复杂性使用任何数目个触点。类似地，尽管展示出为各自具有两个触点，但是对于输入触点520和/或共用输出触点530可形成一或多个触点。输入触点520连接到栅极518，而共用输出触点530通过一或多个氧化硅层524与栅极518隔离。如在图5B中展示，单个NMOS源极触点552形成于垂直NMOS晶体管540上。然而，类似于PMOS源极触点，在一些实施例中，可形成多于一个NMOS源极触点。在图5A和5B中，PMOS源极512和NMOS源极548展示为具有矩形柱(例如方形柱)形状。隐藏在源极512和548下方的相应沟道555和550中的一个或两个还可具有矩形柱(例如方形柱)形状。然而，PMOS源极512和NMOS源极548中的一个或两个和/或沟道555和550中的一个或两个可具有其它形状，例如圆柱形柱形状。一或多个栅极氧化物层513和546可包围相应沟道555和550。当然，栅极氧化物层513和546可具有对应于相应沟道555和550的几何形状。举例来说，如果沟道555、550中的一个或两个具有矩形柱配置，则相应栅极氧化物层513、546可为矩形管，如果沟道555、550中的一个或两个具有圆柱形柱配置，则相应栅极氧化物层513、546可为圆柱形管等等。

在操作中，当输入触点520(Vin)具有高信号(例如高电位)时，GAA型共用栅极518也具有高电位。在共用栅极518为高的情况下，NMOS晶体管540接通且PMOS晶体管510断开。在NMOS晶体管540接通的情况下，NMOS源极458(其经由PMOS源极触点552在接地电位GND处)经由沟道550和PMOS漏极544连接到共用输出触点530(Vout)。因此，当输入触点520(Vin)具有高信号时，共用输出触点530(Vout)具有低信号。当输入触点520(Vin)具有低信号(例如低电位)时，栅极518也具有低电位。在共用栅极518为低的情况下，NMOS晶体管540断开且PMOS晶体管510接通。在PMOS晶体管510接通的情况下，经由PMOS源极触点514在Vcc电位下的PMOS源极512经由沟道555和PMOS漏极522连接到共用输出触点530(Vout)。因此，当输入触点520(Vin)具有低信号时，共用输出触点530(Vout)具有高信号。如上文所公开的垂直NMOS-垂直PMOS反相器500将类似于传统的平面NMOS-平面PMOS反相器表现，但将占用较少空间，因为其不需要单独的阱。虽然垂直-垂直反相器(例如反相器500)可比平面-垂直(例如反相器400)更紧凑，但在一些情况下，反相器400可更经济。因为反相器中的一者为平面的，所以当制造平面-垂直反相器时可使用传统制造工艺的部分。

图6A说明存储器单元600(例如SRAM单元)，其具有可例如与具有PMOS晶体管和NMOS晶体管的反相器500相同的两个集成反相器610a、b，如上文所论述。如图6A中所见，集成反相器610a、b经定向以使得反相器610a的输入触点620a与反相器610b的输出触点630b对准(例如线性对准)，且反相器610b的输入触点620b与反相器610a的输出触点630a对准(例如线性对准)。在一些实施例中，可安置导电接触带640a和640b(例如金属层)以使得输入触点620a和620b分别连接到输出触点630b和630a。通过使用集成反相器配置，反相器的连接之间的接触带的路由是直接的(例如线性)且较不拥挤，这允许更紧凑的高速缓存配置。

图6B说明具有两个集成反相器610a′和610b′的存储器单元600′，例如SRAM单元。集成反相器610a′可与上文所论述的集成反相器500相同。反相器610b′可类似于反相器500，不同之处在于输入触点620b′和输出触点630b′的定向相比于集成反相器610a′的输入触点620a′和输出触点630a′反转。通过反转输入触点和输出触点，集成反相器中的一者不必旋转180度(如在图6A的情况下)即可使输入触点620a′和620b′分别与对置输出触点630b′和630a′对齐(例如线性对准)，以易于捆绑。在存储器单元600′中，PMOS晶体管在两个反相器之间对准(例如线性对准)，且NMOS晶体管在两个反相器之间对准(例如线性对准)。因此，因为对准类似的晶体管，所以存储器单元600′的制造可比类似的晶体管未对准的情况更不复杂且更容易，同时仍保持简化且路由较不拥挤的优点。

图6C和6D说明用于具有集成反相器的存储器单元(例如SRAM单元)的替代性布局和互连布置。在图6C的实施例中，存储器单元650包含集成反相器660a和660b。集成反相器660a可类似于集成反相器500，但输出触点663a周围的硅层665a延伸到集成反相器660a的有源区域的边缘。在一些实施例中，集成反相器660b还可与集成660a相同。然而，在图6C的实施例中，集成反相器660b关于PMOS和NMOS反相器的布置类似于集成反相器500′，但在集成反相器660b中，输出触点663b周围的硅层665b延伸到集成反相器660b的有源区域的边缘。如图6C中所见，可使用多晶硅连接而非金属连接完成集成反相器之间的连接。举例来说，多晶硅连接带664a可从对应于输入触点662a的多晶硅栅极层668a延伸到对应于输出触点663b的延伸硅层665b。类似地，多晶硅连接带664b可从对应于输入触点662b的多晶硅栅极层668b延伸到对应于输出触点663a的延伸硅层665a。举例来说，多晶硅连接带664a和664b可缝合到相应输出触点663b和663a。也就是说，多晶硅连接带形成到相应的延伸硅层上，且形成对应的输出触点(例如延长的输出触点)以便与多晶硅连接带的部分重叠。举例来说，重叠部分667a表示触点663a到多晶硅连接带664b上的重叠，且重叠部分667b表示触点663b到多晶硅连接带664a上的重叠。

图6D说明存储器单元(例如SRAM单元)的实施例。存储器单元680包含集成反相器690a和690b。PMOS和NMOS晶体管的布置类似于集成反相器500的布置。然而，用于集成反相器的输入和输出形成于PMOS和NMOS晶体管的同一侧上而非晶体管之间。举例来说，如图6D中所见，对应于输入触点的多晶硅栅极区段692a和对应于输出触点的氧化硅区段693a形成于集成反相器690a的PMOS和NMOS晶体管的同一侧上。类似地，对应于输入触点的多晶硅栅极区段692b和对应于输出触点的氧化硅区段693b形成于集成反相器690b的PMOS和NMOS晶体管的同一侧上。在图6D的实施例中，PMOS和NMOS晶体管的布置对于集成晶体管690a和690b两者是相同的，因此反相器中的一者旋转180度。然而，在其它实施例中，PMOS和NMOS晶体管的布置可在集成晶体管690b中反转，使得相同类型的晶体管类似于图6B的实施例线性对准。在一些实施例中，可使用对应接触带695a和695b(例如延长的输出触点)将输入多晶硅栅极区段692a和692b缝合到相应输出氧化硅区段693b和693a中。接触带可为例如多晶硅、金属和/或另一适当的材料。虽然图6A到6D中展示具有垂直PMOS和垂直NMOS配置的集成反相器，但是所属领域的技术人员将认识到，可类似地布置集成反相器400以形成紧凑的存储器单元。因此，为简洁起见，省略平面/垂直存储器单元中的连接的论述。

如上文参看图6D所论述，输入连接和输出连接可安置在集成反相器的同一侧上，使得可使用例如延长的触点方便地且紧凑地连接对应反相器。然而，代替延长的触点，在一些实施例中，修改后的支柱沟道可用于将集成反相器中的一者的输入多晶硅栅极层直接连接到另一集成反相器的输出硅层。举例来说，图7A和7B说明可用于代替图6D的延长触点配置的支柱沟道触点的两个实施例。在图7A的实施例中，集成反相器710的输入支柱连接沉积在另一集成反相器740的输出氧化硅连接742上。为了形成支柱沟道连接720，用于形成支柱沟道720的保护掩模中的开口大于支柱沟道720的直径，使得当沉积用于支柱沟道720的多晶硅时，沟道多晶硅与对应于输入连接的WSix层722和/或多晶硅层724重叠。在一些实施例中，仅WSix层722或多晶硅层724中的一者可形成于氧化硅层726的顶部上。一旦形成支柱沟道720，就在反相器710的输入WSix/多晶硅层722/724与反相器740的输出硅742之间形成具有电流路径730的电连接。在图7A的实施例中，形成侧壁氧化硅728的层，使得电流路径730为支柱沟道720的全长。在图8B的实施例中，在无侧壁氧化硅的情况下形成集成反相器750的支柱沟道752，使得反相器750的输入WSix/多晶硅层722/724与支柱沟道752的多晶硅直接电接触，且在反相器750与反相器740的输出硅742之间形成较短电流路径732。在一些实施例中，使得支柱沟道720和/或752的直径尽可能小以将电容保持尽可能小，同时维持可靠的电连接。

图8A至8C说明用于具有平面NMOS及垂直PMOS的集成反相器的简化高级制造工艺。所属领域的技术人员理解CMOS反相器的制造工艺的细节，且因此为简洁起见，省略与光刻胶层、掩模、化学和/或等离子蚀刻相关的细节和其它已知细节。在沉积氧化硅层808之前，将浅n型植入层804沉积到p型衬底802上。n型植入层804的沉积提供垂直PMOS晶体管的隔离。可随后将p+植入层806添加在n型植入层804的顶部上以充当用于垂直PMOS晶体管的漏极。n型植入层804和p+植入层806的布置使得n型植入层区域较大且延伸超出p+植入层806的区域。举例来说，在一些实施例中，n型植入层804成角度和/或在p+植入层806之后执行抗蚀剂修整蚀刻，使得n型植入区域比p+植入层区域延伸得更远。在垂直NMOS晶体管的情况下，仅充当漏极的n+植入层可沉积在p型衬底上。对于垂直CMOS反相器，可执行用于上文所论述的垂直PMOS晶体管和垂直NMOS晶体管的步骤。在沉积p+植入层806之后，可沉积一或多个氧化硅层808、一或多个多晶硅栅极层810和/或一或多个WSix(例如硅化钨)栅极层812。按适当顺序添加层且蚀刻至少栅极层810/812以产生中间组件，其中沉积在有源区域上的氧化硅层808由多晶硅栅极层810覆盖，且STI区域830中的WSix栅极层812和氧化硅层808由WSix栅极层812覆盖。

如图8B中所见，具有用于垂直PMOS晶体管的沟道818的开口的保护层814沉积在WSix栅极层814上。保护层814的厚度可基于垂直沟道的多晶硅应在WSix栅极层812上方延伸的所要的量。在沉积保护层814之后，对Wsix和多晶硅栅极层812/814执行蚀刻以产生用于垂直PMOS晶体管的沟道818的孔。沉积一或多个氧化硅层，且执行栅极侧壁蚀刻以产生孔且将底部暴露给p+植入层806。通过形成横向栅极816，沉积一或多个多晶硅层以产生沟道818。中间组件随后经历对保护层814的顶部的化学机械抛光(CMP)。随后蚀刻掉保护层814(图8B中未示出)。

在蚀刻掉保护层814之后，如图8C中所见，执行栅极蚀刻以界定共用栅极配置，所述共用栅极配置包含用于输出触点区域(Vout)的开口。可在栅极蚀刻处理之后分别沉积分别对应于源极和漏极的n+植入层822和824。另外，可将对应于垂直PMOS晶体管的源极的p+植入层820沉积在沟道818上。在氧化硅累积且随后蚀刻用于接地GND和Vout触点的开口之后，可沉积一或多个金属(例如钨)层以形成源极Vcc、接地GND、Vin和Vout触点。

在其中集成CMOS反相器包含平面NMOS和垂直PMOS的一些实施例中，垂直PMOS的制造可通过凹槽蚀刻硅衬底以产生PMOS沟道(例如硅台面)而非通过如上文所论述的硅沉积形成沟道来实现。如图9A中所见，n型硅层908形成于p型硅衬底902上。如图9B中所见，硬掩模912沉积在对应于用于PMOS晶体管的n型沟道的区域上，且接着蚀刻n型硅层908直至到达p型衬底902为止。归因于硬掩模912，形成对应于用于PMOS晶体管的n型沟道的台面910。在刻蚀过程之后，在p型植入层下方形成n型槽。也就是说，一或多个n型掺杂剂层沉积到台面910下方的p型衬底中以产生n型植入物904。n型植入物904的n型掺杂剂层可成角度，使得n型植入物904包覆已经沉积在台面910下方的p型植入物906。

如图9C中所见，在刻蚀过程之后，添加光致抗蚀剂层922，光致抗蚀剂层922中的开口对应于PMOS晶体管的漏极。制造过程接着包含将p+植入层914添加到p型植入物906中(参见图9B)。如图9D中所见，形成过程包含沉积一或多个氧化硅层916，接着沉积一或多个多晶硅层918和一或多个额外氧化硅层920。另外，每一STI被掩蔽且被蚀刻。氧化硅层920可包含具有条带的牺牲氧化物以修复任何蚀刻诱发的损坏。如图9E中所见，STI处的氧化硅921凹进多晶硅层918的顶部下方。一或多个WSix层924可沉积在多晶硅层918的顶部上。在一些实施例中，多晶硅的额外薄层可基于有源区域-STI界面的拓扑在WSix层924之前沉积。

在沉积WSix层924之后，如图9F中所见，执行刻蚀以将硬掩模912暴露于台面910上，且将NMOS晶体管的漏极区域930和源极区域928暴露于硅衬底902的顶部上。可执行另外的湿式蚀刻以从台面910的顶部移除硬掩模912。另外，使用适当的掩模，可执行p+植入物沉积以产生PMOS晶体管的源极926，且可执行n+植入物沉积以产生NMOS晶体管的源极928和漏极930。在如图9G中所见的后端氧化物填充和CMP之后，可沉积用于NNMOS源极928的源极触点(例如接地GND)、用于共用栅极924的输入触点(例如Vin)、桥接NMOS漏极930与PMOS漏极914之间的n+/p+界面的输出触点(例如Vout)，和用于PMOS源极926的源极触点(例如Vcc)。

尽管本文中已说明并描述具体实施例，但所属领域的技术人员应了解，经计算以实现类似(例如相同)目的的任何布置可取代所展示的具体实施例。举例来说，对于其它实施例，增强型-场效应晶体管可取代上文所描述的耗尽型-场效应晶体管。举例来说，金属-栅极-增强型-场效应晶体管可取代金属-栅极-耗尽型-场效应晶体管，且横向-栅极-增强型-场效应晶体管可取代横向-栅极-耗尽型-场效应晶体管。因此，本申请意图涵盖实施例的任何调适或变型。

技术的实施例的以上详细描述并不意图是详尽的或将技术限于上文所公开的精确形式。如相关领域的技术人员将认识到，尽管上文出于说明性目的描述了本技术的具体实施例和实例，但是可在所属领域的技术人员的技术范围内进行各种等效的修改。举例来说，尽管步骤以给定次序呈现，但替代性实施例可以不同次序执行步骤。还可组合本文中描述的各种实施例以提供另外实施例。

根据前述内容，应了解，本文中已出于说明性目的描述本技术的具体实施例，但尚未展示或详细描述熟知结构和功能以避免不必要地模糊对本技术的实施例的描述。在上下文允许的情况下，单数或复数术语还可分别包含复数或单数术语。此外，除非词语“或”被明确地限制成仅意指对参考两个或更多个项目的列表的其它项目排他的单个项目，否则此列表中的“或”的使用应理解为包含：(a)列表中的任何单个项目、(b)列表中的所有项目或(c)列表中的项目的任何组合。举例来说，如本文(包含在权利要求书中)所使用，如在项目列表(例如，以例如“…中的至少一个”或“…中的一或多个”的短语开头的项目列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一个的列表指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。此外，术语“包括”、“包含”、“具有”及“带有”贯穿全文用于意指至少包含一或多个所叙述特征，使得不排除任何更大数目个相同特征和/或额外类型的其它特征。

处理装置(例如处理器130和/或另一控制器)表示一或多个通用处理装置，例如微处理器、中央处理电路等等。更具体地说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置(例如处理器130和/或另一控制器)也可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等等。

机器可读存储媒体(也被称为计算机可读媒体)上存储有一或多个指令集或体现本文所描述的方法或功能中的任何一或多者的软件。机器可读存储媒体可为例如存储器系统100或另一存储器装置。术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一或多者的任何媒体。术语“机器可读存储媒体”应因此被认为包含但不限于固态存储器、光学媒体和磁性媒体。

还应了解，在不脱离本公开的情况下可做出各种修改。举例来说，所属领域的一般技术人员将理解，本技术的各个组件可进一步划分成子组件，或本技术的各个组件和功能可组合和集成。此外，在特定实施例的上下文中描述的本技术的某些方面还可在其它实施例中组合或消除。此外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可以显示此类优点，且并非所有的实施例都要显示此类优点以落入本技术的范围内。因此，本公开及相关联的技术可涵盖未明确地展示或描述的其它实施例。