半导体集成电路及其制备方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体集成电路及其制备方法。

背景技术

BCD(Bipolar CMOSDMOS)器件中集成有双极型晶体管Bipolar、CMOS器件与DMOS器件，它综合了双极型晶体管Bipolar其高跨导、强负载驱动能力、CMOS器件的集成度高、低功耗的特点，以及DMOS器件的高压大电流驱动等优点，并且BCD器件具有低成本、易封装、易设计和外围芯片更简洁等特点，从而被快速发展并广泛应用于各个领域中。以及，功率晶体管器件由于其具有较低的导通电阻和较快的切换速度，从而可被应用于模拟电路中。

随着半导体技术的发展，产品趋于小型化的需求不断增长，为此希望可以在不影响各自器件的性能的基础上，实现功率晶体管器件和BCD器件集成在同一芯片上。

发明内容

本发明的目的在于提供一种半导体集成电路的制备方法，用于实现功率晶体管器件和BCD器件可集成在同一芯片上，并且还借助BCD器件的工艺优化功率晶体管器件的性能。

本发明提供的一种半导体集成电路的制备方法，包括：提供衬底，所述衬底具有BCD器件区和功率器件区，并在所述功率器件区的衬底内形成有栅极沟槽；执行第一离子注入工艺，以在所述BCD器件区的衬底内形成第一掺杂区，同时在所述栅极沟槽的下方形成第二掺杂区，其中所述功率器件区的衬底区域具有第一导电类型，所述第一掺杂区和所述第二掺杂区具有第二导电类型；以及，在所述栅极沟槽内形成功率晶体管器件的栅电极，在所述BCD器件区的衬底上形成BCD器件。

可选的，所述第二掺杂区间隔设置在所述栅极沟槽的下方。

可选的，所述第二掺杂区从所述栅极沟槽的沟槽底部向下扩展；以及，在形成所述第二掺杂区之后，还包括：执行第二离子注入工艺，以在以在所述栅极沟槽的下方形成第一导电类型的第三掺杂区，所述第三掺杂区从所述栅极沟槽的沟槽底部向下扩展，并且所述第三掺杂区向下扩展的深度位置高于所述第二掺杂区向下扩展的深度位置，以使所述第二掺杂区靠近沟槽底部的部分替代为所述第三掺杂区。

可选的，所述第三掺杂区的宽度至少大于所述栅极沟槽的沟槽底部的宽度尺寸，以使所述第三掺杂区包围所述栅极沟槽的沟槽底部。

可选的，所述第一掺杂区用作所述BCD器件区内的DMOS管或者CMOS管的阱区。

可选的，所述功率晶体管器件包括屏蔽栅场效应晶体管。

本发明还提供了一种半导体集成电路，包括：衬底，所述衬底具有BCD器件区和功率器件区；功率晶体管器件，形成在所述衬底的功率器件区内，所述功率器件区的衬底区域具有第一导电类型，以及在所述功率器件区的衬底内形成有栅极沟槽，所述功率晶体管器件的栅电极形成在所述栅极沟槽内，并且在所述栅极沟槽的下方形成有第二导电类型的第二掺杂区；以及，BCD器件，形成在所述衬底的BCD器件区，并在所述BCD器件区的衬底内形成有第二导电类型的第一掺杂区。

可选的，所述第二掺杂区间隔设置在所述栅极沟槽的下方。

可选的，在所述栅极沟槽的下方还形成有第一导电类型的第三掺杂区，所述第三掺杂区从所述栅极沟槽的沟槽底部向下扩展，并且所述第三掺杂区向下扩展的深度位置高于所述第二掺杂区向下扩展的深度位置，以使所述第二掺杂区和所述栅极沟槽之间间隔有所述第三掺杂区。

可选的，所述第三掺杂区的宽度至少大于所述栅极沟槽的沟槽底部的宽度尺寸，以使所述第三掺杂区包围所述栅极沟槽的沟槽底部。

可选的，所述第一掺杂区用作所述BCD器件区内的DMOS管或者CMOS管的阱区。

可选的，所述功率晶体管器件包括屏蔽栅场效应晶体管。

本发明提供的半导体集成电路的制备方法中，在执行第一离子注入工艺以在BCD器件区内形成第一掺杂区的同时，还借助该第一离子注入工艺在栅极沟槽的下方形成第二掺杂区，通过在栅极沟槽的下方设置第二掺杂区以实现对衬底内的电场调制作用，使得电场可向衬底的更深位置中扩展，有效提高了功率晶体管器件的击穿电压。或者说，可以在维持功率晶体管器件的耐压性能的基础上，降低栅极沟槽的深度，从而可避免由于沟槽的深度过大而导致基片容易发生形变的问题。

附图说明

图1所示的本发明一实施例中的半导体集成电路的制备方法的流程示意图

图2-图6为本发明一实施例中的半导体集成电路在其制备过程中的结构示意图。

图7为现有的一种功率晶体管器件其衬底内的电场分布图。

图8为本发明一实施例中的功率晶体管器件其衬底内的电场分布图。

其中，附图标记如下：

100-衬底；

100A-BCD器件区；

100B-功率器件区；

210-栅极沟槽；

220-第二掺杂区；

230-第三掺杂区；

240-场氧化层；

250-屏蔽电极；

260-栅极氧化层；

270-栅电极；

280-阱区；

290-源区；

310-第一掺杂区；

320-栅极结构；

330-源漏区。

400-牺牲氧化层；

具体实施方式

本发明的核心思路在于提供一种半导体集成电路的制备方法，该制备方法可以实现BCD器件和功率晶体管器件在同一芯片上的集成设置，并且该制备方法还可借助BCD器件的离子注入工艺，在功率晶体管器件中额外设置一掺杂区，以利于提高功率晶体管器件的击穿电压，提高功率晶体管器件的性能。具体可参考图1所示的本发明一实施例中的半导体集成电路的制备方法的流程示意图，如图1所示，该半导体集成电路的制备方法包括如下步骤。

步骤S100，提供衬底，所述衬底具有BCD器件区和功率器件区，并在所述功率器件区的衬底内形成有栅极沟槽。

步骤S200，执行第一离子注入工艺，以在所述BCD器件区的衬底内形成第一掺杂区，同时在所述栅极沟槽的下方形成第二掺杂区，其中所述功率器件区的衬底区域具有第一导电类型，所述第一掺杂区和所述第二掺杂区具有第二导电类型。

步骤S300，在所述栅极沟槽内形成功率晶体管器件的栅电极，在所述BCD器件区的衬底上形成BCD器件。

本发明提供的半导体集成电路的制备方法中，在制备BCD器件时所执行的离子注入工艺还同时应用于功率晶体管器件中，以借助BCD器件的离子注入工艺率晶体管器件的在功率晶体管器件中额外设置一掺杂区，有利于提高功率晶体管器件的耐压性能。此外，在维持器件的击穿电压不变的情况下，还有利于降低栅极沟槽的深度，改善由于栅极沟槽的深度过大而容易引起基片发现形变的问题。

以下结合附图和具体实施例对本发明提出的半导体集成电路及其制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应当认识到，附图中所示的诸如“上方”，“下方”，“顶部”，“底部”，“上方”和“下方”之类的相对术语可用于描述彼此之间的各种元件的关系。这些相对术语旨在涵盖除附图中描绘的取向之外的元件的不同取向。例如，如果装置相对于附图中的视图是倒置的，则例如描述为在另一元件“上方”的元件现在将在该元件下方。

在步骤S100中，具体参考图2所示，提供衬底100，该衬底100具有BCD器件区100A和功率器件区100B。其中，BCD器件区100A用于制备BCD器件，功率器件区100B用于形成功率晶体管器件，该功率晶体管器件例如为SGT晶体管(即，屏蔽栅场效应晶体管)。本实施例中，以形成SGT晶体管为例进行说明。

继续参考图2所示，在功率器件区100B的衬底内形成有栅极沟槽210，该栅极沟槽210用于容纳功率晶体管器件的栅极结构。本实施例中以SGT器件为例，因此后续工艺中将在该栅极沟槽210内依次形成屏蔽电极和栅电极。需要说明的是，在后续工艺中将在栅极沟槽210的下方形成第二掺杂区220，通过该第二掺杂区220增强器件在反向关断时的耗尽能力，增大衬底内的电场扩展深度，以利于提高器件的击穿电压。具体示例中，还可以在维持器件的击穿电压不变的情况下，缩减栅极沟槽210的深度，改善因为栅极沟槽210的深度过大而导致基片容易发生形变的问题。

在步骤S200中，具体参考图3所示，执行第一离子注入工艺，以在BCD器件区100A的衬底内形成第一掺杂区310，同时在栅极沟槽210的下方形成第二掺杂区220，其中功率器件区100B的衬底区域具有第一导电类型，第一掺杂区310和第二掺杂区220具有第二导电类型。具体示例中，可采用具有第一导电类型的衬底100，此时BCD器件区100A的衬底区域和功率器件区100B的衬底区域均为第一导电类型。

其中，第一导电类型和第二导电类型为相反的导电类型，例如第一导电类型为N型，则第二导电类型为P型；或者，第一导电类型为P型，则第二导电类型为N型。本实施例中，以第一导电类型为N型、第二导电类型为P型进行举例说明，即，本实施例中的衬底100为N型衬底，第一掺杂区310和第二掺杂区220均为P型掺杂区。

结合图2和图3所示，在执行第一离子注入工艺之前，还可包括：在衬底100上形成牺牲氧化层400，该牺牲氧化层400覆盖BCD器件区100A的衬底顶表面和功率器件区100B内栅极沟槽210的内壁。之后，即可在牺牲氧化层400的间隔下执行离子注入工艺，以利用该牺牲氧化层400在离子注入的过程中对衬底100进行保护，避免离子注入表面受到离子轰击而造成损伤。

本实施例中，利用第一离子注入工艺，同时在BCD器件区100A和功率器件区100B内形成第二导电类型的掺杂区，从而可节省制备步骤，简化工艺。其中，第一离子注入工艺可根据BCD器件区100A内第一掺杂区310的离子浓度需求而对应调整注入参数，此时可使得第二掺杂区220的离子掺杂浓度和第一掺杂区310的离子掺杂浓度相同或接近相同。例如本实施例中，利用第一离子注入工艺在BCD器件区100A内形成的第一掺杂区310可用作DMOS管或者CMOS管的阱区，此时功率器件区100B内形成的第二掺杂区220的掺杂浓度与BCD器件区100A内的DMOS管或者CMOS管的阱区的掺杂浓度一致。

本实施例中，第二掺杂区220从栅极沟槽210的沟槽底部向下扩展。在此基础上，可进一步参考图4所示，在形成第二掺杂区220之后还包括：执行第二离子注入工艺，以在栅极沟槽210的下方形成第一导电类型的第三掺杂区230(例如，N型第三掺杂区230)，第三掺杂区230从栅极沟槽210的沟槽底部向下扩展，并且第三掺杂区230向下扩展的深度位置高于第二掺杂区220向下扩展的深度位置，以使得第二导电类型的第二掺杂区220靠近沟槽底部的部分被替代为第一导电类型的第二掺杂区230。即，栅极沟槽210和第二掺杂区220之间间隔有第一到底类型的第三掺杂区230。

其他示例中，还可使第二掺杂区220间隔栅极沟槽210的沟槽底部而形成在栅极沟槽的下方，此时栅极沟槽210和第二掺杂区220之间间隔有第一导电类型的衬底部分。

此外，功率器件区100B内的第三掺杂区230还可以和BCD器件区100A内的第一导电类型的掺杂区同时形成，从而可进一步节省制备步骤，简化工艺。

在步骤S300中，具体参考图5-图6所示，在栅极沟槽210内形成功率晶体管器件的栅电极270，在BCD器件区100A的衬底上形成BCD器件。

本实施例中，以所制备的功率晶体管器件包括屏蔽栅场效应晶体管(SGT器件)为例，此时在该栅极沟槽210内还形成有屏蔽电极250，栅电极270形成在屏蔽电极250的上方。

如图5所示，在栅极沟槽210内依次形成屏蔽电极230和栅电极240的方法包括：去除牺牲氧化层400，并在栅极沟槽210内形成第一氧化层240，第一氧化层240覆盖栅极沟槽210的内壁，其中第一氧化层240例如可采用氧化工艺形成，并可设置为具有较大厚度，以保障器件的耐压性能；接着，在栅极沟槽210的下部分中形成屏蔽电极250，并在屏蔽电极250的顶表面上形成隔离层；接着，可利用氧化工艺，在隔离层上方的沟槽侧壁上形成第二氧化层260，该第二氧化层260的厚度可根据所形成的晶体管器件的阈值电压等相关性能而对应设置；之后，在该栅极沟槽210内形成栅电极270，栅电极270形成在隔离层上，从而可以在隔离层的分隔下使得栅电极270与下方的屏蔽电极250相互隔离。

以及，BCD器件区100A内可形成有双极型晶体管、CMOS管和DMOS管。图6中仅示例性的示出了在BCD器件区100A内形成CMOS管的结构，以及利用第一离子注入工艺在BCD器件区100A内形成的第一掺杂区310用作CMOS管的阱区(例如，P型阱区)。接着，在BCD器件区100A的衬底表面上形成栅极结构320；之后，在该栅极结构320的两侧形成CMOS管的源漏区330。

继续参考图6所示，在功率器件区100B的衬底内还形成有功率晶体管器件的阱区280和源区290。具体示例中，可以在同一离子注入工艺中同时在BCD器件区100A内形成CMOS管的源漏区330，在功率器件区100B内形成功率晶体管器件的源区290。以及，针对功率器件区100B内的功率晶体管器件而言，还可通过对衬底100的背面进行第二导电类型的离子注入以形成漏区。

基于如上所述的制备方法，本实施例中还提供了一种半导体集成电路，例如可参考图6所示，该半导体集成电路包括：衬底100，该衬底100上具有BCD器件区100A和功率器件区100B；形成在衬底的功率器件区100B内的功率晶体管器件；以及，形成在衬底的BCD器件区100A内的BCD器件。其中，该功率晶体管器件具体为垂直型的晶体管器件，例如包括SGT器件、IBGT器件等。以及，BCD器件可包括双极型晶体管、CMOS管和DMOS管。

具体示例中，功率器件区100B的衬底区域具有第一导电类型(例如N型)，以及在功率器件区100B的衬底内形成有栅极沟槽210，功率晶体管器件的栅电极270形成在该栅极沟槽210内。本实施例中，以功率晶体管器件具体包括SGT器件为例，此时在栅极沟槽内还形成有屏蔽电极250，屏蔽电极250形成在栅极沟槽的下部分中，栅电极270形成在屏蔽电极250的上方。

继续参考图6所示，在栅极沟槽210的下方形成有第二导电类型的第二掺杂区220(例如，P型的第二掺杂区220)。需要说明的是，在功率器件区100B其第一导电类型的衬底区域中形成第二导电类型的第二掺杂区220，该第二掺杂区220与衬底区域构成PN结，因此在功率晶体管器件反向关断的过程中，可在第二掺杂区220内形成耗尽层，增加了耗尽层的面积，有效提高了器件的击穿电压。

其中，第二掺杂区220可间隔的设置在栅极沟槽210的下方，以实现电场调制作用，使得衬底100内的电场可以由栅电极270向下扩展至更深的位置，增大电场分布面积，提高器件的耐压性能。

本实施例中，在第二掺杂区220和栅极沟槽210之间可间隔有第一导电类型的第三掺杂区230(例如，N型的第三掺杂区230)，具体来说，第三掺杂区230从栅极沟槽的沟槽底部向下扩展，并且第三掺杂区230向下扩展的深度位置高于第二掺杂区220向下扩展的深度位置，以使第二掺杂区220和栅极沟槽210之间间隔有该第三掺杂区230。此时，第二掺杂区220与第三掺杂区230的交界位置形成PN结，在器件反向关断的过程中该PN结的附近可另产生一电场峰值，增加了电场在衬底内的波峰数量，相应的可降低各个波峰的峰值，使得器件的击穿电压可进一步提高。进一步的，可使第三掺杂区230的宽度至少大于栅极沟槽的沟槽底部的宽度尺寸，以使第三掺杂区230包围栅极沟槽的沟槽底部。

具体可结合图7和图8所示，其中图7为现有的一种功率晶体管器件其衬底内的电场分布图，图8为本发明一实施例中的功率晶体管器件其衬底内的电场分布图。首先参考图7所示，该功率晶体管器件在其反向关断的过程中，衬底内仅在栅电极270和屏蔽电极250的底部分别产生有电场峰值，由于图7所示的器件其衬底内的电场仅形成两个电场峰值，电场峰值的电场强度较大，容易被击穿。接着参考图8所示，图8所示的功率晶体管器件在其反向关断的过程中，电场分布具体由栅电极270向下扩展，并在屏蔽电极250的下方还进一步扩展至衬底的更深位置中，以及其电场不仅在栅电极270和屏蔽电极250的底部分别产生有电场峰值，同时由于栅极沟槽的下方还设置有第二导电类型的第二掺杂区220，使得电场可进一步向下扩展，并在第二掺杂区220和第三掺杂区230所形成的PN结附近可另产生一电场峰值。可见，在图8所示的器件中，通过设置第二掺杂区220和第三掺杂区230，不仅可实现衬底100内的电场向下扩展至更深的位置，并且还可额外增加一电场峰值，从而使得电场分布中的各个波峰位置的峰值(即，电场强度)均得以降低，大大提高了器件的击穿电压。或者，在维持器件的相同击穿电压下，可以使得功率晶体管器件的栅极沟槽210的深度得以减小，解决由于栅极沟槽210的深度过大而导致基片容易发生形变的问题。

继续参考图6所示，在BCD器件区100A的衬底内则形成有第二导电类型的第一掺杂区310(例如，P型的第一掺杂区310)，该第一掺杂区310例如可用作所述BCD器件区内的DMOS管或者CMOS管的阱区。其中，第一掺杂区310和第二掺杂区220具体可利用同一离子注入工艺形成，因此第一掺杂区310和第二掺杂区220具备相同的导电类型，并且掺杂浓度相同或者接近相同。

需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。以及，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。此外还应该认识到，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。