半导体封装结构及制备方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体封装结构及制备方法。

背景技术

在所有部门，行业和地区，电子行业都在不断要求提供更轻、更快、更小、多功能、更可靠和更具成本效益的产品。为了满足众多不同消费者的这些不断增长的需求，需要集成更多的电路来提供所需的功能。在几乎所有应用中，对减小尺寸，提高性能和改善集成电路功能的需求不断增长。

发明内容

有鉴于此，本公开实施例提供一种半导体封装结构及制备方法。

根据本公开实施例的第一方面，提供了一种半导体封装结构，包括：

第一封装结构，包括芯片堆叠结构和塑封料，所述芯片堆叠结构上设置有第一导电块，所述塑封料包裹所述芯片堆叠结构，并暴露所述第一导电块；

第二封装结构，设置在所述芯片堆叠结构上，与所述第一导电块电连接；

其中，所述第一封装结构与所述第二封装结构之间存在空隙。

在一些实施例中，所述第一封装结构还包括：

基板，所述基板包括相对设置的上表面和下表面，所述上表面和所述下表面上分别设置有第一导电图案和第二导电图案；

所述基板还包括位于所述上表面和所述下表面之间的信号通道，所述信号通道连接所述第一导电图案和所述第二导电图案。

在一些实施例中，所述芯片堆叠结构包括：

第一芯片，设置在所述基板上；

第二芯片，偏移地设置在所述第一芯片上；

其中，所述第一芯片和所述第二芯片分别通过引线连接所述基板，所述引线位于所述芯片堆叠结构的同侧。

在一些实施例中，所述引线连接至同一所述第一导电图案上。

在一些实施例中，所述塑封料覆盖所述引线。

在一些实施例中，所述第一导电块的顶面低于所述塑封料的顶面。

在一些实施例中，所述第二封装结构通过第一焊球设置在所述第一导电块上，且所述第一焊球突出于所述塑封料。

在一些实施例中，所述芯片堆叠结构包括：

多个芯片，所述芯片包括相对设置的第一表面和第二表面，所述第一导电块位于所述第一表面上，所述第二表面上设置有第二导电块；所述第一导电块和所述第二导电块通过第一信号孔连接。

在一些实施例中，所述芯片堆叠结构中最底部的所述第二导电块通过第二焊球连接所述第一导电图案，相邻两个所述芯片之间通过第二焊球连接。

在一些实施例中，所述塑封料还位于相邻两个所述芯片之间。

在一些实施例中，所述第一导电块与所述塑封料共面。

在一些实施例中，还包括填充层，所述填充层填满所述空隙。

在一些实施例中，所述填充层的导热系数大于所述塑封料的导热系数。

在一些实施例中，所述填充层中的填料体积小于所述塑封料的填料体积。

在一些实施例中，所述第一芯片通过粘结层设置在所述基板上，所述基板还包括虚拟通道，所述粘结层位于所述虚拟通道上，且所述虚拟通道的导热系数大于所述粘结层的导热系数。

在一些实施例中，所述粘结层包括第一粘结层和第二粘结层，所述第二粘结层位于所述第一粘结层上，所述第一粘结层的弹性模量小于所述第二粘结层的弹性模量。

在一些实施例中，所述基板还包括虚拟通道，所述第二焊球通过所述虚拟通道连接至所述第二导电图案。

根据本公开实施例的第二方面，提供了一种半导体封装结构的制备方法，包括：

提供第一封装结构，所述第一封装结构包括芯片堆叠结构和塑封料，所述芯片堆叠结构上设置有第一导电块，所述塑封料包裹所述芯片堆叠结构，并暴露所述第一导电块；

提供第二封装结构，将第二封装结构设置在所述芯片堆叠结构上，所述第二封装结构与所述第一导电块电连接；

其中，所述第一封装结构与所述第二封装结构之间存在间隙。

本公开实施例中，通过在芯片堆叠结构上设置第一导电块，通过第一导电块将独立的第一封装结构和第二封装结构连接，因此第一导电块就起到中介的作用，不需要额外使用其他中介结构进行连接，降低了半导体封装结构的封装高度。同时因为第一封装结构和第二封装结构是独立封装的，可以分别对第一封装结构和第二封装结构进行测试，从而可以更加快速的进行失效分析，由此在组成半导体封装结构之后，可以不对整体结构进行测试。并且第二封装结构与第一封装结构之间存在空隙，由此增加了二者之间的间距，从而能提高第二封装结构的散热效率，减少热量对芯片的影响。

附图说明

为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的半导体封装结构的结构示意图；

图2为本公开另一实施例提供的半导体封装结构的结构示意图；

图3为本公开另一实施例提供的第一封装结构的结构示意图；

图4至图6为公开实施例提供的半导体封装结构的其他示例；

图7为公开实施例提供的半导体封装结构的制备方法的流程示意图；

图8a至图8f为本公开实施例提供的半导体封装结构在制备过程中的器件结构示意图；

图9a至图9c为本公开另一实施例提供的半导体封装结构在制备过程中的器件结构示意图。

附图标记说明：

1-圆环；2-载带；

10-基板；11-基板衬底；12-基板上绝缘介质层；13-基板下绝缘介质层；14-第一导电图案；15-第二导电；16-信号通道；17-基板连接凸块；18-虚拟通道；

20-芯片堆叠结构；21-第一芯片；22-第二芯片；210-第一表面；220-第二表面；201-第一导电块；202-第二导电块；203-第一信号孔；204-第二焊球；

30-塑封料；301-第一填料；

40-引线；

50-粘结层；51-第一粘结层；52-第二粘结层；

60-第二封装结构；61-第一焊球；62-第二基板；

70-填充层；701-第二填料。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。

本公开实施例提供了一种半导体封装结构。图1为本公开实施例提供的半导体封装结构的结构示意图。

参见图1，所述半导体封装结构，包括：第一封装结构，包括芯片堆叠结构20和塑封料30，所述芯片堆叠结构20上设置有第一导电块201，所述塑封料30包裹所述芯片堆叠结构20，并暴露所述第一导电块201；

第二封装结构60，设置在所述芯片堆叠结构20上，与所述第一导电块201电连接；

其中，所述第一封装结构与所述第二封装结构60之间存在空隙。

本公开实施例中，通过在芯片堆叠结构上设置第一导电块，通过第一导电块将独立的第一封装结构和第二封装结构连接，因此第一导电块就起到中介的作用，不需要额外使用其他中介结构进行连接，降低了半导体封装结构的封装高度。同时因为第一封装结构和第二封装结构是独立封装的，可以分别对第一封装结构和第二封装结构进行测试，从而可以更加快速的进行失效分析，由此在组成半导体封装结构之后，可以不对整体结构进行测试。并且第二封装结构与第一封装结构之间存在空隙，由此增加了二者之间的间距，从而能提高第二封装结构的散热效率，减少热量对芯片的影响。

在一实施例中，所述第一封装结构还包括：基板10，所述基板10包括相对设置的上表面和下表面，所述上表面和所述下表面上分别设置有第一导电图案14和第二导电图案15；

所述基板10还包括位于所述上表面和所述下表面之间的信号通道16，所述信号通道16连接所述第一导电图案14和所述第二导电图案15。

在一些实施例中，所述基板10可以是印刷电路板(PCB)或再分布基板。

所述基板10包括基板衬底11和分别设置在所述基板衬底11的上表面和下表面上的基板上绝缘介质层12和基板下绝缘介质层13。

所述基板衬底11可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。

所述基板上绝缘介质层12和所述基板下绝缘介质层13可以为阻焊层，例如所述基板上绝缘介质层12和所述基板下绝缘介质层13的材料可以为绿漆。

所述第一导电图案14位于所述基板上绝缘介质层12内，所述第二导电图案15位于所述基板下绝缘介质层13内，所述信号通道16位于所述基板衬底11内，并贯穿所述基板衬底11。

所述第一导电图案14和所述第二导电图案15可以为连接焊盘，且所述第一导电图案14和所述第二导电图案15的材料可以包括铝、铜、镍、钨、铂和金中的至少一种。所述信号通道16可以为穿硅通孔(TSV)。

第一导电图案14与第二导电图案15通过信号通道16连接，从而能够让信号进行传输。同时，相邻的两个第一导电图案14还可以通过重布线层连接，从而能够完成信号在基板上的传输。

所述基板10还包括基板连接凸块17，所述基板连接凸块17可将半导体封装结构电连接到外部装置上，可以从外部装置接收用于操作芯片堆叠结构的控制信号、功率信号和接地信号中的至少一个，或者可以从外部装置接收将要被存储在芯片堆叠结构内的数据信号，也可将芯片堆叠结构内的数据提供给外部装置。

所述基板连接凸块17包括导电材料。在本公开实施例中，所述基板连接凸块17为焊球，可以理解的是，本公开实施例中提供的基板连接凸块的形状仅作为本公开实施例中的一种下位的、可行的具体实施方式，并不构成对本公开的限制，所述基板连接凸块也可为其他形状结构。基板连接凸块的数量、间隔和位置不限于任何特定布置，可以进行各种修改。

图2为本公开另一实施例提供的半导体封装结构的结构示意图。在本公开实施例中，所述第一芯片和所述第二芯片以及基板之间的连接方式有两种，一种是如图1所示，使用粘结层进行连接，另一种是如图2所示，使用第一导电块、第二导电块和第一信号孔进行连接。

在图1所示的实施例中，所述芯片堆叠结构20包括：

第一芯片21，设置在所述基板10上；

第二芯片22，偏移地设置在所述第一芯片21上；

其中，所述第一芯片21和所述第二芯片22分别通过引线40连接所述基板10，所述引线40位于所述芯片堆叠结构20的同侧。由于第二芯片22偏移地设置在第一芯片21上，由此打线更加方便。

所述第一芯片21和所述第二芯片22可以为动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、闪存芯片、电可擦除可编程只读存储器(EEPROM)芯片、相变随机存取存储器(PRAM)芯片、磁随机存取存储器(MRAM)芯片或电阻随机存取存储器(RRAM)芯片。

所述第一芯片21通过粘结层50设置在所述基板10上，所述基板10还包括虚拟通道18，所述粘结层50位于所述虚拟通道18上，且所述虚拟通道18的导热系数大于所述粘结层50的导热系数。

所述粘结层50可以为DAF膜。

在一实施例中，如图6所示，所述粘结层包括第一粘结层51和位于所述第一粘结层51上的第二粘结层52，所述第二粘结层52的弹性模量大于所述第一粘结层51的弹性模量。

本公开实施例中，因为第一粘结层主要起到粘结的作用，第二粘结层主要起到防止芯片翘曲的作用，由于第二粘结层的弹性模量较高，在切割过程中不会出现翘曲，第一粘结层具有较低的弹性模量，在后续的工艺中不会影响基板与芯片的结合力。

本公开实施例中，虚拟通道的导热系数大于粘结层的导热系数，能够将芯片工作产生的热量通过虚拟通道散发出去，减少对器件性能的影响。

所述虚拟通道18为第一导电图案14、第二导电图案15和信号通道16组成，但是虚拟通道18的下方不形成基板连接凸块17，无法实现信号传输，仅用作散热处理。

在一些实施例中，虚拟通道的导热系数比其他作为信号传输作用的第一导电图案14、第二导电图案15和信号通道16组成的结构的导热系数大，能够减少热量对信号传输的影响。

在一实施例中，所述引线40连接至同一所述第一导电图案14上。

在一实施例中，所述塑封料30覆盖所述引线40。塑封料覆盖住引线，能够保证引线处于密封绝缘状态，不与空气中的氧气或其他物质发生反应，而影响器件的性能。

在图1所示的实施例中，所述第一导电块201的顶面低于所述塑封料30的顶面。由于第一导电块的顶面比塑封料的顶面低，因此形成一个凹槽，后续，第二封装结构可放置于该凹槽内，以减少器件结构的高度。

在一实施例中，所述第二封装结构60通过第一焊球61设置在所述第一导电块201上，且所述第一焊球61突出于所述塑封料30。

具体地，如图1所示，所述第一导电块201的顶面至所述塑封料30的顶面的高度为h，所述第一焊球61的高度为H，其中，所述第一焊球61的高度H大于所述第一导电块201的顶面至所述塑封料30的顶面的高度h。

通过设置第一焊球的高度大于第一导电块的顶面至塑封料的顶面的高度，可以使得第一焊球与第一导电块的接触更加紧密，同时又使得第一封装结构与第二封装结构之间能存在空隙，由此增加了二者之间的间距，从而提高第二封装结构的散热效率，减小散热对芯片的影响。否则，如果第一焊球的高度小于第一导电块的顶面至塑封料的顶面的高度，会导致第一焊球与第一导电块无法接触，影响器件性能。

所述第二封装结构还包括第二基板62，所述第二基板62的结构与所述基板10的结构相同，这里不再赘述。

所述第二封装结构可以为通用闪存存储(Universal File Store，UFS)。

在一实施例中，所述塑封料30的顶面和所述第二芯片22的顶面之间的侧壁与垂直于所述基板10方向的夹角大于或等于0°，且小于90°。

例如，如图1所示，所述塑封料30的顶面和所述第二芯片22的顶面之间的侧壁与垂直于所述基板10方向的夹角为0°，即塑封料30的顶面和所述第二芯片22的顶面之间的侧壁垂直于所述基板10。在此实施例中，将塑封料的侧壁设置成垂直形状，工艺更加简单。

如图3所示，所述塑封料30的顶面和所述第二芯片22的顶面之间的侧壁与垂直于所述基板10方向的夹角a大于0°，且小于90°。在此实施例中，将塑封料的侧壁设置成非垂直形状，如此，可以更加方便后续与第二封装结构的互连。

在图2所示的实施例中，所述芯片堆叠结构包括：

多个芯片，所述芯片包括相对设置的第一表面210和第二表面220，所述第一导电块201位于所述第一表面210上，所述第二表面220上设置有第二导电块202；所述第一导电块210和所述第二导电块202通过第一信号孔203连接。

所述第一导电块210和所述第二导电块202的材料可以包括铝、铜、镍、钨、铂和金中的至少一种。所述第一信号孔203可以为穿硅通孔(TSV)。

在一实施例中，所述芯片堆叠结构20中最底部的所述第二导电块202通过第二焊球204连接所述第一导电图案14，相邻两个所述芯片之间通过第二焊球204连接。

如图2所示，所述芯片堆叠结构20可以包括第一芯片21和第二芯片22。所述第一芯片21和所述第二芯片22之间通过位于所述第二芯片22的第二表面220上的第二导电块202、位于所述第一芯片21的第一表面210上的第一导电块201，以及第一导电块201和第二导电块202之间的第二焊球204进行连接。

在此实施例中，第一芯片和第二芯片与基板之间不需要通过打线进行电连接，由此可以减少打线工艺。同时由于第一芯片和第二芯片之间的信号路径变小，也可以降低信号损耗。

所述基板10还包括虚拟通道18，所述第二焊球204通过所述虚拟通道18连接至所述第二导电图案15。

在一实施例中，所述塑封料30还位于相邻两个所述芯片之间。塑封料位于相邻两个芯片之间，即塑封料完全包裹芯片堆叠结构，能使芯片堆叠结构绝缘隔离。

在一实施例中，所述第一导电块201与所述塑封料30共面。

具体地，如图2所示，所述第二芯片22上的第一导电块201的顶面与所述塑封料30的顶面共面，本公开实施例中，因为最终形成的塑封料与第一导电块共面，所以在形成塑封料的过程中，不需要用到异形模具，只需要使用形状正常的模具，而形状正常的模具因为形状简单，所以制作工艺简单，成本较低。

并且所述塑封料与所述第一导电块共面，这样后续第二封装结构与第一封装结构连接后，使得第一封装结构和第二封装结构之间能够具有较大的空隙，保证了第二封装结构的散热效率。

如果塑封料的表面高于第一导电块的表面，则使得第一封装结构和第二封装结构之间的空隙减小，不利于散热，同时在后续形成填充层时，不利于填充层的填充；如果第一导电块的表面高于塑封料的表面，虽然可以增加空隙，但是可能导致塑封料无法完全覆盖第一导电块下方的芯片，导致芯片裸露，不利于保护芯片。

图4和图5为本公开又一实施例提供的半导体封装结构的结构示意图。

如图4和图5所示，所述半导体封装结构还包括填充层70，所述填充层70填满所述空隙。

所述填充层70的导热系数大于所述塑封料30的导热系数。

通过设置填充层，不仅可以使第一封装结构和第二封装结构之间具有密封的界面，减少第一封装结构和第二封装结构的金属结构与外界空气或其他材料的接触，而且可以起到导热作用。并且由于填充层的导热系数较大，这样更多的热量能够从填充层散失掉，减少热量对第一封装结构的影响。同时由于填充层与第一封装结构和第二封装结构的热膨胀系数匹配，这样填充层的体积变化较小，不会对第一封装结构和第二封装结构产生向外的压力，能够保证结构的稳定性。

所述填充层70中的填料体积小于所述塑封料30的填料体积。

如图4和图5所示，所述塑封料30中的填料为第一填料301，所述填充层70中的填料为第二填料701，第二填料701的体积小于第一填料301的体积。

所述塑封料30和所述填充层70的主体材料可以为环氧树脂，填料可以为二氧化硅粉。

在此实施例中，由于塑封料填充的空隙较大，而第一封装结构和第二封装结构之间的空隙较小，由此选择流动性较大的填充层，填充层中的填料体积小，主体材料的流动性大。

本公开实施例提供的半导体封装结构可应用于叠层封装(Package on Package，PoP)结构的多制程封装芯片(UFS Multi Chip Package，UMCP)。

本公开实施例还提供了一种半导体封装结构的制备方法，具体请参见附图7，如图所示，所述方法包括以下步骤：

步骤701：提供第一封装结构，所述第一封装结构包括芯片堆叠结构和塑封料，所述芯片堆叠结构上设置有第一导电块，所述塑封料包裹所述芯片堆叠结构，并暴露所述第一导电块；

步骤702：提供第二封装结构，将第二封装结构设置在所述芯片堆叠结构上，所述第二封装结构与所述第一导电块电连接；其中，所述第一封装结构与所述第二封装结构之间存在间隙。

下面结合具体实施例对本公开实施例提供的半导体封装结构的制备方法作进一步详细的说明。

图8a至图8f为本公开实施例提供的半导体封装结构在制备过程中的结构示意图，图9a至图9c为本公开另一实施例提供的半导体封装结构在制备过程中的结构示意图，需要解释的是，图8a至图8f所示的实施例和图9a至图9c所示的实施例，只有芯片堆叠结构和塑封料的结构不同，其他结构均相同。

先对图8a至图8f所示的实施例进行详细的描述。

首先，参见图8a至图8d，执行步骤701，提供第一封装结构，所述第一封装结构包括芯片堆叠结构20和塑封料30，所述芯片堆叠结构20上设置有第一导电块201，所述塑封料30包裹所述芯片堆叠结构20，并暴露所述第一导电块201。

具体地，先参见图8a，提供基板10。

在一些实施例中，所述基板10可以是印刷电路板(PCB)或再分布基板。

所述基板10包括基板衬底11和分别设置在所述基板衬底11的上表面和下表面上的基板上绝缘介质层12和基板下绝缘介质层13。

所述基板衬底11可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。

所述基板上绝缘介质层12和所述基板下绝缘介质层13可以为阻焊层，例如所述基板上绝缘介质层12和所述基板下绝缘介质层13的材料可以为绿漆。

所述基板10还包括相对设置的上表面和下表面，所述上表面和所述下表面上分别设置有第一导电图案14和第二导电图案15；所述第一导电图案14位于所述基板上绝缘介质层12内，所述第二导电图案15位于所述基板下绝缘介质层13内，所述信号通道16位于所述基板衬底11内，并贯穿所述基板衬底11。

所述第一导电图案14和所述第二导电图案15可以为连接焊盘，且所述第一导电图案14和所述第二导电图案15的材料可以包括铝、铜、镍、钨、铂和金中的至少一种。所述信号通道16可以为穿硅通孔(TSV)。

第一导电图案14与第二导电图案15通过信号通道16连接，从而能够让信号进行传输。同时，相邻的两个第一导电图案14还可以通过重布线层连接，从而能够完成信号在基板上的传输。

所述基板10还包括虚拟通道18。所述虚拟通道18为第一导电图案14、第二导电图案15和信号通道16组成，但是虚拟通道18的下方不形成基板连接凸块17，无法实现信号传输，仅用作散热处理。

在一些实施例中，虚拟通道的导热系数比其他作为信号传输作用的第一导电图案14、第二导电图案15和信号通道16组成的结构的导热系数大，能够减少热量对信号传输的影响。

接着，参见图8b和图8c，在所述基板10上形成芯片堆叠结构20。

具体地，先参见图8b，在圆环1上粘贴载带2，在载带2上贴上粘结层50，然后将芯片堆叠结构中最上层的芯片粘贴在粘结层50上，切割后形成为分立的芯片。

接着，参见图8c，将切割后的芯片放置到基板10上。

具体地，在所述基板10上形成粘结层50，在粘结层50上形成芯片堆叠结构20。

所述粘结层50可以为DAF膜。

在一实施例中，如图6所示，所述粘结层包括第一粘结层51和位于所述第一粘结层51上的第二粘结层52，所述第二粘结层52的弹性模量大于所述第一粘结层51的弹性模量。

本公开实施例中，因为第一粘结层主要起到粘结的作用，第二粘结层主要起到防止芯片翘曲的作用，由于第二粘结层的弹性模量较高，在切割过程中不会出现翘曲，第一粘结层具有较低的弹性模量，在后续的工艺中不会影响基板与芯片的结合力。

所述粘结层50位于所述虚拟通道18上，且所述虚拟通道18的导热系数大于所述粘结层50的导热系数。本公开实施例中，虚拟通道的导热系数大于粘结层的导热系数，能够将芯片工作产生的热量通过虚拟通道散发出去，减少对器件性能的影响。

所述形成芯片堆叠结构20包括：在所述粘结层50上形成第一芯片21，在所述第一芯片上形成第二芯片22，其中，所述第一芯片21与所述第二芯片22偏移设置。

所述第一芯片21和所述第二芯片22之间也通过粘结层50连接。

继续参见图8c，进行打线。

具体地，所述第一芯片21和所述第二芯片22分别通过引线40连接所述基板10，所述引线40位于所述芯片堆叠结构20的同侧。

在一实施例中，所述引线40连接至同一所述第一导电图案14上。

接着，参见图8d，形成包裹所述芯片堆叠结构20的塑封料30，所述塑封料30暴露所述第一导电块201。

在一实施例中，所述塑封料30覆盖所述引线40。塑封料覆盖住引线，能够保证引线处于密封绝缘状态，不与空气中的氧气或其他物质发生反应，而影响器件的性能。

所述第一导电块201的顶面低于所述塑封料30的顶面。由于第一导电块的顶面比塑封料的顶面低，因此形成一个凹槽，后续，第二封装结构可放置于该凹槽内，以减少器件结构的高度。

在一实施例中，所述塑封料30的顶面和所述第二芯片22的顶面之间的侧壁与垂直于所述基板10方向的夹角大于或等于0°，且小于90°。

例如，如图8d所示，所述塑封料30的顶面和所述第二芯片22的顶面之间的侧壁与垂直于所述基板10方向的夹角为0°，即塑封料30的顶面和所述第二芯片22的顶面之间的侧壁垂直于所述基板10。在此实施例中，将塑封料的侧壁设置成垂直形状，工艺更加简单。

如图3所示，所述塑封料30的顶面和所述第二芯片22的顶面之间的侧壁与垂直于所述基板10方向的夹角a大于0°，且小于90°。在此实施例中，将塑封料的侧壁设置成非垂直形状，如此，可以更加方便后续与第二封装结构的互连。

继续参见图8d，在形成塑封料30后，在所述基板10的第二导电图案15上形成基板连接凸块17，所述基板连接凸块17包括导电材料。

接着，参见图8e，执行步骤702，提供第二封装结构60，将第二封装结构60设置在所述芯片堆叠结构20上，所述第二封装结构20与所述第一导电块201电连接；其中，所述第一封装结构与所述第二封装结构60之间存在间隙。

具体的，在所述第二封装结构60上形成第一焊球61，所述第一焊球61与所述第一导电块201电连接，且所述第一焊球61突出于所述塑封料30。

如图8e所示，所述第一导电块201的顶面至所述塑封料30的顶面的高度为h，所述第一焊球61的高度为H，其中，所述第一焊球61的高度H大于所述第一导电块201的顶面至所述塑封料30的顶面的高度h。

通过设置第一焊球的高度大于第一导电块的顶面至塑封料的顶面的高度，可以使得第一焊球与第一导电块的接触更加紧密，同时又使得第一封装结构与第二封装结构之间能存在空隙，由此增加了二者之间的间距，从而提高第二封装结构的散热效率，减小散热对芯片的影响。否则，如果第一焊球的高度小于第一导电块的顶面至塑封料的顶面的高度，会导致第一焊球与第一导电块无法接触，影响器件性能。

所述第二封装结构还包括第二基板62，所述第二基板62的结构与所述基板10的结构相同，这里不再赘述。

所述第一焊球61位于所述第二基板62上。

接着，参见图8f，在所述第一封装结构和所述第二封装60之间的空隙内形成填充层70。

所述填充层70的导热系数大于所述塑封料30的导热系数。

通过设置填充层，不仅可以使第一封装结构和第二封装结构之间具有密封的界面，减少第一封装结构和第二封装结构的金属结构与外界空气或其他材料的接触，而且可以起到导热作用。并且由于填充层的导热系数较大，这样更多的热量能够从填充层散失掉，减少热量对第一封装结构的影响。虽然填充层的导热系数较大，但是由于填充层的体积较小，这样填充层的体积变化较小，不会对第一封装结构和第二封装结构产生向外的压力，能够保证结构的稳定性。

所述填充层中的填料体积小于所述塑封料的填料体积。

如图8f所示，所述塑封料30中的填料为第一填料301，所述填充层70中的填料为第二填料701，第二填料701的体积小于第一填料301的体积。

所述塑封料30和所述填充层70的主体材料可以为环氧树脂，填料可以为二氧化硅。

在此实施例中，由于塑封料填充的空隙较大，而第一封装结构和第二封装结构之间的空隙较小，由此选择流动性较大的填充层，填充层中的填料体积小，主体材料的流动性大。

接下来，对图9a至图9c所示的实施例进行详细的描述。

首先，参见图9a，在所述基板10上形成芯片堆叠结构20。需要解释的是，本实施例中的基板与图8a至图8e所示的实施例中的基板相同，这里不再赘述。

所述芯片堆叠结构20包括多个芯片，所述芯片包括相对设置的第一表面210和第二表面220，在所述第一表面形成第一导电块201，在所述第二表面220上形成第二导电块202；所述第一导电块210和所述第二导电块202通过第一信号孔203连接。

所述第一导电块210和所述第二导电块202的材料可以包括铝、铜、镍、钨、铂和金中的至少一种。所述第一信号孔203可以为穿硅通孔(TSV)。

所述芯片堆叠结构20中最底部的所述第二导电块202通过第二焊球204连接所述第一导电图案14，相邻两个所述芯片之间通过第二焊球204连接。

具体的，如图9a所示，所述芯片堆叠结构20包括第一芯片21和第二芯片22。所述第一芯片21和所述第二芯片22之间通过位于所述第二芯片22的第二表面220上的第二导电块202、位于所述第一芯片21的第一表面210上的第一导电块201，以及第一导电块201和第二导电块之间的第二焊球204进行连接。

在此实施例中，第一芯片和第二芯片与基板之间不需要通过打线进行电连接，由此可以减少打线工艺。

接着，参见图9b，形成包裹所述芯片堆叠结构20的塑封料30。

所述塑封料30还位于相邻两个所述芯片之间。塑封料位于相邻两个芯片之间，即塑封料完全包裹芯片堆叠结构，能使芯片堆叠结构绝缘隔离。

在一实施例中，所述第一导电块201与所述塑封料30共面。

具体地，如图9b所示，所述第二芯片22上的第一导电块201的顶面与所述塑封料30的顶面共面，本公开实施例中，因为最终形成的塑封料与第一导电块共面，所以在形成塑封料的过程中，不需要用到异形模具，只需要使用形状正常的模具，而形状正常的模具因为形状简单，所以制作工艺简单，成本较低。

并且所述塑封料与所述第一导电块共面，这样后续第二封装结构与第一封装结构连接后，使得第一封装结构和第二封装结构之间能够具有较大的空隙，保证了第二封装结构的散热效率。

如果塑封料的表面高于第一导电块的表面，则使得第一封装结构和第二封装结构之间的空隙减小，不利于散热，同时在后续形成填充层时，不利于填充层的填充；如果第一导电块的表面高于塑封料的表面，虽然可以增加空隙，但是可能导致塑封料无法覆盖第一导电块下方的芯片，导致芯片裸露，不利于保护芯片。

接着，参见图9c，在所述第一封装结构上形成第二封装结构60。需要解释的是，本实施例中在形成第二封装结构之后的步骤，与8a至8e所示的实施例中形成第二封装结构之后的步骤相同，这里不再赘述。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。