集成电路及其形成方法

技术领域

本发明实施例涉及一种集成电路及其形成方法。

背景技术

集成电路(integrated circuit，IC)是位于半导体材料的单一片段(singlepiece)上的电子组件的总成。集成电路中广泛使用的电子组件是电感器。电感器是当电流流经电感器时在磁场中存储电能的无源元件。由于电流的任何导体均具有电感性质，因此电感器的设计差异很大。电感器是多功能器件，除此之外，所述电感器可用于电阻器-电感器(resistor-inductor，RL)滤波器、电感器-电容器(inductor-capacitor，LC)电路、电阻器-电感器-电容器(resistor-inductor-capacitor，RLC)电路、电源、变压器以及许多其他电路组件。

发明内容

本发明实施例提供一种集成电路，其包括衬底、内连结构、第一介电层、第一磁性层、导电配线以及第二磁性层。内连结构具有设置在衬底之上的多个金属层。第一介电层设置在内连结构的最上表面之上，其中第一介电层具有界定沟槽的相对的侧壁。第一磁性层设置在沟槽内且沿着相对的侧壁共形地延伸。导电配线设置在沟槽内且上覆在第一磁性层上。第二磁性层，上覆在第一磁性层及导电配线上，其中第二磁性层在横向上从相对的侧壁中的第一侧壁之上延伸到相对的侧壁中的第二侧壁。

本发明实施例提供一种集成电路，其包括衬底、内连结构、钝化层、第一介电层、第一刻蚀停止层、第一磁性层、第一导电配线及第二导电配线、第二介电层以及第二磁性层。内连结构具有上覆在衬底上的多个金属层。钝化层上覆在内连结构上。第一介电层具有倾斜的相对的侧壁，倾斜的相对的侧壁界定上覆在钝化层上的沟槽。第一刻蚀停止层沿着第一介电层的顶表面及倾斜的相对的侧壁延伸。第一磁性层上覆在第一刻蚀停止层上且设置在沟槽内。第一导电配线及第二导电配线设置在沟槽内且上覆在第一磁性层上，其中第一导电配线与第二导电配线沿着与衬底的上表面平行的第一方向彼此平行地延伸。第二介电层填充沟槽且包围第一导电配线及第二导电配线。第二磁性层设置在第一磁性层及第二介电层之上，其中第一磁性层及第二磁性层包绕在第一导电配线及第二导电配线周围且在横向上在第一方向上沿着第一导电配线及第二导电配线的中间区段延伸。

本发明实施例提供一种形成集成电路的方法，其包括：在衬底之上形成具有多个金属层的内连结构；在内连结构的最上表面之上形成钝化层；在钝化层之上形成第一介电层，其中第一介电层具有界定沟槽的侧壁；在钝化层之上形成第一磁性层，其中第一磁性层衬于沟槽且在第一介电层的顶表面之上延伸；在第一磁性层之上形成彼此间隔开的导电配线；在导电配线之上形成第二介电层，其中第二介电层至少局部地填充沟槽；以及在第二介电层及第一磁性层之上形成第二磁性层，其中第二磁性层具有在第一介电层的侧壁之间连续地延伸的实质上平坦的上表面。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出集成电路(IC)的一些实施例的剖视图，所述集成电路包括凹陷到第一介电层中的电感器结构。

图2示出根据切割线A-A’的图1所示集成电路的一些替代实施例的俯视图。

图3示出集成电路的一些实施例的剖视图，所述集成电路包括凹陷到第一介电层中的电感器结构以及电耦合到电感器结构的输入/输出(input/output，I/O)结构。

图4示出根据图1所示集成电路的一些替代实施例的集成电路的剖视图。

图5示出集成电路的剖视图，所述集成电路包括凹陷到第一介电层中并上覆在内连结构上的电感器结构。

图6到图15示出形成凹陷到第一介电层中的电感器结构的第一方法的一些实施例的剖视图。

图16到图18示出形成凹陷到第一介电层中的电感器结构的第二方法的一些实施例的剖视图。

图19以流程图的形式示出一种方法，其示出形成凹陷到第一介电层中的电感器结构的方法的一些实施例。

具体实施方式

本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外还囊括器件在使用或操作中的不同定向。装置可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

此外，为易于说明，本文中可使用“第一”、“第二”、“第三”等来将图或一系列图的不同元件区别开。“第一”、“第二”、“第三”等并非旨在阐述对应的元件，而是仅为通用标识符。举例来说，结合第一图阐述的“第一介电层”可能未必对应于结合一些实施例阐述的“第一介电层”，而是可对应于其他实施例中的“第二介电层”。

一些电感器单片地集成在半导体衬底上。在一些实施例中，集成电感器形成在衬底之上的后段(back-end-of-the-line，BEOL)金属内连层内。由于电流的任何导体均具有电感性质，因此集成电感器以各种布局(例如螺旋电感器(spiral inductor)、平面螺旋电感器、直线电感器或耦合电感器)实施。此外，根据应用而定，集成电感器可包括例如介电材料芯体(core)(例如，空气芯体(air core))、铁磁性芯体(ferromagnetic core)或亚铁磁性芯体(ferrimagnetic core)。举例来说，集成螺旋电感器可包括布置在第一金属层内的磁性芯体。金属配线可以螺旋形图案缠绕在磁性芯体周围，使得金属配线具有围绕磁性芯体连续地延伸的多匝(turn)。

上述电感器的挑战在于为消费者提供精确满足他们需求的电感器。消费者常常设计需要电感器的集成电路(IC)。这些集成电路被设计成以特定电感运行。通常，集成电路制造商将电感器实施到消费者的集成电路中。然而，由于每一特定的集成电路应用需要特定的电感来优化运行，因此制造商通常实施具有特定电感的预先设计的电感器。此预先设计的电感器可具有为固定值的电感，所述电感可大于/小于消费者的集成电路所需的电感。电感的这种差可能会增大消费者的集成电路的总电阻并导致消费者的集成电路低于最佳状态运行。此挑战的部分解决方案是设计当集成电路需要电感器时可提供可变电感选项的集成电路专用电感器。

在一些实施例中，集成电路专用电感器上覆在刻蚀停止层上，所述刻蚀停止层上覆在钝化层上。钝化层上覆在内连结构上。集成电路专用电感器包括沿着刻蚀停止层的上表面彼此平行地延伸的两条导电配线，其中刻蚀停止层的上表面是实质上平坦的。磁性屏蔽结构连续地包绕在所述两条导电配线的至少中间段周围且通过介电结构与所述两条导电配线隔开。介电结构使所述两条导电配线彼此绝缘，且具有半圆形形状的上表面。磁性屏蔽结构包括位于第二磁性层之下的第一磁性层。第一磁性层设置在刻蚀停止层与导电配线之间，且第二磁性层符合介电结构的半圆形形状。因此，第二磁性层的顶表面相对于刻蚀停止层的上表面在垂直方向上偏移开相对大的台阶高度(step height)(例如，大于35微米)。

上述集成电路专用电感器的挑战涉及用于形成集成电路专用电感器以及相对大的台阶高度的制作步骤。举例来说，在电感器的制作期间，在第一磁性层之上形成上部刻蚀停止层。由于第一磁性层的形状(例如，梯形形状)以及第一磁性层的侧壁的短的长度，上部刻蚀停止层可与第一磁性层分层。这可能在后续处理步骤期间造成上覆结构和/或层中的分层(delamination)，从而导致集成电路专用电感器的故障。在另一实例中，由于导电配线上覆在刻蚀停止层的顶表面上且介电结构包围(enclose)导电配线，因此可能难以控制介电结构的厚度及形状(例如，由于用于制作集成电路的工具的限制而引起)。因此，介电结构及第二磁性层可具有半圆形形状，此会引起集成电路具有起伏的(undulated)上表面，从而产生相对大的台阶高度(例如，大于35微米)。这可能降低将集成电路的凸块结构(其上覆在导电配线上且电耦合到导电配线)接合到外部器件(例如，外部集成电路)的能力。此外，这会减少可设置在内连结构之上的集成电路专用电感器的数目和/或增加与制作集成电路专用电感器相关联的时间、复杂性及成本。

在一些实施例中，本公开涉及嵌入在介电结构中的集成电路电感器，从而减轻与制作步骤相关的问题并减小台阶高度(例如，减小到小于15微米)。第一介电层上覆在内连结构上。刻蚀停止层上覆在第一介电层的上表面上并衬于(line)布置在第一介电层内的沟槽。第一磁性层也衬于刻蚀停止层之上的沟槽且具有在第一介电层的顶表面之上延伸的顶表面。导电配线设置在沟槽内的第一磁性层的上表面之上，使得导电配线的顶表面位于第一磁性层的顶表面下方。第二介电层环绕导电配线并至少局部地填充沟槽。第二磁性层上覆在第二介电层及第一磁性层上，使得第二磁性层的顶表面是实质上平坦的。第二磁性层的顶表面相对于刻蚀停止层的顶表面在垂直方向上偏置开相对小的台阶高度(例如，小于15微米)。通过在第一介电层的沟槽中形成集成电路电感器的至少一部分(例如，导电配线及第一磁性层)，可更容易地控制集成电路电感器的形状和/或大小。此外，可减小集成电路电感器的台阶高度。这部分地提高了对集成电路电感器的形状及大小的控制和/或减少了与制作集成电路电感器相关联的时间、复杂性及成本。

图1示出集成电路(IC)100的一些实施例的剖视图，集成电路100包括凹陷到第一介电层110中的电感器结构109。

集成电路100包括上覆在衬底102上的内连结构103。衬底102可包括一个或多个半导体器件(例如，晶体管、电阻器、二极管等)或半导体器件的一些部分。在一些实施例中，通过前段(front-end-of-line，FEOL)工艺将所述一个或多个半导体器件设置在衬底102之上/衬底102内。举例来说，半导体器件可为晶体管，所述晶体管包括栅极堆叠(例如，设置在高介电常数介电质之上的金属栅极)，栅极堆叠设置在衬底102之上以及设置在衬底102内的源极/漏极区之间。

在一些实施例中，内连结构103通过后段(BEOL)工艺形成。内连结构103可包括多个导电特征，例如设置在层间介电(inter-level dielectric，ILD)材料内的导电接触件、导电线和/或导通孔。在一些实施例中，内连结构103可包括设置在彼此之上的多个金属层(例如，金属层1、金属层2等)。每一金属层可包括导电线，且导通孔可将第一金属层的导电线连接到第二金属层的导电线。

钝化层104上覆在内连结构103上。在一些实施例中，钝化层104通过BEOL工艺形成。钝化层104可共形地衬于内连结构103的最上表面。在一些实施例中，钝化层104具有实质上平坦的顶表面。钝化层104可例如为或可包含二氧化硅、氮化硅、聚酰亚胺化合物或其他合适的材料。在一些实施例中，一些导电线将连接通孔连接到设置在钝化层104内的接触接垫(未示出)。

在一些实施例中，第一介电层110上覆在钝化层104上且具有界定沟槽110t的侧壁。第一刻蚀停止层114上覆在第一介电层110的上表面上且衬于沟槽110t的至少一部分。此外，第一刻蚀停止层114沿着钝化层104的上表面以及沿着第一介电层110的侧壁延伸。第一磁性层112上覆在第一刻蚀停止层114上并填充沟槽110t的一部分，其中第一磁性层112顺应第一介电层110的界定沟槽110t的侧壁。在一些实施例中，第一磁性层112可例如为或可包含磁性材料，例如钴锆钽(Cobalt Zirconium Tantalum,CZT)、铁-镍(iron-nickel,NiFe)化合物或其他合适的磁性材料。

第一导电配线116a及第二导电配线116b设置在第一介电层110的沟槽110t内且上覆在第一磁性层112上。在一些实施例中，第一导电配线116a及第二导电配线116b定义具有电感值的电感器单元。第一导电配线116a及第二导电配线116b各自包含导电材料，例如铜(Cu)、铝(Al)、金(Au)、银(Ag)、Al-Cu化合物或任何其他合适的导电材料。在一些实施例中，第一导电配线116a及第二导电配线116b可为钝化后铜内连(post-passivation copperinterconnect)(例如，在BEOL工艺之后和/或在钝化层104的形成之后形成)。

在一些实施例中，障壁晶种层118上覆在第一隔离层120上，使得障壁晶种层118及第一隔离层120将第一导电配线116a及第二导电配线116b与第一磁性层112实体隔开并电隔离。第二介电层115设置在沟槽110t内且环绕第一导电配线116a及第二导电配线116b。在一些实施例中，第二介电层115被配置成将第一导电配线116a及第二导电配线116b与相邻的导电层和/或结构(例如，第一磁性层112)电隔离。第二隔离层128上覆在第二介电层115及第一磁性层112上。第二刻蚀停止层126上覆在第二隔离层128的上表面上并衬于第二隔离层128的上表面。第二磁性层124上覆在第二刻蚀停止层126上且在第一磁性层112之上在横向上延伸。在一些实施例中，第二磁性层124可例如为或可包含磁性材料，例如钴锆钽(CZT)、铁-镍(NiFe)化合物或其他合适的磁性材料。上部介电层122上覆在第二磁性层124上。在一些实施例中，上部介电层122具有实质上齐平的上表面。在一些实施例中，第二磁性层124具有实质上平坦的上表面和/或实质上平的顶表面(例如，在化学机械平坦化(chemical mechanical planarization，CMP)工艺的容差(tolerance)内或刻蚀工艺的容差内的平坦的上表面)。举例来说，在一些实施例中，在任何点处，第二磁性层124的上表面的高度相对于等高水平线(level horizontal line)113在-50埃与+50埃的范围内变化，所述等高水平线113位于第二磁性层124的实质上平坦的上表面与上部介电层122的下表面之间。在其他实施例中，在任何点处，第二磁性层124的上表面的高度相对于等高水平线113在-25埃与+25埃的范围内变化。在又一些其他实施例中，在任何点处，上部介电层122的高度相对于等高水平线113在上部介电层122的厚度的近似+10％与-10％的范围内变化。

在电感器结构109的操作期间，在一些实施例中，当第一电流i1通过第一导电配线116a时，第一导电配线116a感应出第一磁场130。当第二电流i2通过第二导电配线116b时，第二导电配线116b感应出第二磁场132。根据第一电流i1和/或第二电流i2的电流流动方向而定，第一磁场130和/或第二磁场132将基于“右手法则(right-hand rule)”来感应。举例来说，在一些实施例中，电路被配置成提供通过第一导电配线116a的第一电流i1，以使第一电流i1流出页面(由被圆圈环绕的黑点绘示)，以及提供通过第二导电配线116b的第二电流i2，以使第二电流i2流进页面(由被圆圈环绕的X绘示)中。因此，在第一导电配线116a周围感应出第一磁场130，且在第二导电配线116b周围感应出第二磁场132。因此，电感器结构109具有可测量的电感。在一些实施例中，第一磁性层112及第二磁性层124屏蔽第一磁场130及第二磁场132以将电感器结构109的磁通量集中在第一导电配线116a及第二导电配线116b附近。

由于第一导电配线116a及第二导电配线116b设置在沟槽110t内，第二磁性层124的实质上平坦的上表面相对于第一刻蚀停止层114的顶表面在垂直方向上偏置开台阶高度(step height)h1。这有利于第二介电层115及第二磁性层124的形状及大小的容易的设计及制作，从而减少与形成集成电路100相关联的时间及成本。由于第一磁性层112衬于沟槽110t，因此减轻了第一磁性层112与第二隔离层128和/或第二刻蚀停止层126的分层。因此，可减轻和/或消除第一磁性层112与相邻层的分层，从而提高电感器结构109的性能、耐久性(endurance)及可靠性。

台阶高度h1可例如处于约0微米到15微米的范围内。在一些实施例中，如果台阶高度h1小于0微米，则第二磁性层124可设置于界定在第一介电层110内的沟槽110t内。这可提高电感器结构109的结构完整性，但也可增加与集成电路100的制作相关联的复杂性、成本及时间。在另一些实施例中，如果台阶高度h1小于15微米且大于0微米，则可更容易地实现第二磁性层124的形状及大小的设计及制作，同时防止和/或减轻第一磁性层112的分层。这可提高电感器结构109的结构完整性、可靠性及耐久性。

图2示出根据切割线A-A’的图1所示集成电路100的一些替代实施例的俯视图200。应注意，202及206的实例在图3中以横截面示出，且在图1中未示出。

第二磁性层124连续地延伸跨越第一导电配线116a及第二导电配线116b的中间段。第一磁性层(图1所示112)位于第二磁性层124的正下方。第一导电配线116a从电感器结构109的第一输入/输出(I/O)结构202延伸到第二输入/输出结构204。在一些实施例中，第一导电配线116a以实质上直的线从第一输入/输出结构202连续地延伸到第二输入/输出结构204。在其他实施例中，第一导电配线116a在第一磁性层112周围以螺旋形图案(helicalpattern)从第一输入/输出结构202连续地延伸到第二输入/输出结构204。第二导电配线116b从电感器结构109的第三输入/输出结构206延伸到第四输入/输出结构208。在一些实施例中，第二导电配线116b以实质上直的线从第三输入/输出结构206连续地延伸到第四输入/输出结构208。在其他实施例中，第二导电配线116b在第一磁性层112周围以螺旋形图案从第三输入/输出结构206连续地延伸到第四输入/输出结构208。

在电感器结构109的操作期间，第一电流i1通过第一导电配线116a从第一输入/输出结构202流到第二输入/输出结构204，从而在第一导电配线116a周围感应出第一磁场(图1所示130)。第二电流i2通过第二导电配线116b从第三输入/输出结构206流到第四输入/输出结构208，从而在第二导电配线116b周围感应出第二磁场(图1所示132)。在一些实施例中，如图2中所示，第一电流i1在第一方向上流动，且第二电流i2在与第一方向相反的第二方向上流动。

图3示出根据图1所示集成电路100的一些替代实施例的集成电路300的剖视图。

内连缓冲层310上覆在钝化层104上。在一些实施例中，内连缓冲层310可例如为或可包含氮化物、氮化硅、氧化物(例如，二氧化硅)或其类似物，和/或可具有处于约4.25微米到4.75微米范围内的厚度。内连隔离层312设置在第一刻蚀停止层114与钝化层104之间。内连隔离层312可例如为或可包含氮化硅、碳化硅或其类似物。第一输入/输出结构202上覆在第一导电配线116a上且直接接触第一导电配线116a的上表面(如在图3中由虚线示出)。第三输入/输出结构206上覆在第二导电配线116b上且直接接触第二导电配线116b的上表面(如在图3中由虚线示出)。如图2的俯视图200中所示，第一输入/输出结构202及第三输入/输出结构206各自相对于第二磁性层124在横向上偏移开非零距离。第一输入/输出结构202及第三输入/输出结构206各自延伸穿过上部介电层122以分别接触第一导电配线116a及第二导电配线116b。

在一些实施例中，第一输入/输出结构202及第三输入/输出结构206各自包括接合结构介电层308、上部接合接垫306及焊料凸块304。在一些实施例中，上部接合接垫306可例如为或可包含铜、铝、金或其类似物。焊料凸块304被配置成接合到和/或电耦合到外部集成电路的顶部导电线和/或外部接合结构。因此，第一输入/输出结构202及第三输入/输出结构206被配置成将第一导电配线116a及第二导电配线116b电耦合到外部集成电路。

第一导电配线116a包括在第一磁性层112下方延伸到第二输入/输出结构204的第一导电突起部116ap。第二导电配线116b包括在第一磁性层112下方延伸到第四输入/输出结构208的第二导电突起部116bp。第一导电突起部116ap及第二导电突起部116bp各自相对于第一磁性层112在横向上偏移开且连续地延伸穿过内连缓冲层310、内连隔离层312及钝化层104。因此，第一导电配线116a及第二导电配线116b分别电耦合到第二输入/输出结构204及第四输入/输出结构208。第二输入/输出结构204及第四输入/输出结构208可各自被配置成下部接合接垫结构且可例如为或可包含铝、铜、铝铜或其类似物。第二输入/输出结构204及第四输入/输出结构208各自接触导电内连配线302。导电内连配线302是内连结构103的一部分且电耦合到设置在衬底102之上和/或衬底102内的半导体器件(例如，晶体管)。第一导电突起部116ap及第二导电突起部116bp分别是第一导电配线116a及第二导电配线116b的区段。

在一些实施例中，第二磁性层124的实质上平坦的上表面相对于第一刻蚀停止层114的顶表面在垂直方向上偏置开台阶高度h1。第一输入/输出结构202和/或第三输入/输出结构206的上表面相对于第一刻蚀停止层114的顶表面在垂直方向上偏置开高度h2。高度h2大于台阶高度h1。在一些实施例中，高度h2比台阶高度h1大至少两倍。由于高度h2大于台阶高度h1，因此可避免在第一输入/输出结构202和/或第三输入/输出结构206与其他导电结构(例如，上部导电配线和/或外部接合结构)之间的接合工艺期间的并发问题(complication)。举例来说，在一些实施例中，如果第二磁性层124具有台阶高度h1增大(例如，近似等于和/或大于高度h2)的凸起和/或半圆形的上表面，则第二磁性层124的形状和/或大小可能会对接合工艺造成不利的影响和/或阻止接合工艺。在此种实施例中，第二磁性层124的凸起和/或半圆形上表面可导致第一输入/输出结构202和/或第三输入/输出结构206与另一导电结构之间的分层，从而引起电感器结构109的故障(breakdown)。因此，通过将第一磁性层112和/或第一导电配线116a及第二导电配线116b设置在第一介电层110的沟槽110t中，可提高电感器结构109的性能、结构完整性及可靠性。另外，这降低了电感器结构109的设计及制作复杂性。

图4示出根据图1所示集成电路100的一些替代实施例的集成电路400的剖视图。

第二介电层115具有实质上平的顶表面115ts，顶表面115ts在垂直方向上设置在第一磁性层112的顶表面112ts上方。第二隔离层128具有在垂直方向上设置在第二隔离层128的上表面128us上方的顶表面128ts。第二刻蚀停止层126具有在垂直方向上位于第二刻蚀停止层126的上表面126us上方的顶表面126ts。

图5示出包括图1所示电感器结构109的实施例的集成电路500的一些实施例的剖视图。

集成电路500包括上覆在衬底102上的内连结构103。衬底102可例如为或可包含块状衬底(例如，块状硅衬底)或绝缘体上硅(silicon-on-insulator，SOI)衬底。多个晶体管514设置在衬底102内和/或衬底102之上。晶体管514可例如为金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)。晶体管514各自包括源极/漏极区510，源极/漏极区510设置在衬底102中且在横向上彼此间隔开。栅极介电层506上覆在源极/漏极区510之间的衬底102上，且栅极电极512上覆在栅极介电层506上。在一些实施例中，栅极电极512可例如为或可包含多晶硅或另一种合适的导电材料。衬底102包括第一掺杂类型(例如，p型)，且源极/漏极区510包括与第一掺杂类型相反的第二掺杂类型(例如，n型)。此外，侧壁间隔件结构508沿着栅极介电层506及栅极电极512的侧壁设置。晶体管514设置在隔离结构504之间，隔离结构504从衬底102的上表面延伸到衬底102的上表面下方的点。在一些实施例中，隔离结构504被配置成浅沟槽隔离(shallow trenchisolation，STI)结构且包含一种或多种介电材料(例如，二氧化硅)。

内连结构103包括内连介电结构503、内连通孔518及内连配线520。内连通孔518与内连配线520交替堆叠在内连介电结构503内。在一些实施例中，内连介电结构503包括一个或多个层间介电(ILD)层。所述一个或多个ILD层可例如为或可包含氧化物(例如，二氧化硅)、低介电常数介电材料、前述的组合或其类似物。内连通孔518和/或内连配线520可例如各自为或可包含铜、铝、钨、前述的组合或一些其他合适的导电材料。

钝化层104上覆在内连结构103上。钝化层104可例如为或可包含二氧化硅、氮化硅、聚酰亚胺化合物或其他合适的材料。在一些实施例中，多个接合接垫结构522设置在钝化层104内。每一接合接垫结构522可上覆在下伏的内连配线520上。因此，接合接垫结构522通过内连结构103电耦合到晶体管514。在一些实施例中，接合接垫结构522可例如各自为或可包含铝、铜、铝铜或其类似物。

第一介电层110设置在钝化层104之上。电感器结构109的至少一部分设置在由第一介电层110界定的沟槽110t内。这部分地提高了电感器结构109的结构完整性，且减轻和/或消除了电感器结构109的制作复杂性。

图6到图15示出根据本公开的形成凹陷到第一介电层中的电感器结构的第一方法的一些实施例的剖视图600到1500。尽管图6到图15中所示的剖视图600到1500是参照方法阐述的，然而应理解，图6到图15中所示的结构并非仅限于所述方法，而是可独立于所述方法。此外，尽管图6到图15被阐述为一系列动作，然而应理解，这些动作并不是限制性的，这是因为在其他实施例中可改变所述动作的次序，且所公开的方法也适用于其他结构。在其他实施例中，可全部或部分地省略所示出和/或所阐述的一些动作。

如图6的剖视图600所示，提供衬底102。在一些实施例中，衬底102可包括任何类型的半导体本体(例如，单晶硅、硅锗(SiGe)、绝缘体上硅(SOI)等)。在一些实施例中，在衬底102内/衬底102之上形成半导体器件。举例来说，半导体器件可为包括栅极堆叠(例如，设置在高介电常数介电质之上的金属栅极)的晶体管，所述栅极堆叠设置在半导体衬底102之上以及源极与漏极之间，而源极及漏极设置在半导体衬底102内。

在一些实施例中，形成半导体器件的工艺包括在半导体衬底102上形成图案化光刻胶层(未示出)。图案化光刻胶层可例如通过旋转涂布工艺(spin-on process)形成。图案化光刻胶层可例如利用具有多个源极/漏极的布局来进行图案化且可例如使用光刻来进行图案化。在一些实施例中，形成半导体器件的源极/漏极的工艺包括在图案化光刻胶就位的情况下执行离子注入以及随后剥离图案化光刻胶。此外，在一些实施例中，可例如在图案化光刻胶(未示出)就位的情况下通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、溅镀或一些其他沉积或生长工艺以及随后剥离图案化光刻胶来形成栅极。

如图7的剖视图700所示，在半导体衬底102之上形成内连结构103且内连结构103直接接触半导体衬底102。内连结构103包括多个导电特征，例如金属内连配线和/或对半导体器件进行内连的通孔。在一些实施例中，所述多个导电特征形成于在彼此之上形成的多个金属层中。在一些实施例中，导电特征可通过光刻与适用的沉积或生长工艺(例如电化学镀覆(electrochemical plating，ECP)、无电镀覆、化学气相沉积或物理气相沉积、溅镀或一些其他沉积或生长工艺)的组合来形成。所述工艺可例如为单镶嵌式工艺(singledamascene like process)或双镶嵌式工艺(dual damascene like process)的一部分。在一些实施例中，在形成每一金属层以形成实质上平的上表面之后，可执行化学机械抛光(chemical mechanical polishing，CMP)工艺。

在图7中还示出，在形成内连结构103之后，在内连结构103之上形成钝化层104。钝化层104可包含介电材料，例如二氧化硅(SiO

如图8的剖视图800中所示，在钝化层104的上表面之上形成内连缓冲层310。在一些实施例中，内连缓冲层310可例如为或可包含氮化物、氮化硅或其类似物。在内连缓冲层310之上形成内连隔离层312。在一些实施例中，内连隔离层312可例如为或可包含氮化硅、碳化硅或其类似物。在内连隔离层312之上形成第一介电层110。第一介电层110可例如为聚酰亚胺化合物、聚苯并噁唑化合物或任何其他合适的介电材料和/或可被形成为处于约16微米到20微米范围内的厚度。随后，执行图案化工艺，从而在第一介电层110中形成相对的侧壁110sw1、110sw2，所述相对的侧壁110sw1、110sw2界定第一介电层110中的沟槽110t。在一些实施例中，将第一介电层110图案化的工艺包括：在第一介电层110之上形成掩模层(未示出)；将第一介电层110的未被遮罩的区暴露于一种或多种刻蚀剂，从而界定沟槽110t；以及执行移除工艺以移除掩模层。随后，在一些实施例中，可对第一介电层110执行固化工艺以硬化和/或强化第一介电层110。在一些实施例中，固化工艺可例如为或可包括压力固化工艺、热固化工艺或任何其他合适的固化工艺。在一些实施例中，内连缓冲层310、内连隔离层312和/或第一介电层110可通过CVD、PVD、原子层沉积(atomic layer deposition，ALD)或另一种合适的沉积工艺来沉积和/或生长。

如图9的剖视图900中所示，在第一介电层110及内连隔离层312之上形成第一刻蚀停止层114。在一些实施例中，第一刻蚀停止层114可例如为或可包含金属氧化物，例如氧化钽、氧化钛、另一种合适的刻蚀停止材料或其类似物。在一些实施例中，形成第一刻蚀停止层114的方法可包括：在第一介电层110之上形成金属材料(例如，钽)；以及随后执行热退火工艺(例如，利用水(H

在对第一磁性层112执行刻蚀工艺之后，可将第一刻蚀停止层114图案化。在一些实施例中，将第一刻蚀停止层114图案化可包括：在第一刻蚀停止层114之上形成掩模层(未示出)；对第一刻蚀停止层114的未被遮罩的区域执行干式刻蚀工艺；以及执行移除工艺以移除掩模层。在一些实施例中，形成第一磁性层112的工艺包括通过例如CVD、PVD、溅镀或一些其他沉积或生长工艺来沉积第一磁性层112。在另一些实施例中，第一刻蚀停止层114可例如通过CVD、PVD、ALD或另一种合适的沉积工艺来沉积和/或生长。

在一些实施例中，通过在沟槽110t中形成第一磁性层112的至少一部分，可减轻和/或消除第一磁性层112与第一刻蚀停止层114、第一介电层110和/或另一层的分层。这可提高第一磁性层112与形成在第一磁性层112之上的任何其他层/结构的结构完整性。此外，前述制作方法可降低形成第一磁性层112的复杂性和/或设计。

如图10的剖视图1000中所示，在第一磁性层112之上形成第一隔离层120。第一隔离层120可例如为或可包含介电材料，例如二氧化硅、氮化硅、低介电常数介电质或一些其他合适的介电材料。第一隔离层120可例如通过CVD、PVD、ALD或一些其他沉积或生长工艺来沉积或生长。在一些实施例中，第一隔离层120共形地衬于第一磁性层112的表面且设置在沟槽110t内。

在图10中还示出，在第一隔离层120之上形成障壁晶种层118。障壁晶种层118可例如为或可包含铜、铝、金、银、前述的合金或其他合适的材料。障壁晶种层118可例如通过CVD、PVD、溅镀、电化学镀覆、无电镀覆或一些其他沉积或生长工艺来沉积或生长。在一些实施例中，障壁晶种层118共形地衬于第一隔离层120的表面且设置在沟槽110t内。

如图11的剖视图1100中所示，在障壁晶种层118之上形成第一导电配线116a及第二导电配线116b且第一导电配线116a及第二导电配线116b直接接触障壁晶种层118。在一些实施例中，在图案化光刻胶层1102就位的情况下形成第一导电配线116a及第二导电配线116b。图案化光刻胶层1102通过例如旋转涂布工艺结合随后的光刻工艺形成在障壁晶种层118之上，以在图案化光刻胶层1102中界定开口。第一导电配线116a及第二导电配线116b可例如各自为或可包含铜、铝、金、银、铝铜、前述的合金或任何其他合适的导电材料。第一导电配线116a及第二导电配线116b可例如通过CVD、PVD、溅镀、电化学镀覆(ECP)、无电镀覆或一些其他沉积或生长工艺来沉积或生长。在另一些实施例中，第一导电配线116a及第二导电配线116b可各自通过ECP沉积或生长在图案化光刻胶层1102的开口中，其中障壁晶种层118充当晶种层，第一导电配线116a及第二导电配线116b可从所述晶种层生长。

如图12的剖视图1200中所示，通过例如湿式刻蚀或干式刻蚀工艺从障壁晶种层118剥离图案化光刻胶层(图11所示1102)。在一些实施例中，图案化光刻胶层(图11所示1102)的剥离还移除了障壁晶种层118和/或第一隔离层120的未被第一导电配线116a和/或第二导电配线116b覆盖的至少一部分。在其他实施例中，执行后续刻蚀及光刻工艺以移除障壁晶种层118及第一隔离层120的相对于第一导电配线116a和/或第二导电配线116b在横向上偏移开的部分。在一些实施例中，在上述处理步骤之后，第一导电配线116a及第二导电配线116b的顶表面相对于第一刻蚀停止层114的顶表面在垂直方向上偏置开距离d1。在一些实施例中，距离d1是非零的。在另一些实施例中，第一导电配线116a及第二导电配线116b的顶表面位于第一刻蚀停止层114的顶表面下方。在另一些实施例中，第一导电配线116a及第二导电配线116b的顶表面位于第一介电层110的顶表面下方。

如图13的剖视图1300中所示，在第一导电配线116a及第二导电配线116b以及第一磁性层112之上形成第二介电层115。第二介电层115共形地环绕第一导电配线116a及第二导电配线116b且填充沟槽110t的剩余部分。在一些实施例中，第二介电层115被配置成将第一导电配线116a及第二导电配线116b彼此电隔离。第二介电层115可例如为聚酰亚胺化合物、聚苯并噁唑化合物或任何其他合适的介电材料。随后，对第二介电层115执行图案化工艺。在一些实施例中，将第二介电层115图案化的工艺包括：在第二介电层115之上形成掩模层(未示出)；将第二介电层115的未被遮罩的区域暴露于一种或多种刻蚀剂；以及执行移除工艺以移除掩模层。随后，在一些实施例中，可对第二介电层115执行固化工艺以硬化和/或强化第二介电层115。在一些实施例中，固化工艺可例如为或可包括压力固化工艺、热固化工艺或任何其他合适的固化工艺。在一些实施例中，第二介电层115可通过CVD、PVD、ALD或另一种合适的沉积工艺来沉积和/或生长。在一些实施例中，第二介电层115可具有实质上平坦的上表面，所述实质上平坦的上表面可与第一磁性层112的上表面齐平。在一些实施例中，第二介电层115的实质上平坦的上表面可通过图案化工艺(例如，刻蚀工艺)和/或通过平坦化工艺(例如，CMP工艺)形成。

在一些实施例中，通过在沟槽110t内并沿着第一磁性层112的内侧壁及上表面形成第二介电层115，可更容易地控制第二介电层115的形状和/或厚度。这可部分地减少与形成电感器结构(图15所示109)相关联的时间及成本，和/或可提高第一导电配线116a及第二导电配线116b的结构完整性。

如图14的剖视图1400中所示，在第二介电层115及第一磁性层112之上形成第二隔离层128。第二隔离层128可例如为或可包含氮化物、氮化硅或另一种合适的介电材料。在第二隔离层128之上形成第二刻蚀停止层126。在一些实施例中，第二刻蚀停止层126可例如为或可包含金属氧化物，例如氧化钽、氧化钛、另一种合适的刻蚀停止材料或其类似物。在一些实施例中，形成第二刻蚀停止层126的方法可包括：在第二隔离层128之上形成金属材料(例如，钽)；以及随后执行热退火工艺(例如，利用水(H

如图15的剖视图1500中所示，在第一刻蚀停止层114及第二刻蚀停止层126之上形成第二磁性层124，从而形成电感器109。第二磁性层124可例如为或可包含钴锆钽(CZT)、铁-镍(NiFe)化合物或其他合适的磁性材料和/或可具有处于3微米到10微米范围内的厚度。随后，对第二磁性层124执行刻蚀工艺。在一些实施例中，刻蚀工艺包括：在第二磁性层124之上形成掩模层(未示出)；对第二磁性层124的未被遮罩的区域执行湿式刻蚀工艺；以及执行移除工艺以移除掩模层。在第二磁性层124之上形成上部介电层122。上部介电层122可例如为或可包含氧化物(例如，二氧化硅)、低介电常数介电材料、另一种合适的介电材料或其类似物。

在一些实施例中，直到形成第二磁性层124之后，才对第二隔离层128和/或第二刻蚀停止层126进行刻蚀和/或图案化(例如，参照图14)。在此种实施例中，第二磁性层124的底表面沿着第二刻蚀停止层126的上表面126u(未示出)或者沿着第二隔离层128的上表面128u(未示出)延伸。在此种实施例中，在形成第二磁性层124之后，可对第二隔离层128和/或第二刻蚀停止层126执行湿式刻蚀工艺以移除相对于第二磁性层124在横向上偏移开的区域中的上述层的部分。

图16到图18示出根据本公开的形成凹陷到第一介电层中的电感器结构的第二方法的一些实施例的剖视图1600到1800。尽管图16到图18中所示的剖视图1600到1800是参照方法阐述的，然而应理解，图16到图18中所示的结构并非仅限于所述方法，而是可独立于所述方法。此外，尽管图16到图18被阐述为一系列动作，然而应理解，这些动作并不是限制性的，这是因为在其他实施例中可改变所述动作的次序，且所公开的方法也适用于其他结构。在其他实施例中，可全部或部分地省略所示出和/或所阐述的一些动作。

如图16所示剖视图1600中所示，在第一导电配线116a及第二导电配线116b以及第一磁性层112之上形成第二介电层115。在一些实施例中，图16所示结构如图6到图12所示出和/或所阐述形成。第二介电层115共形地环绕第一导电配线116a及第二导电配线116b且填充沟槽110t的剩余部分。在一些实施例中，第二介电层115被配置成将第一导电配线116a及第二导电配线116b彼此电隔离。第二介电层115可例如为聚酰亚胺化合物、聚苯并噁唑化合物、氮化硅、氧化钽或任何其他合适的介电材料。随后，对第二介电层115执行图案化工艺。在一些实施例中，将第二介电层115图案化的工艺包括：在第二介电层115之上形成掩模层(未示出)；将第二介电层115的未被遮罩的区域暴露于一种或多种刻蚀剂；以及执行移除工艺以移除掩模层。随后，在一些实施例中，可对第二介电层115执行固化工艺以硬化和/或强化第二介电层115。在一些实施例中，固化工艺可例如为或可包括压力固化工艺、热固化工艺或任何其他合适的固化工艺。在一些实施例中，第二介电层115可通过CVD、PVD、ALD或另一种合适的沉积工艺来沉积和/或生长。在一些实施例中，第二介电层115可具有实质上平坦的顶表面115ts，顶表面115ts在垂直方向上位于第一磁性层112的顶表面112ts上方。在此种实施例中，第二介电层115的实质上平坦的顶表面115ts可通过图案化工艺或通过对第二介电层115执行平坦化工艺(例如，CMP)来实现。

如图17的剖视图1700中所示，在第二介电层115及第一磁性层112之上形成第二隔离层128。第二隔离层128可例如为或可包含氮化物、氮化硅或另一种合适的介电材料。第二隔离层128可例如具有顶表面128ts，顶表面128ts在垂直方向上位于第二隔离层128的上表面128us上方。在第二隔离层128之上形成第二刻蚀停止层126。在一些实施例中，第二刻蚀停止层126可例如为或可包含金属氧化物，例如氧化钽、氧化钛、另一种合适的刻蚀停止材料或其类似物。在一些实施例中，形成第二刻蚀停止层126的方法可包括：在第二隔离层128之上形成金属材料(例如，钽)；以及随后执行热退火工艺(例如，利用水(H

如图18的剖视图1800中所示，在第一刻蚀停止层114及第二刻蚀停止层126之上形成第二磁性层124，从而形成电感器109。第二磁性层124可例如为或可包含钴锆钽(CZT)、铁-镍(NiFe)化合物或其他合适的磁性材料和/或可具有处于3微米到10微米范围内的厚度。随后，对第二磁性层124执行刻蚀工艺。在一些实施例中，刻蚀工艺包括：在第二磁性层124之上形成掩模层(未示出)；对第二磁性层124的未被遮罩的区域执行湿式刻蚀工艺；以及执行移除工艺以移除掩模层。此外，可在如图15中所示和/或所阐述的形成第二磁性层124之后对第二隔离层128和/或第二刻蚀停止层126进行刻蚀。在第二磁性层124之上形成上部介电层122。上部介电层122可例如为或可包含氧化物(例如，二氧化硅)、低介电常数介电材料、另一种合适的介电材料或其类似物。

图19示出根据本公开的形成凹陷到第一介电层中的电感器结构的方法1900。尽管方法1900被示出和/或阐述为一系列动作或事件，然而应理解，所述方法并非仅限于所示次序或动作。因此，在一些实施例中，所述动作可采用与所示次序不同的次序来进行，和/或可同时进行。此外，在一些实施例中，所示动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间进行或与其他动作或子动作同时进行。在一些实施例中，可省略一些示出的动作或事件，且可包括其他未示出的动作或事件。

在动作1902处，在衬底之上形成内连结构。内连结构具有多个金属层。图7示出与动作1902的一些实施例对应的剖视图700。

在动作1904处，在内连结构之上形成钝化层。在钝化层之上形成第一介电层。图8示出与动作1904的一些实施例对应的剖视图800。

在动作1906处，将第一介电层图案化，从而界定相对的侧壁，所述相对的侧壁界定延伸穿过第一介电层的沟槽。图8示出与动作1906的一些实施例对应的剖视图800。

在动作1908处，在第一介电层之上形成第一刻蚀停止层，且第一刻蚀停止层衬于第一介电层的沟槽。图9示出与动作1908的一些实施例对应的剖视图900。

在动作1910处，在第一刻蚀停止层之上形成第一磁性层，所述第一磁性层至少局部地衬于沟槽且具有设置在第一介电层上方的顶表面。图9示出与动作1910的一些实施例对应的剖视图900。

在动作1912处，在第一磁性层之上形成第一隔离层及障壁晶种层。图10示出与动作1912的一些实施例对应的剖视图1000。

在动作1914处，在障壁晶种层之上以及沟槽内形成第一导电配线及第二导电配线。图11到图12示出与动作1914的一些实施例对应的剖视图1100到1200。

在动作1916处，在第一磁性层之上形成第二介电层，从而填充沟槽的剩余部分。第二介电层环绕第一导电配线及第二导电配线。图13及图16示出与动作1916的一些实施例对应的剖视图1300及1600。

在动作1918处，在第二介电层及第一磁性层之上形成第二隔离层及第二刻蚀停止层。图14及图17示出与动作1918的一些实施例对应的剖视图1400及1700。

在动作1920处，在第二刻蚀停止层之上形成第二磁性层。第二磁性层在沟槽之上在横向上延伸。图15及图18示出与动作1920的一些实施例对应的剖视图1500及1800。

因此，在一些实施例中，本公开涉及电感器结构，所述电感器结构包括环绕第一导电配线及第二导电配线的磁性层，其中第一导电配线及第二导电配线设置在由介电层界定的沟槽内。

在一些实施例中，本申请提供一种集成电路(IC)，所述集成电路包括：衬底；内连结构，具有设置在所述衬底之上的多个金属层；第一介电层，设置在所述内连结构的最上表面之上，其中所述第一介电层具有相对的侧壁，所述相对的侧壁界定沟槽；第一磁性层，设置在所述沟槽内且沿着所述相对的侧壁共形地延伸；导电配线，设置在所述沟槽内且上覆在所述第一磁性层上；以及第二磁性层，上覆在所述第一磁性层及所述导电配线上，其中所述第二磁性层在横向上从所述相对的侧壁中的第一侧壁之上延伸到所述相对的侧壁中的第二侧壁。

在一些实施例的上述集成电路中，所述导电配线的顶表面在垂直方向上位于所述第一磁性层的顶表面下方。

在一些实施例的上述集成电路中，所述第二磁性层的上表面是实质上平坦的，且其中所述第二磁性层的所述上表面在所述第一磁性层的外侧壁之间连续地延伸。

在一些实施例的上述集成电路中，所述第一介电层的所述相对的侧壁之间的最大距离小于所述第二磁性层的最小宽度。

在一些实施例的上述集成电路中，所述相对的侧壁之间的距离从所述第一介电层的底表面到所述第一介电层的顶表面连续地增大，其中所述第一磁性层的宽度在从所述第一介电层的所述底表面指向所述第一介电层的所述顶表面的方向上连续地增大。

在一些实施例的上述集成电路中，所述第二磁性层的高度小于所述第一磁性层的高度。

在一些实施例的上述集成电路中，所述第二磁性层的所述高度小于所述导电配线的高度。

在一些实施例的上述集成电路中，还包括：第二介电层，沿着所述第一磁性层的上表面及侧壁设置，其中所述第二介电层包围所述导电配线，且其中所述第二介电层包含与所述第一介电层相同的材料。

在一些实施例中，本申请提供一种集成电路(IC)，所述集成电路包括：衬底；内连结构，具有上覆在所述衬底上的多个金属层；钝化层，上覆在所述内连结构上；第一介电层，具有倾斜的相对的侧壁，所述倾斜的相对的侧壁界定上覆在所述钝化层上的沟槽；第一刻蚀停止层，沿着所述第一介电层的顶表面及所述倾斜的相对的侧壁延伸；第一磁性层，上覆在所述第一刻蚀停止层上且设置在所述沟槽内；第一导电配线及第二导电配线，设置在所述沟槽内且上覆在所述第一磁性层上，其中所述第一导电配线与所述第二导电配线沿着与所述衬底的上表面平行的第一方向彼此平行地延伸；第二介电层，填充所述沟槽且包围(enclose)所述第一导电配线及所述第二导电配线；以及第二磁性层，设置在所述第一磁性层及所述第二介电层之上，其中所述第一磁性层及所述第二磁性层包绕在所述第一导电配线及所述第二导电配线周围且在横向上在所述第一方向上沿着所述第一导电配线及所述第二导电配线的中间段延伸。

在一些实施例的上述集成电路中，还包括：第一输入/输出结构，直接接触所述第一导电配线且设置在所述第一导电配线之上，其中所述第一输入/输出结构在相对于所述第二磁性层的第一侧壁在远离所述第二磁性层的方向上横向偏移开；以及第二输入/输出结构，直接接触所述第一导电配线且设置在所述第一导电配线之下，其中所述第二输入/输出结构设置在所述钝化层内，其中所述第二输入/输出结构在相对于所述第二磁性层的第二侧壁在远离所述第二磁性层的另一方向上横向偏移开，其中所述第一侧壁与所述第二侧壁相对。

在一些实施例的上述集成电路中，在所述第一刻蚀停止层的顶表面与所述第二磁性层的顶表面之间界定的第一高度小于在所述第一刻蚀停止层的所述顶表面与所述第一输入/输出结构的顶表面之间界定的第二高度的一半。

在一些实施例的上述集成电路中，所述第一磁性层及所述第二磁性层包含钴锆钽。

在一些实施例的上述集成电路中，所述第一介电层的所述倾斜的相对的侧壁在横向上在所述第二磁性层的倾斜的相对的侧壁之间间隔开，其中所述第二磁性层具有在所述第二磁性层的所述倾斜的相对的侧壁之间连续地延伸的实质上平坦的上表面。

在一些实施例的上述集成电路中，所述第一介电层及所述第二介电层包含聚酰亚胺化合物或聚苯并噁唑化合物。

在一些实施例的上述集成电路中，还包括：隔离层，上覆在所述第一磁性层及所述第二介电层上；以及第二刻蚀停止层，上覆在所述隔离层上，其中所述隔离层及所述第二刻蚀停止层夹置在所述第一磁性层与所述第二磁性层之间。

在一些实施例的上述集成电路中，所述第一导电配线及所述第二导电配线分别包括突起部，所述突起部在所述第一磁性层下方延伸到所述钝化层中且电耦合到所述内连结构中的所述金属层。

在一些实施例中，本申请提供一种形成集成电路(IC)的方法，所述方法包括：在衬底之上形成具有多个金属层的内连结构；在所述内连结构的最上表面之上形成钝化层；在所述钝化层之上形成第一介电层，其中所述第一介电层具有侧壁，所述侧壁界定沟槽；在所述钝化层之上形成第一磁性层，其中所述第一磁性层衬于所述沟槽且在所述第一介电层的顶表面之上延伸；在所述第一磁性层之上形成彼此间隔开的导电配线；在所述导电配线之上形成第二介电层，其中所述第二介电层至少局部地填充所述沟槽；以及在所述第二介电层及所述第一磁性层之上形成第二磁性层，其中所述第二磁性层具有在所述第一介电层的所述侧壁之间连续地延伸的实质上平坦的上表面。

在一些实施例的上述形成集成电路的方法中，形成所述第一介电层包括：在所述钝化层之上沉积介电材料，其中所述介电材料包含聚酰亚胺化合物或聚苯并噁唑化合物；将所述介电材料图案化，以形成界定所述沟槽的所述侧壁；以及对所述介电材料执行固化工艺。

在一些实施例的上述形成集成电路的方法中，形成所述导电配线包括：在所述第一磁性层之上形成隔离层；在所述隔离层之上形成障壁晶种层；在所述障壁晶种层之上形成光刻胶层，其中所述光刻胶层包括配线开口；以及在所述配线开口中形成所述导电配线，其中所述导电配线是通过电化学镀覆工艺形成的。

在一些实施例的上述形成集成电路的方法中，形成所述第一磁性层包括：在所述第一介电层之上沉积磁性材料，其中所述磁性材料包含钴锆钽；在所述磁性材料之上形成掩模层；以及对所述磁性材料执行湿式刻蚀工艺，以移除所述磁性材料的未被遮罩的区域。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对本文作出各种改变、代替及变更。