半导体器件及其制造方法

技术领域

本发明的实施例涉及半导体器件及其制造方法。

背景技术

半导体用于包括收音机、电视机、手机和个人计算器件的电子应用的集成电路中。一种类型的众所周知的半导体器件是诸如动态随机存取存储器(DRAM)或闪存的半导体存储器件，两者均使用电荷来存储信息。

半导体存储器器件中的最新发展涉及使用自旋电子器件的磁阻随机存取存储器(MRAM)，MRAM将半导体技术与磁性材料和器件相结合。电子的自旋极化而不是电子的电荷用于指示“1”或“0”的状态。一种这样的自旋电子器件是使用自旋扭矩传递(STT)的磁隧道结(MTJ)器件。

发明内容

本发明的实施例提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括逻辑区域和存储器区域；在所述逻辑区域和所述存储器区域上沉积底部电极层；在所述底部电极层上方沉积磁隧道结(MTJ)层；在所述磁隧道结层上方沉积第一导电层；在所述第一导电层上方沉积牺牲层；蚀刻所述存储器区域中的所述牺牲层，以暴露所述存储器区域中的所述第一导电层，同时保持所述逻辑区域中的所述第一导电层被覆盖；在所述存储器区域和所述逻辑区域中沉积第二导电层；图案化所述第二导电层以暴露所述存储器区域中的所述磁隧道结层；以及蚀刻图案化的第二导电层和所述磁隧道结层，以在所述存储器区域中分别形成顶部电极和磁隧道结。

本发明的另一实施例提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括逻辑区域和存储器区域；在所述衬底上方沉积底部电极层和磁隧道结(MTJ)层；在所述磁隧道结层上方沉积第一导电层；在所述第一导电层上方沉积蚀刻缓冲层；蚀刻所述存储器区域中的所述蚀刻缓冲层以暴露所述存储器区域中的所述第一导电层，同时保持所述逻辑区域中的所述第一导电层被覆盖；在所述存储器区域和所述逻辑区域中的所述第一导电层和所述蚀刻缓冲层上方分别沉积第二导电层；在所述第二导电层上方沉积掩模层；图案化所述掩模层以在所述存储器区域中形成顶部电极的图案；通过将所述图案转印至所述第一导电层和所述第二导电层来图案化所述第一导电层和所述第二导电层；以及使用蚀刻操作蚀刻所述掩模层、图案化的第一导电层和图案化的第二导电层、所述磁隧道结层和所述底部电极层，以在所述存储器区域中形成所述顶部电极、磁隧道结和底部电极。

本发明的又一实施例提供了一种半导体器件，包括：衬底，所述半导体器件限定存储器区域和逻辑区域；以及存储器器件，布置在所述衬底上方的所述存储器区域中，所述存储器器件包括：底部电极通孔，布置在所述衬底上方；底部电极，布置在所述底部电极通孔上方；磁隧道结(MTJ)，布置在所述底部电极上方；和顶部电极，布置在所述磁隧道结上方，所述顶部电极包括上部部分和与所述上部部分分隔开的下部部分。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A是根据本发明的一些实施例的半导体结构的截面图。

图1B是根据本发明的一些实施例的图1A中的半导体结构的MRAM结构的放大立体图。

图2、图3、图4、图5、图6、图7、图8、图9、图10A、图10B、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24和图25是根据本发明的一些实施例的制造半导体结构的中间阶段的截面图。

图26、图27、图28、图29、图30和图31是根据本发明的一些实施例的制造半导体结构的中间阶段的截面图。

图32、图33、图34、图35和图36是根据本发明的一些实施例的制造半导体结构的中间阶段的截面图。

具体实施方式

以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

尽管阐述本发明的广泛范围的数值范围和参数是近似值，但是在具体示例中阐述的数值被尽可能精确地报告。然而，任何数值固有地包含某些误差，这些误差必然是由于在相应测试测量中通常发现的偏差而导致的。同样，如本文所用，术语“约”、“基本”或“基本上”通常是指在给定值或范围的10％、5％、1％或0.5％内。可选地，当由本领域的普通技术人员考虑时，术语“约”、“基本”或“基本上”是指在均值的可接受的标准误差内。除了在操作/工作示例中，或者除非另有明确说明，否则所有数值范围、数量、值和百分比(诸)如本文所公开的材料的量、持续时间、温度、操作条件、数量比等)在所有情况下应理解为由术语“约”、“基本”或“基本上”修饰。因此，除非有相反的指示，否则本发明和所附权利要求书中阐述的数值参数是可以根据需要变化的近似值。至少，至少应该根据报告的有效数字的数量并且通过应用普通的舍入技术来解释每个数值参数。范围可以在本文中表示为从一个端点到另一端点或在两个端点之间。除非另有说明，否则本文公开的所有范围均包括端点。

MTJ器件通常包括自由层、隧道层和钉扎层。自由层的磁化方向可以通过施加电流穿过隧道层来反转，这导致自由层内的注入的极化电子对自由层的磁化施加所谓的自旋扭矩。作为参考，钉扎层具有固定的磁化方向。当电流在从自由层到钉扎层的方向流动时，电子在相反的方向上流动，即从钉扎层到自由层。在通过钉扎层之后，电子被极化为与钉扎层相同的磁化方向；流过隧道层；然后进入并且累积在自由层中。最终，自由层的磁化与钉扎层的磁化平行，并且MTJ器件将处于低电阻状态。由电流引起的电子注入称为主要注入。

当施加从钉扎层流向自由层的电流时，电子在从自由层到钉扎层的方向上流动。具有与钉扎层的磁化方向相同的极化的电子能够流过隧道层并且进入钉扎层。相反，极化与钉扎层的磁化不同的电子将由钉扎层反射(阻挡)并且将累积在自由层中。最终，自由层的磁化变得与钉扎层的磁化反平行，并且MTJ器件将处于高电阻状态。由电流引起的相应的电子注入称为次要注入。

CMOS结构中的嵌入式MRAM单元已得到不断开发。具有嵌入式MRAM单元的半导体电路限定存储器区域和与该存储器区域分隔开的逻辑区域。例如，存储器区域可以位于半导体电路的中心，而逻辑区域可以位于半导体电路的外围处。注意，前面的陈述不旨在限制。关于存储器区域和逻辑区域的其他布置在本发明的预期范围内。

在存储器区域中，可以在MRAM结构下方设置晶体管结构。在一些实施例中，MRAM单元嵌入在金属化层或互连层中，该金属化层或互连层是在CMOS制造技术的后段制程(BEOL)操作中制备的。例如，在一些实施例中，存储器区域和逻辑区域中的晶体管结构设置在公共半导体衬底中，该公共半导体衬底是通过CMOS制造技术的前段制程操作中制备的，并且在两个区域中彼此基本相同。MRAM单元可以嵌入在金属化层的任何位置中，例如，在平行于半导体衬底的表面水平分布的相邻金属线层之间。例如，嵌入式MRAM单元可以位于存储器区域中的第四金属线层和第五金属线层之间。水平偏移到逻辑区域，第四金属线层中的金属线通过位于第四金属线层和第五金属线层之间的第四金属通孔层中的金属通孔连接至第五金属线层中的金属线。换句话说，考虑到存储器区域和逻辑区域，嵌入式MRAM单元占据了第五金属线层的至少部分的厚度。在整个本发明中，术语“金属线层”是指在相同的第N金属线层中的金属线的集合，其中N是大于或等于1的整数。类似地，在整个本发明中，术语“金属通孔层”是指在相同的第N金属通孔层中的金属通孔的集合，其中N是大于或等于1的整数。通常，MRAM单元位于第N金属线层和第(N+1)金属线层之间。本领域普通技术人员可以理解，本文描述的为金属线层提供的数目和MRAM在金属化层中的布置不是限制性的。

嵌入式MRAM包括由铁磁材料组成的磁隧道结(MTJ)。底部电极和顶部电极电耦接至MTJ以用于信号/偏置应用。按照先前提供的示例，底部电极进一步连接至第N金属线层，而顶部电极进一步连接至第(N+1)金属线层。

参考图1A，图1A是根据本发明的一些实施例的半导体结构10的横截面。半导体结构10可以是包括存储器区域100A和逻辑区域100B的半导体电路。存储器区域100A和逻辑区域100B中的每个具有位于半导体衬底100中的晶体管结构101和布置在半导体衬底100上方的金属化结构102。

在一些实施例中，半导体衬底100可以是但不限于例如硅衬底。在实施例中，提供或形成包括诸如硅衬底的半导体材料的半导体衬底100，但是它可以包括诸如硅锗、碳化硅、砷化镓等的其他半导体材料。在本实施例中，半导体衬底100是由硅构成的p型半导体衬底(P-衬底)或n型半导体衬底(N-衬底)。可选地，半导体衬底100包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在又一可选实施例中，半导体衬底100是绝缘体上半导体(SOI)。在其他可选实施例中，半导体衬底100可以包括掺杂的外延层、梯度半导体层和/或不同类型的另一半导体层上面的半导体层，诸如硅锗层上的硅层。半导体衬底100可以包括或可以不包括诸如P阱、N阱或它们的组合的掺杂区域。

在一些实施例中，在半导体衬底100中提供浅沟槽隔离(STI)111。提供STI 111以使晶体管结构与诸如其他晶体管结构的相邻半导体器件电隔离。STI 111由合适的介电材料形成，包括氧化物(例如Ge氧化物)、氮氧化物(例如GaP氮氧化物)、二氧化硅(SiO

在一些实施例中，晶体管结构101包括栅极区域107、源极区域103和漏极区域105。源极区域103和漏极区域105至少部分地设置在半导体衬底100中。在一些实施例中，半导体结构10的栅极区域107包括多晶硅栅极或金属栅极。栅极区域107设置在半导体衬底100的顶面上方以及源极区域103和漏极区域105之间。半导体衬底100限定了存储器区域100A和逻辑区域100B，并且存储器区域100A和逻辑区域100B包括晶体管结构101。在一些实施例中，晶体管结构101在存储器区域100A和逻辑区域100B中具有类似的配置。注意，出于说明性目的，在图1A中仅示出了平面型晶体管结构101。然而，本发明不限于此。诸如鳍式(FinFFT)晶体管结构的任何非平面晶体管结构都在本发明的预期范围内。

半导体结构10还可以包括布置在层间电介质(ILD)109中的接触插塞108，并且可以电耦接至晶体管结构101的栅极区域107。在一些实施例中，ILD 109形成在半导体衬底100上方。可以使用各种技术形成ILD 109，例如化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅射和物理气相沉积(PVD)、热生长等。位于半导体衬底100之上的ILD 109可以由多种介电材料形成，并且可以例如是氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO

金属化结构102设置在晶体管结构101之上。参考逻辑区域100B，金属化结构102包括多个金属线层，例如，第N金属线层121L和第(N+1)金属线层123L以及第N金属通孔层122L和第(N+1)金属通孔层162L。相应金属线层121L和123L中的金属线121和123通过第N金属通孔层122L中的金属通孔122互连。金属线层123L中的金属线123通过第(N+1)金属通孔层162L中的金属通孔162电连接至上面的部件。金属线121和123以及金属通孔122和162分别是导线和通孔，并且由诸如铜、钨、铝、金、银、它们的合金等的导电材料形成。参考存储器区域100A，与逻辑区域100B的金属线123相比，金属线123具有减小的高度。示例性MRAM单元结构100_1A布置在存储器区域100A的第N金属线121和第(N+1)金属线123之间。因为第N金属线层121L可以不是位于晶体管结构101上方的第一金属线层，所以省略金属化结构102的部分并且由点表示。在一些实施例中，N是3至10的任何整数。

在一些实施例中，金属线或金属通孔分别由介电层115、125、186或145横向地围绕。介电层115、125、186或145中的每个可以是金属间介电(IMD)层并且由诸如未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、低k介电材料等的氧化物形成。低k介电材料可以具有低于3.8的k值，但是IMD层115、125、186或145的介电材料也可以接近3.8。在一些实施例中，低k介电材料的k值小于约3.0，并且可以小于约2.5。

在一些实施例中，金属线或金属通孔进一步分别由阻挡层或阻挡层141、142和143的堆叠件(参见图3)横向地围绕。在一些实施例中，阻挡层141至143包括介电材料，并且用作在相应的金属线层或金属通孔层中蚀刻沟槽或凹槽中的蚀刻停止层，其中，导电材料可以沉积在这些沟槽或凹槽中以用于形成金属线和金属通孔。在一些实施例中，阻挡层141至143中的两个或多个选择为具有不同的材料，不同的材料具有不同的蚀刻选择性，并且布置在堆叠件中以改进蚀刻性能。例如，在一些实施例中，阻挡层141由氧化硅、氮化硅、氮氧化硅或碳化硅形成。在一些实施例中，阻挡层142是氧化铝。在一些实施例中，阻挡层143由氧化硅、氮化硅、氮氧化硅或碳化硅形成。

在图1A中，MRAM结构100_1A至少包括底部电极通孔(BEVA)132、底部电极131、MTJ135和顶部电极158。在一些实施例中，BEVA 132形成在第N金属线121上方并且电耦接至第N金属线121。在一些实施例中，BEVA 132被IMD层125和由阻挡层141和142形成的介电堆叠件横向地围绕。BEVA132可以形成在具有梯形凹槽的沟槽中。在一些实施例中，BEVA 132可以包括导电材料，诸如TiN、TaN、Ta或其他合适的材料。

在一些实施例中，在BEVA 132的沟槽的侧壁上形成衬垫层161。在一些实施例中，衬垫层161是在其上电镀的材料的晶种层。例如，如果构成BEVA的材料包括铜，则衬垫层161可以是电镀铜的晶种层。在一些其他实施例中，衬垫层161可以包括TaN或Ta。

在一些实施例中，MRAM结构100_1A的BEVA 132电耦接至晶体管结构101的掺杂区域，其中，掺杂区域是漏极区域105或源极区域103。在其他实施例中，MRAM结构100_1A的BEVA 132与晶体管结构101的栅极区域107电耦接。

底部电极131布置在BEVA 132上方。在一些实施例中，底部电极131可以包括诸如TiN、TaN、Ti、Ta或Ru的导电材料。MTJ 135设置在底部电极131上方。在一些实施例中，MTJ135包括层堆叠件(未单独示出)，诸如设置在彼此上方的自由层、隧道层和钉扎层。顶部电极158设置在MTJ135上方。在一些实施例中，顶部电极158可以包括诸如TiN、TaN、Ti、Ta或Ru的导电材料。在一些实施例中，顶部电极158和底部电极131由相同的材料制成。在一些实施例中，顶部电极158的材料不同于BEVA132的材料。在一些实施例中，顶部电极158包括多层结构。

如图1A所示，底部电极131、MTJ 135和顶部电极158的侧壁由保护层或间隔件127横向地围绕。保护层127具有与顶部电极158的顶面水平相同的顶面水平。在一些实施例中，保护层127包括氮化硅(SiN)。

在一些实施例中，介电层129设置在保护层127上方并且横向地围绕保护层127。介电层129可以具有与顶部电极158的顶面和保护层127的顶部齐平的顶面。介电层129可以包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。

图1B是根据本发明的一些实施例的半导体结构10的MRAM结构100_1A周围的图1A中的部分12的放大立体图。顶部电极158包括下部部分133和上部部分154，上部部分154位于下部部分133上方并且与下部部分133分隔开。下部部分133和上部部分154可以具有相同的导电材料。在一些实施例中，下部部分133和上部部分154中的每个具有约50埃和约300埃之间或约10埃和约250埃之间的高度。在一些实施例中，顶部电极158包括位于下部部分133和上部部分154之间的界面区域164。在一些实施例中，界面区域164是下部部分133的氧化物形式，并且可以包括TiO

图2至图33是根据本发明的一些实施例的在各个阶段处制造的半导体结构(例如，图1A中所示的半导体结构10)的截面图。应当理解，可以在图2至图33的顺序所示的阶段之前、期间和之后提供附加阶段，并且在其他实施例中，可以替换或消除以下描述的一些阶段。阶段的顺序可以互换。

在图2中，形成或提供具有预定存储器区域100A和逻辑区域100B的半导体结构。在一些实施例中，在半导体衬底(图2中未示出)中预先形成晶体管结构。包括图1A所示的晶体管结构101的集成电路器件可以经受进一步的CMOS或MOS技术处理，以形成本领域中已知的各种部件。

图2还示出了图1A中所示的金属化结构102的至少部分的形成。在晶体管结构上方的IMD层115中图案化第N金属线121。金属线121是导线，并且包括导电材料，诸如铜、钨、铝、金、银、它们的合金等。在一些实施例中，第N金属线121可以通过电镀操作形成，其中晶种层沉积在图案化的IMD层115上方。在其他实施例中，第N金属线121可以通过各种技术形成，例如化学镀、高密度离子化金属等离子体(IMP)沉积、高密度感应耦合等离子体(ICP)沉积、溅射、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。执行平坦化操作以暴露第N金属线121的顶面和IMD层115的顶面。

在图3中，在存储器区域100A和逻辑区域100B中的第N金属线121的顶面和第N金属线层的IMD层125的顶面上方毯式沉积由介电层141、142和143以及IMD层125形成的层堆叠件140。在一些实施例中，阻挡层141至143分别由SiC、氧化铝和SiC形成，并且IMD层125由TEOS(正硅酸乙酯)形成。可以通过各种技术形成层堆叠件140，例如化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅射和物理气相沉积(PVD)、热生长等。

在图4中，在层堆叠件140上方图案化光刻胶层(未示出)以暴露MRAM结构100_1A的一个或多个BEVA孔132H。如图4所示，通过合适的干蚀刻操作在层堆叠件140中形成两个BEVA孔132H。在一些实施例中，本操作中的干蚀刻包括采用含氟气体的反应离子蚀刻(RIE)。参考逻辑区域100B，通过光刻胶层(未示出)保护层堆叠件140，使得与存储器区域100A中的层堆叠件140相比，第N金属线121的顶面不暴露。

在图5中，在存储器区域100A中的BEVA孔132H上方和逻辑区域100B中的层堆叠件140上方毯式形成衬垫层161。随后，如图6所示，进行BEVA 132的沉积以设置在衬垫层161和层堆叠件140上方。BEVA 132可以由诸如金属的导电材料组成。在一些实施例中，BEVA 132可以是电镀铜。可以通过各种技术形成衬垫层161和BEVA 132，例如，高密度离子化金属等离子体(IMP)沉积、高密度感应耦合等离子体(ICP)沉积、溅射、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。在一些实施例中，在电镀操作中以在衬垫层161的水平表面上方的厚度T1进行BEVA 132的过度填充。可能需要该过度填充以有效地最小化在电镀操作之后在BEVA孔132H上方可能出现的凹痕。

在图7中，然后将衬垫层161和沉积的BEVA 132回蚀刻至与IMD层125的顶面齐平。可以进行多步骤化学机械抛光(CMP)以形成BEVA 132和衬垫层161的平坦顶面。在一些实施例中，采用具有不同选择性的浆料的多步骤CMP以实现平坦的顶面。最初，第一选择性去除包括利用对铜的选择性比对衬垫层161的选择性高的第一浆料。在一些实施例中，第一浆料包括H

在图8中，在平坦化的BEVA 132和衬垫层161上沉积底部电极层131L。底部电极层131L可以包括TiN、TaN、Ta或Ru。在一些实施例中，底部电极层131L的厚度在从约50埃至约500埃的范围内。可以通过各种技术来形成沉积的底部电极层131L，例如，高密度离子化金属等离子体(IMP)沉积、高密度感应耦合等离子体(ICP)沉积、溅射、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。在一些实施例中，执行诸如CMP的平坦化操作以使底部电极层131L的顶面齐平。

然后，在底部电极层131L上方以多个材料堆叠件(图8中未示出)的形式沉积MTJ层135L。在一些实施例中，MTJ层135L的厚度在从约50埃至约500埃的范围内或在从约100埃至约350埃之间。在一些实施例中，MTJ层135L的顶面的粗糙度在约2埃与约10埃之间。在一些实施例中，MTJ层135L可以包括铁磁层、间隔件和覆盖层。铁磁层可以用作自由层，自由层的磁极性或磁取向可以在其相关联的MRAM单元的写入操作期间改变。铁磁层和间隔件可以用作固定层或钉扎层，钉扎层的磁取向在其相关联的MRAM单元的操作期间可以不改变。覆盖层形成在铁磁层上并且可以减小其相关联的MRAM单元的写入电流。每个铁磁层可以包括铁磁材料，铁磁材料可以是金属或金属合金，例如，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi等。间隔件可以包括非铁磁金属，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru等。用于间隔件的另一种材料也可以包括绝缘体，例如Al

MTJ层135L可以通过各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度感应耦合等离子体(ICP)沉积、溅射、物理气相沉积(PVD)、化学气相沉积沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。

第一顶部电极层133L沉积在MTJ层135L上方。在一些实施例中，第一顶部电极层133L是导电层并且包括导电材料，诸如TiN、TaN、Ti、Ta或Ru。在一些实施例中，第一顶部电极层133L的厚度为约50埃至约1000埃。可以通过各种技术形成第一顶部电极层133L，例如，高密度离子化金属等离子体(IMP)沉积、高密度感应耦合等离子体(ICP)沉积、溅射、物理气相沉积(PVD)、DC或RF PVD、脉冲DC溅射、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等。

在一些实施例中，第一顶部电极层133L在约10毫托与约400毫托之间的室处理压力和0.1毫托与10毫托之间的室背侧压力下沉积。在一些实施例中，第一顶部电极层133L在约200℃和约450℃之间的温度下沉积。在一些实施例中，第一顶部电极层133L的沉积以约1kW与约30kW之间的DC功率和约0W至约1000W之间的AC功率来执行。施加的电压可以在约500V与约900V之间，并且施加的电流可以在约5A和约35A之间。AC频率可以等于或大于13.56MHz，诸如2GHz。设置在工艺室中的磁体可以设置为与沉积的靶材之间的距离在38mm和约46mm之间，并且配置为以约50rpm至约70rpm的旋转速率工作。在第一顶部电极层133L的沉积期间以约0sccm和约1500sccm之间的气体流量引入N

参考图9，在第一顶部电极层133L上方形成牺牲层152L。可以图案化牺牲层152L以用作用于随后的蚀刻操作的掩模层或蚀刻缓冲结构。在一些实施例中，牺牲层152L由诸如氧化物、氮化物、氮氧化物或其他合适的介电材料的介电材料形成。在一些实施例中，牺牲层152L包括TEOS或无氮抗反射层(NR-ARL)。在一些实施例中，牺牲层152L掺杂有硅或碳以增强膜应力。在一些其他实施例中，牺牲层152L包括不同于第一顶部电极层133L的导电材料，诸如TiN、TaN、W或其他合适的导电材料。在一些实施例中，牺牲层152L的厚度为约50埃至约1000埃。在一些实施例中，牺牲层152L的厚度为从约100埃至约800埃或在约200埃至约500埃之间。

牺牲层152L可以通过各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度感应耦合等离子体(ICP)沉积、溅射、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等。

在图10A中，将牺牲层152L图案化为图案化的牺牲层152P，使得第一顶部电极层133L的位于存储器区域100A中的部分暴露。逻辑区域100B中的第一顶部电极层133L的部分保持由图案化的牺牲层152P覆盖。在一些实施例中，通过光刻操作对牺牲层152L执行图案化操作，随后进行蚀刻操作以去除牺牲层152L的不期望的部分。

在一些实施例中，蚀刻操作是湿蚀刻、干蚀刻或它们的组合，诸如反应离子蚀刻(RIE)。在蚀刻操作是干蚀刻的实施例中，可以利用基于氟的蚀刻气体来辅助牺牲层152L的选择性蚀刻。在一些实施例中，逻辑区域100B中的牺牲层152L的部分保持基本完整或以相对缓慢的速率消耗，使得下面的第一顶部电极层133L保持由图案化的牺牲层152P覆盖。在一些实施例中，逻辑区域100B中的图案化的牺牲层152P用作蚀刻缓冲结构，它可以辅助保护逻辑区域100B中的金属化层中的下面的金属线或金属通孔在随后的蚀刻操作期间不被损坏。在一些实施例中，通过图案化操作来蚀刻存储器区域100A中的第一顶部电极层133L的厚度，使得减薄但是没有完全去除第一顶部电极层133L。

在一些实施例中，在不破坏真空的情况下执行图10A的步骤之后的操作。因此，可以使第一顶部电极层133L的表面远离环境空气中的氧气，并且可以防止第一顶部电极层133L的表面氧化。在一些实施例中，在与图10A所示的蚀刻操作所用的不同的室中执行图10A的步骤之后的操作。结果，如图10B所示，第一顶部电极层133L很可能暴露于氧气，并且界面层164L生长在第一顶部电极层133L的上表面上。界面层164L可以是第一顶部电极层133L的导电材料的氧化物。紧接在图10A的步骤之后的顺序示出了参考图11至图25的实施例，其中第一顶部电极层133L形成为在其上没有任何界面层。然而，本领域普通技术人员可以理解，可以修改参考图11至图25的工序，使得界面层164L生长在第一顶部电极层133L的表面上。结果，如图1B所示，最终的顶部电极158包括位于顶部电极158的下部部分133和上部部分154之间的界面区域164。

参考图11，第二顶部电极层154L沉积在第一顶部电极层133L和图案化的牺牲层152P上方。在一些实施例中，第二顶部电极层154L是导电层并且包括诸如TiN、TaN、Ti、Ta或Ru的导电材料。第二顶部电极层154L可以具有与第一顶部电极层133L相同的材料。在一些实施例中，第二顶部电极层154L的厚度为约50埃至约1500埃。在一些实施例中，第二顶部电极层154L具有从约100埃至约1200埃的厚度。

在一些实施例中，在第二顶部电极154L上方形成掩模层156L。掩模层156L用于图案化下面的顶部电极层154L和133L、MTJ层135L和底部电极层131L，从而形成图1A所示的一个或多个MRAM结构100_1A。掩模层156L可以包括TEOS或氧化硅。可选地，掩模层156L可以具有多层结构，多层结构可以包括例如氧化物层、高级图案化膜(APF)层和氧化物层。在一些实施例中，掩膜层156L的厚度在约50埃与约500埃之间的范围内。

第二顶部电极层154L、氧化物层、APF层和氧化物层中的每个可以通过各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度感应耦合等离子体(ICP)沉积、溅射、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。

在图12中，图案化掩模层156L以形成图案化的掩模层156，从存储器区域100A中的顶视图的角度来看，图案化的掩模层156对应于MRAM结构100_1A的顶部电极158的图案。通过图12中的图案化操作去除逻辑区域100B中的掩模层156L的部分。在一些实施例中，图案化操作可以涉及光刻和蚀刻操作。蚀刻操作可以是湿蚀刻、干蚀刻或它们的组合，诸如RIE。

参考图13，使用图案化的掩模层156作为蚀刻掩模，图案化第二顶部电极层154L和第一顶部电极层133L。将图案化的掩模层156的图案转印到下面的第二顶部电极层154L和第一顶部电极层133L。相应地形成用于相应的MRAM结构100_1A或100_2A的一个或多个第二顶部电极部分154U和顶部电极158的下部部分133。通过图案化操作，去除逻辑区域100B中的第二顶部电极层154L和第一顶部电极层133L的材料。在图案化操作期间，MTJ层135L和图案化的牺牲层152P分别暴露于存储器区域100A和逻辑区域100B中。

在一些实施例中，可以通过诸如湿蚀刻、干蚀刻或它们的组合(诸如RIE)的选择性蚀刻操作172来执行图案化操作。在执行干蚀刻的实施例中，基于氟的蚀刻剂用于促进选择性蚀刻操作172，使得蚀刻穿过第二顶部电极层154L和第一顶部电极层133L进行，并且在图案化的牺牲层152P或MTJ层135L处停止。在一些实施例中，MTJ层135L在选择性蚀刻操作172期间保持基本完整。在一些实施例中，通过选择性蚀刻操作172消耗图案化的牺牲层152P的相对较薄的部分。

图14示出了蚀刻操作174，蚀刻操作174完全去除图案化的掩模层156并且部分地去除第二顶部电极部分154U，以留下顶部电极158的上部部分154。在整个本发明中，下部部分133和上部部分154分别指相应的MRAM结构100_1A或100_2A的顶部电极158的下部部分和上部部分。在一些实施例中，在图14中执行的蚀刻操作174是非选择性蚀刻操作，诸如离子轰击蚀刻(IBE)，它去除整个图案化的掩模层156和第二顶部电极层154L的上部部分。

在蚀刻操作174期间，在消耗图案化的掩模层156和第二顶部电极层154L的同时，图案化的掩模层156和第二顶部电极部分154U的剩余材料用作在蚀刻MTJ层135L和底部电极层131L中的蚀刻操作174的蚀刻掩模，从而形成相应的MRAM结构100_1A或100_2A的图案化的MTJ 135和图案化的底部电极131。在一些实施例中，从横截面观察，下部部分133和上部部分154、MTJ 135和底部电极131的侧壁具有梯形形状。在一些实施例中，从横截面观察，MRAM结构100_1A和100_2A具有不同的宽度。

在一些实施例中，蚀刻操作174在存储器区域100A中的BEVA 132的层处的IMD层125处停止。同时，蚀刻操作174消耗逻辑区域100B中的剩余的图案化的牺牲层152P、第一顶部电极层133L、MTJ层135L和底部电极层131L，并且暴露BEVA132的层处的IMD层125。在一些实施例中，蚀刻操作174进一步向下进行并且去除IMD层125的厚度，使得逻辑区域100B中的IMD层125的剩余厚度小于存储器区域100A中的IMD层125的剩余厚度。在存储器区域100A和逻辑区域100B中的IMD层125的表面之间形成高度差H1。在一些实施例中，高度H1在约50埃与约1000埃之间。在一些实施例中，IMD层125具有位于存储器区域100A中的第一下表面125A，第一下表面125A具有与逻辑区域100B中的第二下表面125B相同的水平，并且存储器区域100A中的第一上表面125C高于逻辑区域100B中的第二上表面125D，高度差为H1。在一些实施例中，蚀刻去除整个IMD层125并且暴露阻挡层142或141。在一些实施例中，逻辑区域100B中的第N金属线层的金属线121保持由至少一个或多个阻挡层141和142覆盖。

用于使用非选择性蚀刻操作形成MRAM结构100_1A和100_2A的现有图案化操作可以同时去除逻辑区域100B中的顶部电极层133L和154L、MTJ层135L和底部电极层131L的材料。然而，由于逻辑区域100B占据了大多数管芯面积，例如，与存储器区域100A所占的5％相比，约95％的管芯面积，等离子体在逻辑区域100B中的密度可以大于存储器区域100A的密度，导致逻辑区域100B中的过度蚀刻和逻辑区域100B的第N金属线层中的第N金属线121的暴露/损坏。通过度蚀刻操作从第N金属线121去除的导电材料也可能成为污染源。这样，包括逻辑区域100B中的牺牲层152P和第一顶部电极层133L的所提出的蚀刻缓冲结构可以在MRAM结构100_1A和100_2A的图案化期间辅助增加蚀刻操作174的蚀刻裕度。因此，可以在逻辑区域100B中消除或减少由于过度蚀刻引起的器件缺陷。

图15示出了底部电极131、MTJ 135和顶部电极158上方的保护层127的沉积。在一些实施例中，保护层127具有约50埃至约300埃的厚度。注意，MTJ 135的侧壁和顶部电极158的侧壁由保护层127围绕，以防止氧化或其他污染。然后，如图16所示，图案化保护层127以暴露IMD层125的顶面。

在图17中，在存储器区域100A和逻辑区域100B的保护层127和IMD层125上方共形地沉积介电层129。在一些实施例中，介电层129由TEOS组成。在一些实施例中，介电层129由高密度等离子体氧化物(HDP-氧化物)组成。然而，这不是本发明的限制。在介电层129上方形成停止层137。在一些实施例中，停止层137是氮化硅(SiN)停止层。在停止层137上方共形地形成另一介电层138。在一些实施例中，介电层138具有与介电层125不同的材料，并且可以是USG层。

进行诸如CMP的平坦化操作以去除介电层138。由于逻辑区域100B占据了大多数管芯面积，因此CMP操作的深度与逻辑区域100B中的停止层137的指示强烈相关。如图18所示，CMP操作在逻辑区域100B之上的停止层137的水平处停止，并且去除存储器区域100A上方的介电层138和介电层129的部分。

通过上述的CMP操作，使介电层129的表面相对光滑，并有助于在随后的减薄操作中确保存储器区域100A中的每个MRAM结构100_1A的顶部电极158的暴露。在图19中，对存储器区域100A上方的平滑介电层129执行诸如蚀刻工艺的减薄操作，使得介电层129的顶面在存储器区域100A上基本平坦。如图19所示，在减薄操作之后，顶部电极158的顶面从介电层129暴露。

在图20中，通过回蚀刻操作从逻辑区域100B去除介电层129。在一些实施例中，也去除IMD层125和阻挡层142，在第N金属线121上方留下阻挡层141。因此，存储器区域100A的高度大于逻辑区域100B的高度。形成例如包括介电层184、IMD层186和介电层188的堆叠件180，以共形地覆盖存储器区域100A和逻辑区域100B。在图20中可以观察到高度差H2，因此，执行如图21所示的回蚀刻操作，以获得用于存储器区域100A和逻辑区域100B中的随后的沟槽形成的基本平坦的顶面。注意，在平坦化操作之后，堆叠件180的介电层188保留在逻辑区域100B中。故意保留介电层188，以用作随后的沟槽形成的保护层。介电层188可以防止酸性溶液在光刻胶剥离操作期间损坏低k介电层186。

在图22中，在平坦化的介电表面上方图案化光刻胶(未示出)以形成用于金属线和金属通孔的沟槽。例如，在存储器区域100A中，在相应的MRAM结构100_1A上方形成第(N+1)金属线沟槽123A，暴露每个MRAM结构100_1A的顶部电极158的顶面。在逻辑区域100B中，在第N金属线121上方形成第N金属通孔沟槽和第(N+1)金属线沟槽(统称为沟槽123B)，暴露第N金属线121的顶面。

在图23和图24中，通过例如单镶嵌或双镶嵌操作将导电金属填充金属线沟槽/金属通孔沟槽(以下称为“沟槽”)。通过电镀操作用导电材料填充图案化的沟槽，并且使用CMP操作、蚀刻操作或它们的组合从表面去除导电材料的过量部分。

在一些实施例中，第(N+1)金属线123可以由钨(W)或铜(Cu)形成，并且可以包括AlCu(统称为Cu)。在一个实施例中，使用镶嵌操作形成第(N+1)金属线123。在一些实施例中，在沟槽123A和123B中镀Cu的晶种层。注意，可以将Cu的晶种层镀在顶部电极158的顶面上方。然后，在沟槽中沉积铜层，然后诸如通过CMP向下平坦化铜层至IMD层186的顶面。去除沟槽123B上方的介电层188，并且暴露的铜表面和IMD层186的上表面可以是共面的。在平坦化操作之后，如图24所示，去除导电金属的覆盖层，形成存储器区域100A和逻辑区域100B两者中的第(N+1)金属线123以及逻辑区域100B中的第N金属通孔122。

在图25中，随后形成阻挡层151和IMD层145。在IMD层145中形成第(N+1)金属通孔沟槽和第(N+2)金属线沟槽。随后的处理还可以包括在衬底上方形成各种接触件/通孔/线和多层互连部件(例如，金属线163和金属通孔162)，接触件/通孔/线和多层互连部件配置为连接集成电路器件的各种部件或结构。附加部件可以提供到包括形成的金属栅极结构的器件的电互连。例如，多层互连包括垂直互连件(诸如常规的通孔或接触件)以及水平互连件(诸如金属线)。各种互连部件可以实现包括铜、钨和/或硅化物的各种导电材料。在一个示例中，镶嵌和/或双镶嵌操作用于形成铜相关的多层互连结构。

图26至图31是根据本发明的一些实施例的制造半导体结构10的中间阶段的截面图。在图7所示的操作之后直接执行图26至图31所示的操作，并且替换图8至图14的操作，接着进行图15至图25所示的操作。除非另外说明，图26至图31中的材料、制造方法和操作的配置与图2至图9、图10A、图10B和图11至图25中的那些类似，并且为简洁起见，省略重复的描述。

参考图26，在平坦化的BEVA 132和衬垫层161上沉积底部电极层131L。在一些实施例中，执行诸如CMP的平坦化操作以使底部电极层131L的顶面齐平。MTJ层135L沉积在底部电极层131L上方。牺牲层152L直接沉积在存储器区域100A和逻辑区域100B中的MTJ层135L上方。图26中所示的图案化操作以与图8和图9中所示的方式类似的方式执行，除了不存在第一顶部电极层133L，并且为简洁起见，省略重复的描述。

图27示出了对牺牲层152L的图案化操作以暴露存储器区域100A中的MTJ层135L，同时保持逻辑区域100B中的MTJ层135L被覆盖。关于这一点，相应地在逻辑区域100B上方形成图案化的牺牲层152P的蚀刻缓冲结构。图27所示的图案化操作以类似于图10A所示的方式来执行，为简洁起见，省略重复的描述。

参考图28，随后在MTJ层135L和图案化的牺牲层152P上方形成顶部电极层158L和掩模层156L。顶部电极层158L是导电层，并且可以包括类似于第一顶部电极层133L或第二顶部电极层154L的导电材料。顶部电极层158L的厚度可以基本等于第一顶部电极层133L和第二顶部电极层154L的厚度之和。在一些实施例中，顶部电极层158L的厚度在约50埃与约2000埃之间，或在约200埃与约1400埃之间。图28中所示的层形成以与图8和图9所示的类似的方式执行，并且为简洁起见，省略重复的描述。

图29示出了掩模层156L的图案化操作。图29中所示的图案化操作以类似于图12中所示的方式执行，并且为简洁起见，省略重复的描述。随后，如图30所示，通过使用蚀刻操作172蚀刻顶部电极层158L来形成顶部电极部分158U。在图案化操作期间，暴露存储器区域100A中的MTJ层135L和逻辑区域100B中的图案化的牺牲层152P。图30中所示的图案化操作172类似于图13中所示的那些，并且为简洁起见，省略重复的描述。

参考图31，执行蚀刻操作174以蚀刻MTJ层135L和底部电极层131L，以形成相应的MRAM结构100_1A的顶部电极158、MTJ 135和底部电极131的离散单元。图31中所示的蚀刻操作174类似于图14中所示的那些，并且为简洁起见，省略重复的描述。通过蚀刻操作174形成存储器区域100A中的IMD层125的表面和逻辑区域100B中的IMD层125的表面之间的高度差H2。在一些实施例中，高度差H2不同于图14中所示的高度差H1。参考图14和图31，通过,26至图31的操作获得的顶部电极158由单层形成，该单层是由顶部电极层158L的导电材料的单次沉积操作而产生的，并且在顶部电极158内未形成界面层。

图32至图36是根据本发明的一些实施例的制造半导体结构的中间阶段的截面图。图32至图35所示的操作紧接在图7所示的操作之后执行，并且替换图8至图14的操作，接着进行图15至图25的操作。除非另外说明，图32至图36中的材料、制造方法和操作的配置与图2至图9、图10A、图10B和图11至图25中的那些类似，并且为简洁起见，省略重复的描述。

参考图32，在平坦化的BEVA 132和衬垫层161上沉积底部电极层131L。在一些实施例中，执行诸如CMP的平坦化操作以使底部电极层131L的顶面齐平。MTJ层135L沉积在底部电极层131L上方。随后在MTJ层135L上方形成顶部电极层158L和掩模层156L。顶部电极层158L的厚度可以基本等于第一顶部电极层133L和第二顶部电极层154L的厚度之和(见图11)。在一些实施例中，顶部电极层158L的厚度在约50埃与约2000埃之间，或在约200埃与约1400埃之间。图32中所示的层形成以类似于图8中所示的方式执行，除了顶部电极层158L的厚度不同，并且为简洁起见，省略重复的描述。

图33示出了逻辑区域100B中的掩模层156L上方的图案化的牺牲层152P的形成。掩模层156L通过图案化的牺牲层152P暴露。在一些实施例中，图案化的牺牲层152P的材料与掩模层156L的材料相同或不同。图案化的牺牲层152P可以通过光刻和蚀刻操作以类似于图10A所示的方式形成，并且为简洁起见，省略重复的描述。

图34示出了对掩模层156L的图案化操作以在存储器区域100A中形成掩模图案156。图34中所示的图案化操作以类似于图12中所示的方式执行，并且为简洁起见，省略重复的描述。在一些实施例中，在图34中所示的图案化操作期间，保留图案化的牺牲层152P。在此方面，逻辑区域100B中的图案化的牺牲层152P和图案化的掩模层156R用作蚀刻缓冲结构，以防止随后的过度蚀刻损坏下面的第N金属线121。

可选地，通过直接图案化掩模层156L以形成图案化的掩模层156R而获得蚀刻缓冲剂结构的另一种形式，而无需沉积牺牲层152L的附加步骤。就这一点而言，单个图案化的掩模层156R用作蚀刻缓冲结构，并且可以省略图33的操作。

随后，如图35所示，通过使用蚀刻操作172蚀刻顶部电极层158L来形成顶部电极部分158U。在图案化操作172期间暴露存储器区域100A中的MTJ层135L。去除逻辑区域100B中的图案化的牺牲层152P和图案化的掩模层156R。去除逻辑区域100B中的顶部电极层158L的上部部分，并且由于由图案化的牺牲层152P和/或图案化的掩模层156R形成的蚀刻缓冲结构的存在，邻近MTJ层135L的顶部电极层158R的下部部分在蚀刻操作172期间保留。图35中所示的图案化操作172与图13中所示的那些类似，并且为简洁起见，省略重复的描述。

参考图36，执行蚀刻操作174以蚀刻MTJ层135L和底部电极层131L，以形成相应的MRAM结构100_1A的顶部电极158、MTJ 135和底部电极131的离散单元。图36中所示的蚀刻操作174类似于图14中所示的那些，并且为简洁起见，省略重复的描述。在图36中执行的蚀刻操作174还去除了剩余的顶部电极层158R，然后去除了下面的MTJ层135、底部电极层131L以及可选地IMD层125或阻挡层142的厚度。通过蚀刻操作174形成存储器区域100A中的IMD层125的表面和逻辑区域100B中的IMD层125的表面之间的高度差H3。在一些实施例中，高度差H3不同于高度差H1(图14)和H2(图31)。参考图14和图36，通过图32至图36的操作获得的顶部电极158由单层形成，该单层由导电材料的单次沉积操作产生，并且在顶部电极158内不存在界面层。

根据实施例，一种制造半导体器件的方法包括：提供衬底，其中，衬底限定逻辑区域和存储器区域；在逻辑区域和存储器区域上沉积底部电极层；在底部电极层上方沉积磁隧道结(MTJ)层；在MTJ层上方沉积第一导电层；在第一导电层上方沉积牺牲层；蚀刻存储器区域中的牺牲层，以暴露存储器区域中的第一导电层，同时保持逻辑区域中的第一导电层被覆盖；在存储器区域和逻辑区域中沉积第二导电层；图案化第二导电层以暴露存储器区域中的MTJ层；以及蚀刻存储器区域中的图案化的第二导电层和MTJ层，以分别形成顶部电极和MTJ。在前述和以下实施例中的一个或多个中，在沉积底部电极层之前，形成具有金属线的金属线层，在该金属线上方的存储器区域和逻辑区域中沉积第一介电层，以及在存储器区域中的第一介电层内形成底部电极通孔。在前述和以下实施例中的一个或多个中，蚀刻存储器区域中的图案化的第二导电层和MTJ层以分别形成顶部电极和MTJ包括减小逻辑区域中的第一介电层的厚度。在前述和以下实施例中的一个或多个中，在完成蚀刻第一介电层的厚度之后，金属线由逻辑区域中的第一介电区域覆盖。在前述和以下实施例中的一个或多个中，图案化第二导电层以暴露存储器区域中的MTJ层包括去除逻辑区域中的第二导电层。在前述和以下实施例中的一个或多个中，在第二导电层上方还沉积掩模层。图案化第二导电层以暴露存储器区域中的MTJ层包括图案化掩模层，并且使用图案化的掩模层作为蚀刻掩模来图案化第二导电层。在前述实施例和以下实施例中的一个或多个中，掩模层包括与牺牲层中的材料相同的材料。在前述和以下实施例中的一个或多个中，蚀刻存储器区域中的图案化的第二导电层和MTJ层以分别形成顶部电极和MTJ包括执行离子轰击蚀刻以去除整个掩模层和存储器区域中的第二导电层的部分。在前述和以下实施例中的一个或多个中，离子轰击蚀刻使用至少第二导电层作为蚀刻掩模来蚀刻MTJ层，以在存储器区域中形成MTJ。在前述和以下实施例中的一个或多个中，离子轰击蚀刻还使用第二导电层作为蚀刻掩模来蚀刻底部电极层，以形成底部电极。在前述和以下实施例中的一个或多个中，离子轰击蚀刻去除逻辑区域中的掩模层和第二导电层。在前述和以下实施例中的一个或多个中，还形成横向围绕顶部电极和MTJ的侧壁的间隔件。

根据实施例，一种制造半导体结构的方法包括：提供衬底，其中，衬底限定逻辑区域和存储器区域；在衬底上方沉积底部电极层和磁隧道结(MTJ)层；在MTJ层上方沉积第一导电层；在第一导电层上方沉积蚀刻缓冲层；蚀刻存储器区域中的蚀刻缓冲层以暴露存储器区域中的第一导电层，同时保持逻辑区域中的第一导电层被覆盖；在存储器区域和逻辑区域中的第一导电层和蚀刻缓冲层上方分别沉积第二导电层；在第二导电层上方沉积掩模层；图案化掩模层以在存储器区域中形成顶部电极的图案；通过将图案转印至第一导电层和第二导电层来图案化第一导电层和第二导电层；以及使用蚀刻操作蚀刻掩模层、图案化的第一导电层和图案化的第二导电层、MTJ层和底部电极层，以在存储器区域中形成顶部电极、MTJ和底部电极。在前述和以下实施例中的一个或多个中，图案化第一导电层和第二导电层包括去除逻辑区域中的第二导电层。在前述和以下实施例中的一个或多个中，第一导电层包括与第二导电层中的导电材料相同的导电材料。在前述和以下实施例中的一个或多个中，在沉积第二导电层之前，使界面层在第一导电层上生长。在前述和以下实施例中的一个或多个中，在沉积底部电极层之前，在衬底上方的存储器区域和逻辑区域上形成介电层，并且在介电层内形成底部电极通孔。底部电极层电连接至底部电极通孔，并且蚀刻操作在存储器区域中的介电层处停止，同时去除逻辑区域中的介电层的厚度。在前述和以下实施例中的一个或多个中，在蚀刻操作之后，完全去除逻辑区域中的介电层。

根据实施例，一种半导体器件包括衬底和存储器器件。该半导体器件包括存储器区域和逻辑区域。存储器器件布置在衬底上方的存储器区域中，并且包括：底部电极通孔，布置在衬底上方；底部电极，布置在底部电极通孔上方；磁隧道结(MTJ)，布置在底部电极上方；以及顶部电极，布置在MTJ上方。顶部电极包括上部部分和与上部部分分隔开的下部部分。在前述和以下实施例中的一个或多个中，顶部电极还包括位于上部部分和下部部分之间的界面层。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。