显示设备

技术领域

本公开的各种实施方式涉及显示设备。

背景技术

随着对信息显示的兴趣的增加和对使用便携式信息介质的需求的增加，对显示设备的需求已经显著增加，并且正在进行其商业化。

特别地，近来，对能够使用柔性衬底进行折叠、弯曲和卷曲的显示设备的需求正在增加。

发明内容

技术问题

本公开的各种实施方式涉及能够在改善柔性特性的同时最小化由线电阻引起的信号延迟的显示设备。

技术手段

根据本公开的方面，显示设备可以包括：衬底，包括显示区域和非显示区域；多个像素，设置在衬底的显示区域中，并且多个像素中的每个包括至少一个晶体管和连接到晶体管的发光元件；第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层，依次设置在衬底上；扫描线，设置在多个像素中的每个上以向相应像素施加扫描信号，并且设置在第一绝缘层上；第一导电层，在第三绝缘层上在平行于扫描线的延伸方向的方向上延伸，并且公共地设置在多个像素上；开口，配置成通过在多个像素中的一个像素和与所述一个像素相邻的像素之间去除第一绝缘层、第二绝缘层和第三绝缘层的一部分来暴露衬底的一部分；以及绝缘图案，设置在开口中。第一导电层可以设置在包括绝缘图案的衬底上，并且连接所述一个像素的扫描线和与所述一个像素相邻的像素的扫描线。

第一导电层可以通过穿过第二绝缘层和第三绝缘层的第一接触孔电连接到多个像素中的每个的扫描线。

第一导电层可以在平面图中与多个像素中的每个的扫描线重叠。

第一绝缘层、第二绝缘层和第三绝缘层中的每个可以是包括无机材料的无机绝缘层，并且绝缘图案可以是包括有机材料的有机绝缘层。

绝缘图案可以以填充开口的形状设置。

显示设备还可以包括数据线，数据线设置在第四绝缘层上并且配置成向多个像素中的每个施加数据信号。

第四绝缘层可以包括从第一导电层的表面依次堆叠的第一层间绝缘层和第二层间绝缘层。

第一层间绝缘层和第二层间绝缘层可以包括不同的材料。第一层间绝缘层可以是包括无机材料的无机绝缘层，并且第二层间绝缘层可以是包括有机材料的有机绝缘层。

显示设备还可包括：至少两个或更多个导电图案，设置在第三绝缘层上；以及桥接电极和至少一个接触电极，接触电极设置在第二层间绝缘层上，桥接电极与接触电极间隔开。接触电极和桥接电极中的每个可以与导电图案中的一个重叠，且第一层间绝缘层和第二层间绝缘层插置在它们之间。

接触电极和与接触电极重叠的导电图案可以通过穿过第一层间绝缘层和第二层间绝缘层的第二接触孔电连接。

桥接电极和与桥接电极重叠的导电图案可以通过穿过第一层间绝缘层和第二层间绝缘层的第三接触孔电连接。

导电图案可以在与第一导电层相同的层上设置成与第一导电层间隔开。

晶体管可以包括：有源图案，设置在衬底上；栅电极，设置在有源图案上，且第一绝缘层插置在栅电极和有源图案之间；以及源电极和漏电极，分别连接到有源图案中的与栅电极重叠的中间区域的两侧。源电极或漏电极可以通过穿过第一绝缘层、第二绝缘层和第三绝缘层的第四接触孔电连接到导电图案之中的相应导电图案。

显示设备还可以包括：钝化层，设置在数据线上，并且包括第五接触孔以暴露桥接电极的至少一部分；以及发光元件，设置在钝化层上。发光元件可以包括：第一电极，设置在钝化层上并且通过第五接触孔连接到桥接电极；发光层，设置在第一电极上并且发射光；以及第二电极，设置在发光层上。

显示设备还可以包括：发射控制线，设置在第一绝缘层上，并且向多个像素中的每个施加发射控制信号；以及第二导电层，在第三绝缘层上在与发射控制线的延伸方向平行的方向上延伸，并且公共地设置在多个像素上。

第二导电层可以通过穿过第二绝缘层和第三绝缘层的第六接触孔电连接到多个像素中的每个的发射控制线。第二导电层可以在与第一导电层相同的层上设置成与第一导电层间隔开。

显示设备还可以包括：下电极，设置在多个像素中的每个的第一绝缘层上；以及上电极，设置在多个像素中的每个的第二绝缘层上，并且与下电极重叠以形成存储电容器。

显示设备还可以包括连接图案，连接图案配置成在第三绝缘层上电连接上述一个像素的上电极和与上述一个像素相邻的像素的上电极。连接图案可以在与第一导电层相同的层上设置成与第一导电层间隔开。

显示设备还可以包括：初始化电力电极，设置在多个像素中的每个上，并且向相应像素施加初始化电力；以及第三导电层，设置在初始化电力电极上，并且电连接上述一个像素的初始化电力电极和与上述一个像素相邻的像素的初始化电力电极。

第三导电层可以通过穿过第三绝缘层的第七接触孔电连接到多个像素中的每个的初始化电力电极。

第三导电层可以在与第一导电层相同的层上设置成与第一导电层间隔开。

初始化电力电极可以在与上电极相同的层上设置成与上电极间隔开。

根据本公开的一方面，显示设备可以包括：衬底，包括显示区域和非显示区域；多个像素，设置在衬底的显示区域中，并且多个像素中的每个包括至少一个晶体管和连接到晶体管的发光元件；第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层，依次设置在衬底上；扫描线，设置在多个像素中的每个上，以向相应像素施加扫描信号，并且设置在第一绝缘层上；发射控制线，设置在多个像素中的每个上以向相应像素施加发射控制信号，并且设置在第一绝缘层上；初始化电力电极，设置在多个像素中的每个上，以向相应像素施加初始化电力，并且设置在第二绝缘层上；第一导电层、第二导电层和第三导电层，在第三绝缘层上在第一方向上延伸，并且公共地设置在多个像素上；数据线，在第四绝缘层上在与第一方向相交的第二方向上延伸，并且向多个像素中的每个施加数据信号；开口，配置成通过在多个像素中的一个像素和与所述一个像素相邻的像素之间去除第一绝缘层、第二绝缘层和第三绝缘层的一部分来暴露衬底的一部分；以及绝缘图案，设置在开口中。第一导电层、第二导电层和第三导电层可以设置在包括绝缘图案的第三绝缘层上以彼此间隔开，并且连接所述一个像素和与所述一个像素相邻的像素。

第一导电层可以电连接上述一个像素的扫描线和与上述一个像素相邻的像素的扫描线，第二导电层可以电连接上述一个像素的发射控制线和与上述一个像素相邻的像素的发射控制线，并且第三导电层可以电连接上述一个像素的初始化电力电极和与上述一个像素相邻的像素的初始化电力电极。

数据线可以包括设置在多个像素中的每个的第一侧上的第一子数据线以及设置在多个像素中的每个的第二侧上的第二子数据线。第一子数据线和第二子数据线可以设置在不同的层上。

显示设备还可以包括在第二方向上延伸并且向多个像素中的每个提供驱动电力的供电线。供电线可以设置在第一子数据线和第二子数据线之间。

有益效果

根据本公开的实施方式，可以通过去除相邻像素之间的无机绝缘层并由此将有机绝缘图案放置在所形成的开口中来提供具有改进的柔性特性的显示设备。

此外，根据本公开的实施方式，可以通过将电分离的相邻像素与包括延展性的材料的导电层连接并且因此在改善柔性特性的同时减小线电阻来提供能够最小化信号延迟的显示设备。

本公开的效果不受前述内容的限制，并且其它各种效果在本文中是预料到的。

附图说明

图1是示出根据本公开的实施方式的显示设备的平面图。

图2是示出图1的显示设备中的像素和驱动器的实施方式的框图。

图3是示出图1中所示的像素中的一个的等效电路图。

图4是图1的区域EA1的放大平面图。

图5是详细示出图4的第三像素的平面图。

图6a是沿图5的线III-III'截取的剖视图。

图6b是图6a的区域EA2的放大剖视图。

图7是沿图5的线IV-IV'截取的剖视图。

图8是沿图4的线I-I'截取的剖视图。

图9是沿图4的线II-II'截取的剖视图。

图10至图17是示意性地示出图4中所示的第一像素、第二像素、第三像素和第四像素的针对每一层的元件的平面图。

图18是示出根据另一实施方式的图1中所示的像素之中的两个相邻像素的等效电路图。

图19是示出图18中所示的第一像素和第二像素的平面图。

图20是详细示出图19的第一像素的平面图。

图21是沿图19的线V-V'截取的剖视图。

具体实施方式

由于本公开允许各种变化和多个实施方式，因此特定实施方式将在附图中示出并在书面描述中进行详细描述。然而，这并不旨在将本公开限制于特定的实践方式，并且将理解，不背离本公开的精神和技术范围的所有改变、等同和替代都包含在本公开中。

在本公开全文中，贯穿本公开的各个附图和实施方式，相同的附图标记表示相同的部分。为了说明的清楚，附图中的元件的尺寸可能被夸大。将理解，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。例如，在不背离本公开的教导的情况下，以下讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。在本公开中，单数形式也旨在包括复数形式，除非上下文清楚地另有指示。

还将理解，当在本说明书中使用时，术语“包括(comprise)”、“包括(include)”、“具有(have)”等指定所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组合的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。此外，当诸如层、膜、区域或板的第一部分设置在第二部分上时，该第一部分不仅可以直接设置在该第二部分上，而且第三居间部分还可以在它们之间。此外，当表示诸如层、膜、区域或板的第一部分形成在第二部分上时，第二部分的其上形成有第一部分的表面不限于第二部分的上表面，而可以包括第二部分的诸如侧表面或下表面的其它表面。相反，当诸如层、膜、区域或板的第一部分在第二部分之下时，第一部分不仅可以直接在第二部分之下，而且第三居间部分还可以在它们之间。

在下文中，将参考附图详细描述本公开的优选实施方式。

图1是示出根据本公开的实施方式的显示设备的平面图。

参照图1，根据本公开的实施方式的显示设备可以包括衬底SUB、设置在衬底SUB上的像素PXL、设置在衬底SUB上并且配置成驱动像素PXL的驱动器以及将像素PXL与驱动器连接的线组件(未示出)。

衬底SUB可以包括显示区域DA和非显示区域NDA。显示区域DA可以是其中设置用于显示图像的像素PXL的区域。稍后将在本文中描述每个像素PXL。非显示区域NDA可以是其中设置用于驱动像素PXL的驱动器和用于将像素PXL连接到驱动器的线(未示出)中的一些的区域。

非显示区域NDA可以设置在显示区域DA的至少一侧上。在本公开的实施方式中，非显示区域NDA可以包围显示区域DA的外围。

像素PXL可以在衬底SUB上设置在显示区域DA中，并且连接到线。每个像素PXL是指用于显示图像的最小单元，并且可以设置多个像素PXL。

像素PXL可以包括发射白光和/或彩色光的发光元件(未示出)、以及驱动发光元件的像素电路(未示出)。像素电路可以包括连接到发光元件的至少一个晶体管。

每个像素PXL可以发射具有红色、绿色和蓝色之中的任何一种颜色的光，并且不限于此。例如，像素PXL中的每个可以发射具有青色、品红色、黄色和白色之中的任何一种颜色的光。

多个像素PXL可以沿在第一方向DR1上延伸的行和在与第一方向DR1相交的第二方向DR2上延伸的列彼此布置。在本公开的实施方式中，像素PXL的布置不限于特定布置。换句话说，像素PXL可以以各种形式彼此布置。

驱动器可以通过线组件向每个像素PXL提供信号，并且因此控制每个像素PXL的操作。在图1中，为了解释起见，省略了线组件。稍后将在本文中描述线组件。

驱动器可以包括：扫描驱动器SDV，配置成通过扫描线将扫描信号施加到像素PXL；发射驱动器EDV，配置成通过发射控制线将发射控制信号施加到像素PXL；数据驱动器DDV，配置成通过数据线将数据信号提供给像素PXL；以及时序控制器(未示出)。时序控制器可以控制扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV。

在本公开的实施方式中，扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV可以设置在衬底SUB的非显示区域NDA中。扫描驱动器SDV、发射驱动器EDV和/或数据驱动器DDV的位置可以根据需要改变。

图2是示出图1的显示设备中的像素和驱动器的实施方式的框图。

参照图1和图2，根据本公开的实施方式的显示设备可以包括像素PXL、驱动器和线组件。

驱动器可以包括扫描驱动器SDV、发射驱动器EDV、数据驱动器DDV和时序控制器TC。

图2中所示的扫描驱动器SDV、发射驱动器EDV、数据驱动器DDV和时序控制器TC的位置仅用于说明的目的，并且在实际的显示设备中，它们可以设置在其它位置处。

线组件可以包括扫描线、数据线、发射控制线、供电线PL和初始化电力电极(未示出)，它们设置在显示区域DA中以从驱动器向每个像素PXL提供信号。

像素PXL可以包括发射光的发光元件(未示出)和驱动发光元件的像素电路(未示出)。像素电路可以包括至少一个晶体管以驱动发光元件。

像素PXL可以设置在显示区域DA中。当从相应的扫描线提供扫描信号时，每个像素PXL可以从相应的数据线接收数据信号。提供有数据信号的每个像素PXL可以控制从通过供电线PL施加的第一驱动电力ELVDD经由发光元件(未示出)流到第二驱动电力ELVSS的电流。

扫描驱动器SDV可以响应于来自时序控制器TC的第一栅极控制信号GCS1将扫描信号施加到扫描线S0至Sn。例如，当扫描驱动器SDV依次向扫描线S0至Sn提供扫描信号时，可以基于水平线依次选择像素PXL。

发射驱动器EDV可以响应于来自时序控制器TC的第二栅极控制信号GCS2而将发射控制信号施加到发射控制线E1至En。例如，发射驱动器EDV可以依次向发射控制线E1至En提供发射控制信号。

发射控制信号可以设置成具有比扫描信号的宽度大的宽度。例如，可以将发射控制信号提供给第i(i是自然数)发射控制线Ei，使得发射控制信号的部分与提供给第i-1扫描线Si-1的扫描信号和提供给第i扫描线Si的扫描信号的部分至少部分地重叠。

此外，发射控制信号可以设置成截止电压(例如，高电压)，使得包括在像素PXL中的晶体管可以被截止。扫描信号可以设置成栅极导通电压(例如，低电压)，使得包括在像素PXL中的晶体管可以被导通。

数据驱动器DDV可以响应于数据控制信号DCS而向数据线DL1至DLm提供数据信号。可以将提供给数据线DL1至DLm的数据信号提供给由扫描信号选择的像素PXL。

时序控制器TC可以将基于从外部设备提供的时序信号而产生的第一栅极控制信号GCS1和第二栅极控制信号GCS2分别提供给扫描驱动器SDV和发射驱动器EDV，并且时序控制器TC可以将数据控制信号DCS提供给数据驱动器DDV。

第一栅极控制信号GCS1和第二栅极控制信号GCS2中的每个可以包括开始脉冲和时钟信号。开始脉冲控制第一扫描信号或第一发射控制信号的时序。时钟信号用于使开始脉冲移位。

数据控制信号DCS包括源极开始脉冲和时钟信号。源极开始脉冲控制数据的采样开始时间，并且时钟信号用于控制采样操作。

图3是示出图1中所示的像素中的一个的等效电路图。

为了便于解释，图3中示出有连接到第j数据线DLj、第i-1扫描线Si-1和第i扫描线Si的一个像素。

参照图1至图3，根据本公开的实施方式的像素PXL可以包括发光元件OLED以及连接到发光元件OLED以驱动发光元件OLED的像素电路PC。此处，像素电路PC可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6第七晶体管T7以及存储电容器Cst。

发光元件OLED的阳极电极可以经由第六晶体管T6连接到第一晶体管T1。发光元件OLED的阴极电极可以连接到第二驱动电力ELVSS。发光元件OLED可以发射具有与从第一晶体管T1提供的电流对应的预定亮度的光。可以将施加到供电线PL的第一驱动电力ELVDD的电压设置成高于第二驱动电力ELVSS的电压，以允许电流流到发光元件OLED。在像素PXL的发光时段期间，第一驱动电力ELVDD和第二驱动电力ELVSS之间的电势差可以设置成等于或大于发光元件OLED的阈值电压的值。

第一晶体管(T1；驱动晶体管)的电极(例如，源电极)可以连接到供电线PL，并且其另一电极(例如，其漏电极)可以经由第六晶体管T6连接到发光元件OLED的阳极电极，其中第一驱动电力ELVDD经由第五晶体管T5施加到供电线PL。第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1可以响应于第一节点N1的电压而控制从第一驱动电力ELVDD经由发光元件OLED流到第二驱动电力ELVSS的电流。

第二晶体管(T2；开关晶体管)连接在与像素PXL连接的第j数据线DLj和第一晶体管T1的源电极之间。此外，第二晶体管T2的栅电极连接到与像素PXL连接的第i扫描线Si。当从第i扫描线Si提供具有栅极导通电压(例如，低电平电压)的扫描信号时，第二晶体管T2导通以将第j数据线DLj电连接到第一晶体管T1的源电极。因此，如果第二晶体管T2导通，则从第j数据线DLj提供的数据信号被传输到第一晶体管T1。

第三晶体管T3连接在第一晶体管T1的漏电极和第一节点N1之间。第三晶体管T3的栅电极连接到第i扫描线Si。当具有栅极导通电压的扫描信号被提供给第i扫描线Si时，第三晶体管T3导通以将第一晶体管T1的漏电极电连接到第一节点N1。因此，当第三晶体管T3导通时，第一晶体管T1以二极管的形式连接。

第四晶体管T4连接在第一节点N1和施加初始化电力Vint的线之间。第四晶体管T4的栅电极连接到前一扫描线，例如，第i-1扫描线Si-1。当栅极导通电压的扫描信号被提供给第i-1扫描线Si-1时，第四晶体管T4导通，使得初始化电力Vint被传输到第一节点N1。此处，初始化电力Vint可以具有等于或小于数据信号的最小电压的电压。

第五晶体管T5连接在第一驱动电力ELVDD和第一晶体管T1之间。第五晶体管T5的栅电极连接到相应的发射控制线，例如，第i发射控制线Ei。第五晶体管T5在具有栅极截止电压的发射控制信号被提供给第i发射控制线Ei时截止，并且在其它情况下导通。

第六晶体管T6连接在第一晶体管T1和发光元件LD的阳极电极之间。第六晶体管T6的栅电极连接到第i发射控制线Ei。第六晶体管T6在具有栅极截止电压的发射控制信号被提供给第i发射控制线Ei时截止，并且在其它情况下导通。

第七晶体管T7连接在发光元件LD的阳极电极和施加初始化电力Vint的线之间。第七晶体管T7的栅电极连接到前一级的扫描线中的任一条，例如，连接到第i-1扫描线Si-1。当栅极导通电压的扫描信号被提供给第i-1扫描线Si-1时，第七晶体管T7导通，使得初始化电力Vint被提供给发光元件LD的阳极电极。

存储电容器Cst连接在第一驱动电力VDD和第一节点N1之间。存储电容器Cst存储在每个帧周期期间提供给第一节点N1的数据信号和与第一晶体管T1的阈值电压对应的电压。

图4是图1的区域EA1的放大平面图，图5是详细示出图4的第三像素的平面图，图6a是沿图5的线III-III'截取的剖视图，图6b是图6a的区域EA2的放大剖视图，图7是沿图5的线IV-IV’截取的剖视图，图8是沿图4的线I-I'截取的剖视图，以及图9是沿图4的线II-II'截取的剖视图。

为了解释起见，基于设置在区域EA1中的第j-1像素列、第j像素列、第i像素行和第i+1像素行的交叉点上的四个像素PXL1、PXL2、PXL3和PXL4，图4示出了连接到四个像素PXL1、PXL2、PXL3和PXL4的扫描线Si-1、Si和Si+1、发射控制线Ei和Ei+1、数据线DLj-1和DLj以及供电线PL。

对于针对图4的四个像素PXL1、PXL2、PXL3和PXL4设置的线，为了解释起见，待被施加扫描信号的扫描线Si-1、Si和Si+1之中的设置在第i-1行上的扫描线将被称为“第i-1扫描线Si-1”，设置在第i行上的扫描线将被称为“第i扫描线Si”，并且设置在第i+1行上的扫描线将被称为“第i+1扫描线Si+1”。此外，待被施加发射控制信号的发射控制线Ei和Ei+1之中的设置在第i行上的发射控制线将被称为“第i发射控制线Ei”，并且设置在第i+1行上的发射控制线将被称为“第i+1发射控制线Ei+1”。待被施加数据信号的数据线DLj-1和DLj之中的设置在第j-1列上的数据线将被称为“第j-1数据线DLj-1”，并且设置在第j列上的数据线将被称为“第j数据线DLj”。

尽管图4至图9简单地示出了四个像素PXL1、PXL2、PXL3和PXL4的结构，例如，示出了每个电极由单个电极层形成并且每个绝缘层由单个绝缘层形成，但是本公开不限于此。

参照图1至图9，显示设备可以包括衬底SUB、线组件和像素PXL。

衬底SUB可以包括透明绝缘材料以允许光透射。衬底SUB可以是刚性衬底。例如，刚性的衬底SUB可以是选自玻璃衬底、石英衬底、玻璃陶瓷衬底和结晶玻璃衬底中的一种。

衬底SUB可以是柔性衬底。此处，柔性的衬底SUB可以是膜衬底或包括聚合物有机材料的塑料衬底。例如，衬底SUB可以包括选自以下中的至少一种：聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素。

然而，形成衬底SUB的材料可以改变。例如，衬底SUB的材料可以包括例如纤维增强塑料(FRP)。

像素PXL可以沿在第一方向DR1上延伸的多个像素行和在与像素行相交的第二方向DR2上延伸的多个像素列以矩阵形状和/或条带形状在衬底SUB上彼此布置在显示区域DA中，但是本公开不限于此。在实施方式中，像素PXL可以以本领域技术人员已知的各种布置方式在衬底SUB上设置在显示区域DA中。

像素PXL可以包括第一像素PXL1、第二像素PXL2、第三像素PXL3和第四像素PXL4。下文中，术语“像素(pixel)PXL”或“像素(pixels)PXL”将用于共同指定第一像素PXL1、第二像素PXL2、第三像素PXL3和第四像素PXL4之中的任何一个像素或者两个或更多个像素。

第一像素PXL1可以是设置在第i像素行和第j-1像素列的交叉点上的像素。第二像素PXL2可以是设置在第i+1像素行和第j-1像素列的交叉点上的像素。第三像素PXL3可以是设置在第i像素行和第j像素列的交叉点上的像素。第四像素PXL4可以是设置在第i+1像素行和第j像素列的交叉点上的像素。

第一像素PXL1至第四像素PXL4中的每个可以连接到相应的扫描线Si-1、Si或Si+1、相应的数据线Dj-1或Dj、相应的发射控制线Ei或Ei+1、供电线PL和初始化电力电极IPL。

扫描线Si-1、Si和Si+1可以在衬底SUB上在第一方向DR1上延伸，并且是针对相应的像素PXL设置的。扫描线Si-1、Si和Si+1可以包括在第二方向DR2上彼此依次布置的第i-1扫描线Si-1、第i扫描线Si和第i+1扫描线Si+1。扫描线Si-1、Si和Si+1中的每个可以接收扫描信号。例如，第i-1扫描线Si-1可以接收第i-1扫描信号。第i-1扫描信号可以初始化第i像素行的像素PXL，例如，第一像素PXL1和第三像素PXL3。第i扫描线Si可以接收第i扫描信号。第i扫描信号可以初始化第i+1像素行的像素PXL，例如，第二像素PXL2和第四像素PXL4。第i+1扫描线Si+1可以接收第i+1扫描信号。尽管图4和图5示出了两条扫描线连接到第一像素PXL1、第二像素PXL2、第三像素PXL3和第四像素PXL4中的每个，但是本公开不限于此。在实施方式中，三条扫描线可以连接到第一像素PXL1至第四像素PXL4中的每个。

在本公开的实施方式中，设置和/或形成在第一像素PXL1至第四像素PXL4中的每个上的扫描线Si-1、Si和Si+1可以与设置和/或形成于在第一方向DR1上相邻的像素PXL上的扫描线Si-1、Si和Si+1以预定距离间隔开。例如，第一像素PXL1的扫描线Si-1和Si可以与在第一方向DR1上与其相邻的第三像素PXL3的扫描线Si-1和Si以预定距离间隔开。此外，第二像素PXL2的扫描线Si和Si+1可以与在第一方向DR1上与第二像素PXL2相邻的第四像素PXL4的扫描线Si和Si+1以预定距离间隔开。

在第一方向DR1上彼此相邻的像素PXL(例如，第一像素PXL1和第三像素PXL3)中的每个的扫描线Si-1和Si可以通过设置和/或形成在与其上形成扫描线Si-1和Si的层不同的层上的导电层彼此电连接。更具体地，第一像素PXL1的第i-1扫描线Si-1和第三像素PXL3的第i-1扫描线Si-1可以通过第二导电层CL2彼此电连接。此外，第一像素PXL1的第i扫描线Si和第三像素PXL3的第i扫描线Si可以通过第三导电层CL3彼此电连接。

此外，在第一方向DR1上彼此相邻的像素PXL(例如，第二像素PXL2和第四像素PXL4)中的每个的扫描线Si和Si+1可以通过设置和/或形成在与其上形成扫描线Si和Si+1的层不同的层上的导电层彼此电连接。更具体地，第二像素PXL2的第i扫描线Si和第四像素PXL4的第i扫描线Si可以通过第二导电层CL2彼此电连接。此外，第二像素PXL2的第i+1扫描线Si+1和第四像素PXL4的第i+1扫描线Si+1可以通过第三导电层CL3彼此电连接。

发射控制线Ei和Ei+1可以在衬底SUB上在第一方向DR1上延伸，并且是针对相应的像素PXL设置的。发射控制线Ei和Ei+1可以包括在第二方向DR2上彼此依次布置的第i发射控制线Ei和第i+1发射控制线Ei+1。第i发射控制线Ei可以是针对第i像素行的像素PXL(例如，第一像素PXL1和第三像素PXL3)中的每个设置的。第i+1发射控制线Ei+1可以是针对第i+1像素行的像素PXL(例如，第二像素PXL2和第四像素PXL4)中的每个设置的。可以将发射控制信号施加到发射控制线Ei和Ei+1中的每个。例如，可以将第i发射控制信号施加到第i发射控制线Ei，并且可以将第i+1发射控制信号施加到第i+1发射控制线Ei+1。

在本公开的实施方式中，设置和/或形成在第一像素PXL1至第四像素PXL4中的每个上的发射控制线Ei和Ei+1可以与设置和/或形成于在第一方向DR1上相邻的像素PXL中的每个上的发射控制线Ei和Ei+1以预定距离间隔开。例如，第一像素PXL1的第i发射控制线Ei可以与第三像素PXL3的第i发射控制线Ei以预定距离间隔开。此外，第二像素PXL2的第i+1发射控制线Ei+1可以与第四像素PXL4的第i+1发射控制线Ei+1以预定距离间隔开。

在第一方向DR1上彼此相邻的像素PXL(例如，第一像素PXL1和第三像素PXL3)中的每个的第i发射控制线Ei可以通过设置和/或形成在与其上形成第i发射控制线Ei的层不同的层上的第四导电层CL4彼此电连接。此外，第二像素PXL2和第四像素PXL4中的每个的第i+1发射控制线Ei+1可以通过设置和/或形成在与其上形成第i+1发射控制线Ei+1的层不同的层上的第四导电层CL4彼此电连接。

数据线DLj-1和DLj可以在第二方向DR2上延伸。数据线DLj-1和DLj可以包括在第一方向DR1上彼此依次布置的第j-1数据线DLj-1和第j数据线DLj。在本公开的实施方式中，第j-1数据线DLj-1可连接到设置在第j-1像素列上的像素PXL(例如，第一像素PXL1和第二像素PXL2)中的每个。第j数据线DLj可连接到设置在第j像素列上的像素PXL(例如，第三像素PXL3和第四像素PXL4)中的每个。

供电线PL可以在第二方向DR2上延伸。第一驱动电力ELVDD或第二驱动电力ELVSS(例如，第一驱动电力ELVDD)可以被提供给供电线PL。供电线PL可以设置成与每个像素PXL中的数据线间隔开。例如，在第一像素PXL1和第二像素PXL2中的每个中，供电线PL可以与第j-1数据线DLj-1间隔开。此外，在第三像素PXL3和第四像素PXL4中的每个中，供电线PL可以与第j数据线DLj间隔开。

初始化电力电极IPL可以设置在第一像素PXL1至第四像素PXL4中的每个上。初始化电力Vint可以施加到初始化电力电极IPL。可以针对第一像素PXL1至第四像素PXL4中的每个设置初始化电力电极IPL。

在本公开的实施方式中，设置和/或形成在第一像素PXL1至第四像素PXL4中的每个上的初始化电力电极IPL可以与设置和/或形成在相邻的像素PXL上的初始化电力电极IPL以预定距离间隔开。例如，第一像素PXL1的初始化电力电极IPL可以与在第一方向DR1上与第一像素PXL1相邻的第三像素PXL3的初始化电力电极IPL以预定距离间隔开。此外，第二像素PXL2的初始化电力电极IPL可以与在第一方向DR1上与第二像素PXL2相邻的第四像素PXL4的初始化电力电极IPL以预定距离间隔开。每个像素PXL的初始化电力电极IPL可以与在第一方向DR1上与其相邻的像素PXL中的每个的初始化电力电极IPL以预定距离间隔开，以及与在第二方向DR2上与其相邻的像素PXL中的每个的初始化电力电极IPL以预定距离间隔开。

在本公开的实施方式中，在第一方向DR1上彼此相邻的像素(例如，第一像素PXL1和第三像素PXL3)中的每个的初始化电力电极IPL可以通过设置和/或形成在与其上形成初始化电力电极IPL的层不同的层上的第一导电层CL1彼此电连接。此外，在第一方向DR1上彼此相邻的第二像素PXL2和第四像素PXL4的初始化电力电极IPL可以通过第一导电层CL1彼此电连接。

同时，通过去除设置在衬底SUB上的至少一个绝缘层的一部分而形成的第二开口OP2可以设置在相邻的像素PXL之间。绝缘图案INSP可以设置在第二开口OP2中。

第二开口OP2可以通过去除设置于在第一方向DR1上彼此相邻的两个像素PXL(例如，第一像素PXL1和第三像素PXL3)之间的边界区域(或非发射区域)上的绝缘层中的一些来形成。此外，第二开口OP2可以通过去除设置于在第二方向DR2上彼此相邻的两个像素PXL(例如，第一像素PXL1和第二像素PXL2)之间的边界区域(或非发射区域)上的绝缘层中的一些来形成。此处，绝缘层可以包括依次形成和/或设置在衬底SUB上的缓冲层BFL以及第一栅极绝缘层GI1、第二栅极绝缘层GI2和第三栅极绝缘层GI3。换句话说，通过去除与两个相邻的像素PXL的边界区域(或非发射区域)对应的部分，可以在缓冲层BFL以及第一栅极绝缘层GI1、第二栅极绝缘层GI2和第三栅极绝缘层GI3中的每个中形成第二开口OP2。

第二开口OP2可以与两个相邻的像素PXL的边界区域(或非发射区域)对应。在本公开的实施方式中，可以理解，表述“第二开口OP2与两个相邻的像素PXL的边界区域(或非发射区域，下文中称为“边界区域”)对应”意指第二开口OP2与边界区域重叠。第二开口OP2可以具有与边界区域相同的面积或者具有小于边界区域的面积。此外，在实施方式中，第二开口OP2可以在像素PXL中的每个的发射区域(例如，从发光元件发射光的区域)未减小的范围内具有比边界区域的面积(或宽度)大的面积(或宽度)。

图8和图9示出了缓冲层BFL以及第一栅极绝缘层GI1、第二栅极绝缘层GI2和第三栅极绝缘层GI3的所有内表面彼此重合，并且因此缓冲层BFL的第二开口OP2以及第一栅极绝缘层GI1、第二栅极绝缘层GI2和第三栅极绝缘层GI3中的每个的第二开口OP2以直线彼此布置，但本公开不限于此。例如，第一栅极绝缘层GI1的第二开口OP2可以具有比缓冲层BFL的第二开口OP2的面积(或宽度)大的面积(或宽度)。在本公开的实施方式中，缓冲层BFL的第二开口OP2可以被限定为在第一栅极绝缘层GI1的第二开口OP2、第二栅极绝缘层GI2的第二开口OP2和第三栅极绝缘层GI3的第二开口OP2之中具有最小的面积(或宽度)。

绝缘图案INSP可以设置在第二开口OP2中。绝缘图案INSP可以填充第二开口OP2。绝缘图案INSP可以是包括有机材料的有机绝缘层。有机材料的示例可包括聚丙烯酸类化合物、聚酰亚胺化合物、氟基碳化合物(诸如，聚四氟乙烯)、苯并环丁烯化合物等。

第一像素PXL1至第四像素PXL4可以具有基本上相同或相似的结构。在下文中，为了方便起见，将代表性地描述第一像素PXL1至第四像素PXL4之中的设置在第i像素行和第j像素列中的第三像素PXL3。

第三像素PXL3可以包括像素电路PC和电连接到像素电路PC的发光元件OLED。像素电路PC可以包括第一晶体管T1至第七晶体管T7以及存储电容器Cst。

第一晶体管T1可以包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1、第一漏电极DE1和第一接触电极CNL1。

第一栅电极GE1可以与第3a晶体管T3a的第3a漏电极DE3a和第4b晶体管T4b的第4b漏电极DE4b连接。

第一接触电极CNL1的第一端可以通过第一接触孔CH1和第21接触孔CH21连接到第3a漏电极DE3a和第4b漏电极DE4b中的每个，并且其第二端可以通过第二接触孔CH2和第22接触孔CH22连接到第一栅电极GE1。

第一有源图案ACT1、第一源电极SE1和第一漏电极DE1中的每个可以由未掺杂的半导体层或掺杂有杂质的半导体层形成。例如，第一源电极SE1和第一漏电极DE1中的每个可以由掺杂有杂质的半导体层形成。第一有源图案ACT1可以由未掺杂的半导体层形成。

第一有源图案ACT1可以具有在预定方向上延伸的棒状形状，并沿纵向方向弯曲若干次。在平面图中，第一有源图案ACT1可以与第一栅电极GE1重叠。因为第一有源图案ACT1形成为长的，所以第一晶体管T1的沟道区域可以形成为长的。因此，可以增加施加到第一晶体管T1的栅极电压的驱动范围。因此，可以精确地控制从发光元件OLED发射的光的灰度。

第一源电极SE1可以连接到第一有源图案ACT1的第一端。第一源电极SE1可以与第二晶体管T2的第二漏电极DE2和第五晶体管T5的第五漏电极DE5连接。第一漏电极DE1可以连接到第一有源图案ACT1的第二端。第一漏电极DE1可以与第3b晶体管T3b的第3b源电极SE3b和第六晶体管T6的第六源电极SE6连接。

第二晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2。

第二栅电极GE2可以连接到第i扫描线Si。第二栅电极GE2可以设置为第i扫描线Si的一部分，或者形成为具有从第i扫描线Si突出的形状。

第二有源图案ACT2、第二源电极SE2和第二漏电极DE2中的每个可以由未掺杂的半导体层或掺杂有杂质的半导体层形成。例如，第二源电极SE2和第二漏电极DE2中的每个可以由掺杂有杂质的半导体层形成。第二有源图案ACT2可以由未掺杂的半导体层形成。

第二有源图案ACT2可以对应于与第二栅电极GE2重叠的部分。第二源电极SE2的第一端可以连接到第二有源图案ACT2。第二源电极SE2的第二端可以通过第六接触孔CH6和第26接触孔CH26连接到第j数据线DLj。第二漏电极DE2的第一端可以连接到第二有源图案ACT2。第二漏电极DE2的第二端可以连接到第一晶体管T1的第一源电极SE1和第五晶体管T5的第五漏电极DE5。

第三晶体管T3可以具有双栅结构以防止电流泄漏。换句话说，第三晶体管T3可以包括第3a晶体管T3a和第3b晶体管T3b。

第3a晶体管T3a可以包括第3a栅电极GE3a、第3a有源图案ACT3a、第3a源电极SE3a和第3a漏电极DE3a。第3b晶体管T3b可以包括第3b栅电极GE3b、第3b有源图案ACT3b、第3b源电极SE3b和第3b漏电极DE3b。

第3a栅电极GE3a和第3b栅电极GE3b中的每个可以连接到第i扫描线Si，并且可以设置成第i扫描线Si的一部分，或者形成为具有从第i扫描线Si突出的形状。

第3a有源图案ACT3a和第3b有源图案ACT3b、第3a源电极SE3a和第3b源电极SE3b以及第3a漏电极DE3a和第3b漏电极DE3b中的每个可以由掺杂有杂质的半导体层或未掺杂的半导体层形成。第3a源电极SE3a和第3b源电极SE3b以及第3a漏电极DE3a和第3b漏电极DE3b中的每个可以由掺杂有杂质的半导体层形成。第3a有源图案ACT3a和第3b有源图案ACT3b中的每个可以由未掺杂的半导体层形成。第3a有源图案ACT3a对应于与第3a栅电极GE3a重叠的部分，并且第3b有源图案ACT3b对应于与第3b栅电极GE3b重叠的部分。

第3a源电极SE3a的第一端可以连接到第3a有源图案ACT3a，并且第3a源电极SE3a的第二端可以连接到第3b晶体管T3b的第3b漏电极DE3b。第3a漏电极DE3a的第一端可以连接到第3a有源图案ACT3a，并且第3a漏电极DE3a的第二端可以通过第一接触孔CH1和第21接触孔CH21连接到第一接触电极CNL1。

第3b源电极SE3b的第一端连接到第3b有源图案ACT3b，并且第3b源电极SE3b的第二端连接到第一晶体管T1的第一漏电极DE1。第3b漏电极DE3b的第一端连接到第3b有源图案ACT3b，并且第3b源电极SE3b的第二端连接到第3a晶体管T3a的第3a源电极SE3a。

第四晶体管T4可以具有双栅结构，以以与第三晶体管T3的方式相同的方式防止电流泄漏。换句话说，第四晶体管T4可以包括第4a晶体管T4a和第4b晶体管T4b。

第4a晶体管T4a可以包括第4a栅电极GE4a、第4a有源图案ACT4a、第4a源电极SE4a和第4a漏电极DE4a。第4b晶体管T4b可包括第4b栅电极GE4b、第4b有源图案ACT4b、第4b源电极SE4b和第4b漏电极DE4b。

第4a栅电极GE4a和第4b栅电极GE4b中的每个可以连接到第i-1扫描线Si-1，并且可以设置成第i-1扫描线Si-1的一部分，或者形成为具有从第i-1扫描线Si-1突出的形状。

第4a有源图案ACT4a和第4b有源图案ACT4b、第4a源电极SE4a和第4b源电极SE4b以及第4a漏电极DE4a和第4b漏电极DE4b中的每个可以由掺杂有杂质的半导体层或未掺杂的半导体层形成。第4a源电极SE4a和第4b源电极SE4b以及第4a漏电极DE4a和第4b漏电极DE4b中的每个可以由掺杂有杂质的半导体层形成。第4a有源图案ACT4a和第4b有源图案ACT4b中的每个可以由未掺杂的半导体层形成。第4a有源图案ACT4a对应于与第4a栅电极GE4a重叠的部分，并且第4b有源图案ACT4b对应于与第4b栅电极GE4b重叠的部分。

第4a源电极SE4a的第一端可以连接到第4a有源图案ACT4a，并且第4a源电极SE4a的第二端可以连接到第七晶体管T7的第七漏电极DE7。第4a漏电极DE4a的第一端连接到第4a有源图案ACT4a，并且第4a漏电极DE4a的第二端连接到第4b晶体管T4b的第4b源电极SE4b。

第4b源电极SE4b的第一端可以连接到第4b有源图案ACT4b，并且第4b源电极SE4b的第二端可以连接到第4a晶体管T4a的第4a漏电极DE4a。第4b漏电极DE4b的第一端可以连接到第4b有源图案ACT4b，并且第4b漏电极DE4b的第二端可以通过第一接触孔CH1和第21接触孔CH21电连接到第一接触电极CNL1。因此，第4b漏电极DE4b可以通过第一接触电极CNL1电连接到第3a漏电极DE3a。

第4b漏电极DE4b和第3a漏电极DE3a可以通过第一接触电极CNL1电连接到第一晶体管T1的第一栅电极GE1。

第五晶体管T5可以包括第五栅电极GE5、第五有源图案ACT5、第五源电极SE5和第五漏电极DE5。

第五栅电极GE5可以连接到第i发射控制线Ei。第五栅电极GE5可以设置为第i发射控制线Ei的一部分，或者形成为具有从第i发射控制线Ei突出的形状。

第五有源图案ACT5、第五源电极SE5和第五漏电极DE5中的每个由未掺杂的半导体层或掺杂有杂质的半导体层形成。例如，第五源电极SE5和第五漏电极DE5中的每个可以由掺杂有杂质的半导体层形成。第五有源图案ACT5可以由未掺杂的半导体层形成。

第五有源图案ACT5可以对应于与第五栅电极GE5重叠的部分。

第五源电极SE5的第一端可以连接到第五有源图案ACT5。第五源电极SE5的第二端可以通过第四接触孔CH4和第24接触孔CH24连接到供电线PL。第五漏电极DE5的第一端可以连接到第五有源图案ACT5。第五漏电极DE5的第二端可以与第一晶体管T1的第一源电极SE1和第二晶体管T2的第二漏电极DE2连接。

第六晶体管T6可以包括第六栅电极GE6、第六有源图案ACT6、第六源电极SE6和第六漏电极DE6。

第六栅电极GE6可以连接到第i发射控制线Ei。第六栅电极GE6可以设置为第i发射控制线Ei的一部分，或者形成为具有从第i发射控制线Ei突出的形状。

第六有源图案ACT6、第六源电极SE6和第六漏电极DE6中的每个可以由未掺杂的半导体层或掺杂有杂质的半导体层形成。例如，第六源电极SE6和第六漏电极DE6中的每个可以由掺杂有杂质的半导体层形成。第六有源图案ACT6可以由未掺杂的半导体层形成。

第六有源图案ACT6可以对应于与第六栅电极GE6重叠的部分。

第六源电极SE6的第一端可以连接到第六有源图案ACT6。第六源电极SE6的第二端可以连接到第一晶体管T1的第一漏电极DE1和第3b晶体管T3b的第3b源电极SE3b。第六漏电极DE6的第一端可以连接到第六有源图案ACT6。第六漏电极DE6的第二端可以通过第五接触孔CH5和第25接触孔CH25电连接到桥接电极BRP。

第七晶体管T7可以包括第七栅电极GE7、第七有源图案ACT7、第七源电极SE7和第七漏电极DE7。

第七栅电极GE7可以连接到第i-1扫描线Si-1。第七栅电极GE7可以设置成第i-1扫描线Si-1的一部分，或者形成为具有从第i-1扫描线Si-1突出的形状。

第七有源图案ACT7、第七源电极SE7和第七漏电极DE7中的每个可以由未掺杂的半导体层或掺杂有杂质的半导体层形成。例如，第七源电极SE7和第七漏电极DE7中的每个可以由掺杂有杂质的半导体层形成。第七有源图案ACT7可以由未掺杂的半导体层形成。

第七有源图案ACT7可对应于与第七栅电极GE7重叠的部分。

第七源电极SE7的第一端可以连接到第七有源图案ACT7。第七源电极SE7的第二端可以通过第七接触孔CH7和第27接触孔CH27连接到桥接电极BRP，桥接电极BRP从设置在第i-1像素行中的像素PXL延伸至第三像素PXL3。由于第七源电极SE7电连接到桥接电极BRP，所以第七源电极SE7可以电连接到设置在第i-1像素行中的像素PXL的第六晶体管T6的第六漏电极DE6。

在本公开的实施方式中，桥接电极BRP可以通过第十接触孔CH10电连接到发光元件OLED的第一电极EL1。因此，发光元件OLED的第一电极EL1可以通过桥接电极BRP电连接到第六晶体管T6的第六漏电极DE6和第七晶体管T7的第七源电极SE7中的每个。

第七漏电极DE7的第一端可以连接到第七有源图案ACT7。第七漏电极DE7的第二端可以通过第九接触孔CH9和第29接触孔CH29电连接到第二接触电极CNL2。此外，第七漏电极DE7可以电连接到第4a晶体管T4a的第4a源电极SE4a。

第二接触电极CNL2的第一端可以通过第八接触孔CH8和第28接触孔CH28电连接到初始化电力电极IPL。第二接触电极CNL2的第二端可以通过第九接触孔CH9和第29接触孔CH29电连接到第七晶体管T7的第七漏电极DE7和第4a晶体管T4a的第4a源电极SE4a。

存储电容器Cst可以包括下电极LE和上电极UE。下电极LE可以与第一晶体管T1的第一栅电极GE1整体形成。当下电极LE与第一栅电极GE1整体形成时，下电极LE可以被认为是第一栅电极GE1的一部分。

上电极UE可以在平面图中与下电极LE重叠，并且覆盖下电极LE。可以通过增加上电极UE和下电极LE之间的重叠面积来增加存储电容器Cst的电容。上电极UE可以与在第一方向DR1上与第三像素PXL3相邻的像素PXL之中的例如第一像素PXL1的上电极UE以预定距离间隔开。

上电极UE可以通过第三接触孔CH3和第23接触孔CH23电连接到供电线PL。因此，施加到供电线PL的第一驱动电力ELVDD可以传输到上电极UE。上电极UE可以包括贯穿孔OPN，贯穿孔OPN对应于在其中形成用于将第一栅电极GE1和第一接触电极CNL1连接的第二接触孔CH2和第22接触孔CH22的区域。

发光元件OLED可以包括第一电极EL1、第二电极EL2以及形成和/或设置在第一电极EL1和第二电极EL2之间的发光层EML。第一电极EL1可以设置在对应于第三像素PXL3的发射区域中。第一电极EL1可以通过桥接电极BRP连接到第七晶体管T7的第七源电极SE7和第六晶体管T6的第六漏电极DE6。

参照图4、图5、图6a、图6b和图7，以下将根据堆叠顺序来描述第三像素PXL。

缓冲层BFL可以设置在衬底SUB上。缓冲层BFL可以是包括无机材料的无机绝缘层。缓冲层BFL可防止杂质扩散到第一晶体管T1至第七晶体管T7中的每个中。缓冲层BFL可以设置成单层结构或者具有至少两层或更多层的多层结构。在缓冲层BFL具有多层结构的情况下，各层可以由相同的材料或不同的材料形成。根据衬底SUB的材料或处理条件，可以省略缓冲层BFL。

在实施方式中，阻挡层BRL可以设置在衬底SUB和缓冲层BFL之间。阻挡层BRL可以是保护缓冲层BFL的保护衬底。

第一有源图案ACT1和第二有源图案ACT2、第3a有源图案ACT3a和第3b有源图案ACT3b、第4a有源图案ACT4a和第4b有源图案ACT4b以及第五有源图案ACT5至第七有源图案ACT7可以设置在缓冲层BFL上。第一有源图案ACT1至第七有源图案ACT7可以由半导体材料形成。

第一栅极绝缘层GI1可以设置和/或形成在第一有源图案ACT1至第七有源图案ACT7上。第一栅极绝缘层GI1可以是包括无机材料的无机绝缘层。例如，第一栅极绝缘层GI1可以包括选自聚硅氧烷、硅氮化物、硅氧化物和硅氮氧化物中的至少一种。

第i-1扫描线Si-1和第i扫描线Si、第i发射控制线Ei以及第一栅电极GE1至第七栅电极GE7可以设置在第一栅极绝缘层GI1上。第一栅电极GE1可以包括存储电容器Cst的下电极LE。第二栅电极GE2以及第3a栅电极GE3a和第3b栅电极GE3b可以与第i扫描线Si整体形成。第4a栅电极GE4a和第4b栅电极GE4b以及第七栅电极GE7可以与第i-1扫描线Si-1整体形成。第五栅电极GE5和第六栅电极GE6可以与第i发射控制线Ei整体形成。

第二栅极绝缘层GI2可以设置在包括第i-1扫描线Si-1等的衬底SUB上。类似于第一栅极绝缘层GI1，第二栅极绝缘层GI2可以是包括无机材料的无机绝缘层。

初始化电力电极IPL和上电极UE可以形成和/或设置在第二栅极绝缘层GI2上。

上电极UE可以覆盖下电极LE。上电极UE可以与下电极LE一起形成存储电容器Cst，且第二栅极绝缘层GI2插置在上电极UE和下电极LE之间。

第三栅极绝缘层GI3可以形成和/或设置在其上包括初始化电力电极IPL和上电极UE的衬底SUB上。在本公开的实施方式中，类似于第一栅极绝缘层GI1和第二栅极绝缘层GI2，第三栅极绝缘层GI3可以是包括无机材料的无机绝缘层。

第一导电层CL1至第四导电层CL4、连接图案CNP以及第一导电图案CP1至第八导电图案CP8可以形成和/或设置在第三栅极绝缘层GI3上。第一导电层CL1至第四导电层CL4、连接图案CNP以及第一导电图案CP1至第八导电图案CP8可以形成和/或设置在相同的层上。在本公开的实施方式中，第一导电层CL1至第四导电层CL4、连接图案CNP以及第一导电图案CP1至第八导电图案CP8可以由相同的导电材料制成，并且特别地，可以由具有良好延展性和低电阻特性的诸如钼(Mo)的导电材料制成。

在本公开的实施方式中，第一导电层CL1至第四导电层CL4可以公共地设置于在第一方向DR1上彼此相邻的像素PXL上。

第一导电层CL1可以通过穿过第三栅极绝缘层GI3的第八接触孔CH8电连接到初始化电力电极IPL。在本公开的实施方式中，第一导电层CL1可以公共地设置在第三像素PXL3以及在第一方向DR1上与第三像素PXL3相邻的像素PXL(例如，第一像素PXL1)上。换句话说，第一像素PXL1的初始化电力电极IPL和第三像素PXL3的初始化电力电极IPL中的每个可以通过相应像素PXL中的第八接触孔CH8电连接到第一导电层CL1。因此，施加到第一导电层CL1的初始化电力Vint可以传输到在第一方向DR1上彼此相邻的像素PXL(例如，第一像素PXL1和第三像素PXL3)中的每个的初始化电力电极IPL。在平面图中，第一导电层CL1可以与每个像素PXL的初始化电力电极IPL重叠。

第二导电层CL2可以通过依次穿过第二栅极绝缘层GI2和第三栅极绝缘层GI3的第11接触孔CH11电连接到第i-1扫描线Si-1。在本公开的实施方式中，第二导电层CL2可以公共地设置在第三像素PXL3以及在第一方向DR1上与第三像素PXL3相邻的像素PXL(例如，第一像素PXL1)上。换句话说，第一像素PXL1的第i-1扫描线Si-1和第三像素PXL3的第i-1扫描线Si-1中的每个可以通过相应像素中的第11接触孔CH11电连接到第二导电层CL2。因此，施加到第二导电层CL2的第i-1扫描信号可以传输到在第一方向DR1上彼此相邻的像素(例如，第一像素PXL1和第三像素PXL3)中的每个的第i-1扫描线Si-1。在平面图中，第二导电层CL2可以与每个像素PXL的第i-1扫描线Si-1重叠。

在本公开的实施方式中，第一像素PXL1和第三像素PXL3中的每个的第i-1扫描线Si-1可以电连接到第二导电层CL2，以实现为双层结构。因此，可以减小第一像素PXL1和第三像素PXL3中的每个的第i-1扫描线Si-1的线电阻，从而可以减小施加到第i-1扫描线Si-1的扫描信号的延迟。

第三导电层CL3可以通过依次穿过第二栅极绝缘层GI2和第三栅极绝缘层GI3的第12接触孔CH12电连接到第i扫描线Si。在本公开的实施方式中，第三导电层CL3可公共地设置在第三像素PXL3以及在第一方向DR1上与第三像素PXL3相邻的像素PXL(例如，第一像素PXL1)上。换句话说，第一像素PXL1的第i扫描线Si和第三像素PXL3的第i扫描线Si中的每个可以通过相应像素中的第12接触孔CH12电连接到第三导电层CL3。因此，施加到第三导电层CL3的第i扫描信号可以传输到在第一方向DR1上彼此相邻的像素(例如，第一像素PXL1和第三像素PXL3)中的每个的第i扫描线Si。在平面图中，第三导电层CL3可以与每个像素PXL的第i扫描线Si重叠。

在本公开的实施方式中，第一像素PXL1和第三像素PXL3中的每个的第i扫描线Si可以电连接到第三导电层CL3，以实现为双层结构。因此，可以减小第一像素PXL1和第三像素PXL3中的每个的第i扫描线Si的线电阻，从而可以减小施加到第i扫描线Si的扫描信号的延迟。

第四导电层CL4可以通过依次穿过第二栅极绝缘层GI2和第三栅极绝缘层GI3的第15接触孔CH15电连接到第i发射控制线Ei。在本公开的实施方式中，第四导电层CL4可以公共地设置在第三像素PXL3以及在第一方向DR1上与第三像素PXL3相邻的像素PXL(例如，第一像素PXL1)上。换句话说，第一像素PXL1的第i发射控制线Ei和第三像素PXL3的第i发射控制线Ei中的每个可以通过相应像素中的第15接触孔CH15电连接到第四导电层CL4。因此，施加到第四导电层CL4的第i发射控制信号可以传输到在第一方向DR1上彼此相邻的像素(例如，第一像素PXL1和第三像素PXL3)中的每个的第i发射控制线Ei。在平面图中，第四导电层CL4可以与每个像素PXL的第i发射控制线Ei重叠。

在本公开的实施方式中，第一像素PXL1和第三像素PXL3中的每个的第i发射控制线Ei可以电连接到第四导电层CL4，以实现为双层结构。因此，可以减小第一像素PXL1和第三像素PXL3中的每个的第i发射控制线Ei的线电阻，使得可以减小施加到第i发射控制线Ei的发射控制信号的延迟。

在平面图中，连接图案CNP可以定位于在第一方向DR1上相邻的两个像素PXL之间。例如，连接图案CNP可以定位在第一像素PXL1和第三像素PXL3之间。此外，在平面图中，连接图案CNP可以定位在定位于第三像素PXL3的右侧上的第i+1像素列的像素(未示出)和第三像素PXL3之间。

在本公开的实施方式中，定位在第一像素PXL1和第三像素PXL3之间的连接图案CNP的第一端可以通过穿过第三栅极绝缘层GI3的第14接触孔CH14电连接到第三像素PXL3的上电极UE的第一侧。此外，定位在第一像素PXL1和第三像素PXL3之间的连接图案CNP的第二端可以通过穿过第三栅极绝缘层GI3的第13接触孔CH13电连接到第一像素PXL1的上电极UE的第一侧。第一像素PXL1的上电极UE和第三像素PXL3的上电极UE可以通过以上描述的连接图案CNP彼此电连接。

定位在第三像素PXL3和在第一方向DR1上与第三像素PXL3相邻并且设置在第j+1像素列中的像素PXL(在下文中，被称为“第j+1像素”)之间的连接图案CNP的第一端可以通过穿过第三栅极绝缘层GI3的第13接触孔CH13电连接到第三像素PXL3的上电极UE。此外，定位在第三像素PXL3和第j+1像素PXL之间的连接图案CNP的第二端可以通过穿过第三栅极绝缘层GI3的第14接触孔CH14电连接到第j+1像素PXL的上电极UE。第j+1像素PXL的上电极UE和第三像素PXL3的上电极UE可以通过以上描述的连接图案CNP彼此电连接。

如上所述，每个像素PXL的上电极UE和在第一方向DR1上与该像素PXL相邻的像素PXL中的每个的上电极UE可以通过连接图案CNP彼此电连接。

第一导电图案CP1可以通过依次穿过第一栅极绝缘层GI1至第三栅极绝缘层GI3的第七接触孔CH7电连接到第七晶体管T7的第七源电极SE7。

第二导电图案CP2可以通过依次穿过第一栅极绝缘层GI1至第三栅极绝缘层GI3的第九接触孔CH9电连接到第七晶体管T7的第七漏电极DE7和第4a晶体管T4a的第4a源电极SE4a中的每个。

第三导电图案CP3可以通过依次穿过第一栅极绝缘层GI1至第三栅极绝缘层GI3的第一接触孔CH1电连接到第3a晶体管T3a的第3a漏电极DE3a。此外，第三导电图案CP3可以通过依次穿过第一栅极绝缘层GI1至第三栅极绝缘层GI3的第16接触孔CH16电连接到第4b晶体管T4b的第4b漏电极DE4b。第3a晶体管T3a的第3a漏电极DE3a和第4b晶体管T4b的第4b漏电极DE4b可以通过第三导电图案CP3彼此电连接。

第四导电图案CP4可以通过依次穿过第一栅极绝缘层GI1至第三栅极绝缘层GI3的第六接触孔CH6电连接到第二晶体管T2的第二源电极SE2。

第五导电图案CP5可以通过依次穿过第二栅极绝缘层GI2和第三栅极绝缘层GI3的第二接触孔CH2电连接到第一晶体管T1的第一栅电极GE1。

第六导电图案CP6可以通过穿过第三栅极绝缘层GI3的第三接触孔CH3电连接到上电极UE。

第七导电图案CP7可以通过依次穿过第一栅极绝缘层GI1至第三栅极绝缘层GI3的第四接触孔CH4电连接到第五晶体管T5的第五源电极SE5。

第八导电图案CP8可通过依次穿过第一栅极绝缘层GI1至第三栅极绝缘层GI3的第五接触孔CH5电连接到第六晶体管T6的第六漏电极DE6。

层间绝缘层ILD形成在其上形成有第一导电层CL1至第四导电层CL4的衬底SUB上。在本公开的实施方式中，层间绝缘层ILD可以包括覆盖第一导电层CL1至第四导电层CL4、连接图案CNP和第一导电图案CP1至第八导电图案CP8的第一层间绝缘层ILD1以及设置在第一层间绝缘层ILD1上的第二层间绝缘层ILD2。

第一层间绝缘层ILD1可以包括由无机材料形成的无机绝缘层。第二层间绝缘层ILD2可以由与第一层间绝缘层ILD1的材料不同的材料形成。例如，第二层间绝缘层ILD2可以是由有机材料形成的有机绝缘层。特别地，第二层间绝缘层ILD2可以由有机绝缘层形成，该有机绝缘层有利于减轻由位于其下方的结构(例如，第一导电层CL1至第四导电层CL4)形成的台阶，从而致使待形成在第二层间绝缘层ILD2上的第一接触电极CNL1和第二接触电极CNL2具有均匀的表面。

第一接触电极CNL1和第二接触电极CNL2、桥接电极BRP、第j数据线DLj和供电线PL可以形成和/或设置在层间绝缘层ILD上。

首先，在平面图中，第一接触电极CNL1的第一端可以与第三导电图案CP3重叠，并且第一接触电极CNL1的第二端可以与第五导电图案CP5重叠。

第一接触电极CNL1的第一端可以通过依次穿过第一层间绝缘层ILD1和第二层间绝缘层ILD2的第21接触孔CH21电连接到第三导电图案CP3。在本公开的实施方式中，第三导电图案CP3可以设置为在第一接触孔CH1和第21接触孔CH21之间将第4b漏电极DE4b和第一接触电极CNL1的第一端电连接的介质。此外，第三导电图案CP3可以设置为在第一接触孔CH1和第21接触孔CH21之间将第3a漏电极DE3a和第一接触电极CNL1的第一端电连接的介质。

在平面图中，第21接触孔CH21可以与第一接触孔CH1重叠(或者它们可以定位在相同的线上)。本公开不限于此。在实施方式中，第21接触孔CH21可以与第一接触孔CH1间隔开而不与第一接触孔CH1重叠(或者不与第一接触孔CH1位于相同的线上)，且第三导电图案CP3插置在第21接触孔CH21和第一接触孔CH1之间。

第一接触电极CNL1的第二端可以通过依次穿过第一层间绝缘层ILD1和第二层间绝缘层ILD2的第22接触孔CH22电连接到第五导电图案CP5。在本公开的实施方式中，第五导电图案CP5可以设置为在第二接触孔CH2和第22接触孔CH22之间将第一栅电极GE1和第一接触电极CNL1的第二端电连接的介质。

在平面图中，第22接触孔CH22可以与第二接触孔CH2重叠，但是本公开不限于此。在实施方式中，第22接触孔CH22可以与第二接触孔CH2间隔开而不与第二接触孔CH2重叠，且第五导电图案CP5插置在第22接触孔CH22和第二接触孔CH2之间。

因此，第4b漏电极DE4b、第3a漏电极DE3a和第一栅电极GE1可以通过第一接触孔CH1和第21接触孔CH21以及第一接触电极CNL1彼此电连接。

在平面图中，第二接触电极CNL2的第一端可以与第一导电层CL1的区域重叠，并且第二接触电极CNL2的第二端可以与第二导电图案CP2重叠。在本公开的实施方式中，在平面图中，第一导电层CL1的区域可以意指沿第二方向DR2突出的区域。在下文中，为了方便起见，第一导电层CL1的与第二接触电极CNL2重叠的区域将被称为“突出部CL1”。

第二接触电极CNL2的第一端可以通过依次穿过第一层间绝缘层ILD1和第二层间绝缘层ILD2的第28接触孔CH28电连接到突出部CL1。在本公开的实施方式中，突出部CL1可以设置为在第八接触孔CH8和第28接触孔CH28之间将初始化电力电极IPL和第二接触电极CNL2的第一端电连接的介质。

在平面图和剖视图中，第28接触孔CH28可以与第八接触孔CH8重叠(或者它们可以位于相同的线上)。本公开不限于此。在实施方式中，第28接触孔CH28可以与第八接触孔CH8间隔开而不与第八接触孔CH8重叠(或者不与第八接触孔CH8定位在相同的线上)，且突出部CL1插置在第28接触孔CH28和第八接触孔CH8之间。

为了方便起见，图6a示出了第一层间绝缘层ILD1的包括第28接触孔CH28的内表面和第二层间绝缘层ILD2的第28接触孔CH28的内表面彼此对准并且设置在相同的线上。然而，本公开不限于此。例如，如图6b中所示，第二层间绝缘层ILD2的第28接触孔CH28可以具有比第一层间绝缘层ILD1的第28接触孔CH28的宽度W1宽(或大)的宽度W2。

在本公开的实施方式中，突出部CL1的通过第八接触孔CH8连接到初始化电力电极IPL的区域可以通过第一层间绝缘层ILD1的第28接触孔CH28暴露于外部，并且除了突出部CL1的区域之外的其余区域可以被由无机绝缘层形成的第一层间绝缘层ILD1直接覆盖。因为除了突出部CL1的区域之外的其余区域被第一层间绝缘层ILD1直接覆盖，因此第二层间绝缘层ILD2的包括第28接触孔CH28的内表面可以设计成在第一层间绝缘层ILD1的包括第28接触孔CH28的内表面外侧。

当第二层间绝缘层ILD2的包括第28接触孔CH28的内表面在第一层间绝缘层ILD1的包括第28接触孔CH28的内表面外侧时，第二层间绝缘层ILD2的第28接触孔CH28的宽度W2可以大于第一层间绝缘层ILD1的第28接触孔CH28的宽度W1。当第二层间绝缘层ILD2的第28接触孔CH28的宽度W2大于第一层间绝缘层ILD1的第28接触孔CH28的宽度W1时，可以进一步确保第二接触电极CNL2和突出部CL1的区域之间的接触面积。确保第二接触电极CNL2和突出部CL1的区域之间的接触面积可以减小第二接触电极CNL2、突出部CL1和初始化电力电极IPL之间的接触电阻。

如果在突出部CL1上仅形成和/或设置由有机材料形成的第二层间绝缘层ILD2，则第二层间绝缘层ILD2和突出部CL1之间由于第二层间绝缘层ILD2的材料特性而出现台阶和不对准，从而导致偏斜误差。为了防止偏斜误差，可以增加突出部CL1相比于包括在第二层间绝缘层ILD2中的第28接触孔CH28的宽度的面积(或尺寸)。当突出部CL的面积(或尺寸)增加时，因突出部CL的面积(或尺寸)被限定在第三像素PXL3的有限空间中而导致出现空间限制，使得包括在第三像素PXL3中的像素电路PC的结构可能进一步复杂化。

因此，在本公开的实施方式中，由于由无机材料形成的第一层间绝缘层ILD1设置在第二层间绝缘层ILD2下方，使得第一层间绝缘层ILD1直接覆盖突出部CL1，突出部CL的面积(或尺寸)可以保持恒定。

此外，根据本公开的实施方式，因为第一层间绝缘层ILD1和第二层间绝缘层ILD2依次堆叠在突出部CL1上，所以即使突出部CL1具有预定水平或更大的厚度，由突出部CL1的厚度引起的台阶也可以由第二层间绝缘层ILD2而减小。因此，在第一层间绝缘层ILD1和第二层间绝缘层ILD2插置在突出部CL1和第二接触电极CNL2之间的情况下，设置在突出部CL1上的第二接触电极CNL2可以具有均匀的表面。

在上述实施方式中，尽管示出了仅第二层间绝缘层ILD2的第28接触孔CH28的宽度W2比第一层间绝缘层ILD1的第28接触孔CH28的宽度W1大(或宽)，但是本公开不限于此。包括在第二层间绝缘层ILD2中的接触孔(例如，第21接触孔CH21至第29接触孔CH29)中的每个的宽度可以比相应的第一层间绝缘层ILD1的第21接触孔CH21至第29接触孔CH29中的每个的宽度大(或宽)。

更具体地，第二层间绝缘层ILD2的第21接触孔CH21的宽度可以比第一层间绝缘层ILD1的第21接触孔CH21的宽度大(或宽)。第二层间绝缘层ILD2的第22接触孔CH22的宽度可以比第一层间绝缘层ILD1的第22接触孔CH22的宽度大(或宽)。第二层间绝缘层ILD2的第23接触孔CH23的宽度可以比第一层间绝缘层ILD1的第23接触孔CH23的宽度大(或宽)。第二层间绝缘层ILD2的第24接触孔CH24的宽度可以比第一层间绝缘层ILD1的第24接触孔CH24的宽度大(或宽)。第二层间绝缘层ILD2的第25接触孔CH25的宽度可以比第一层间绝缘层ILD1的第25接触孔CH25的宽度大(或宽)。第二层间绝缘层ILD2的第26接触孔CH26的宽度可以比第一层间绝缘层ILD1的第26接触孔CH26的宽度大(或宽)。第二层间绝缘层ILD2的第27接触孔CH27的宽度可以比第一层间绝缘层ILD1的第27接触孔CH27的宽度大(或宽)。第二层间绝缘层ILD2的第29接触孔CH29的宽度可以比第一层间绝缘层ILD1的第29接触孔CH29的宽度大(或宽)。

第二接触电极CNL2的第二端可以通过依次穿过第一层间绝缘层ILD1和第二层间绝缘层ILD2的第29接触孔CH29电连接到第二导电图案CP2。在本公开的实施方式中，第二导电图案CP2可以设置为在第九接触孔CH9和第29接触孔CH29之间将第七晶体管T7的第七漏电极DE7和第二接触电极CNL2的第二端电连接的介质。此外，第二导电图案CP2可以设置为在第九接触孔CH9和第29接触孔CH29之间将第4a晶体管T4a的第4a源电极SE4a和第二接触电极CNL2的第二端电连接的介质。

结果，第4a源电极SE4a、第七漏电极DE7和初始化电力电极IPL可以通过第九接触孔CH9和第29接触孔CH29以及第二接触电极CNL2彼此电连接。

在平面图和剖视图中，第29接触孔CH29可以与第九接触孔CH9重叠(或者它们可以位于相同的线上)。本公开不限于此。在实施方式中，第29接触孔CH29可以与第九接触孔CH9间隔开而不与第九接触孔CH9重叠(或者不与第九接触孔CH9定位在相同的线上)，且第二导电图案CP2插置在第29接触孔CH29和第九接触孔CH9之间。

在平面图中，桥接电极BRP可以与第八导电图案CP8、第四像素PXL4的第一导电图案CP1和发光元件OLED的第一电极EL1重叠。在下文中，为了方便起见，桥接电极BRP的与第八导电图案CP8重叠的部分将被称为“桥接电极BRP的第一部分”，桥接电极BRP的与第四像素PXL4的第一导电图案CP1重叠的部分将被称为“桥接电极BRP的第二部分”，并且桥接电极BRP的与发光元件OLED的第一电极EL1重叠的部分将被称为“桥接电极BRP的第三部分”。

桥接电极BRP的第一部分可以通过依次穿过第一层间绝缘层ILD1和第二层间绝缘层ILD2的第25接触孔CH25电连接到第八导电图案CP8。在本公开的实施方式中，第八导电图案CP8可以设置为在第五接触孔CH5和第25接触孔CH25之间将第六晶体管T6的第六漏电极DE6和桥接电极BRP的第一部分电连接的介质。

在平面图和剖视图中，第25接触孔CH25可以与第五接触孔CH5重叠(或者它们可以定位在相同的线上)。本公开不限于此。在实施方式中，第25接触孔CH25可以与第五接触孔CH5间隔开而不与第五接触孔CH5重叠(或者不与第五接触孔CH5位于相同的线上)，且第八导电图案CP8插置在第25接触孔CH25和第五接触孔CH5之间。

桥接电极BRP的第二部分可以通过依次穿过第一层间绝缘层ILD1和第二层间绝缘层ILD2的第27接触孔CH27电连接到第四像素PXL4的第一导电图案CP1。在本公开的实施方式中，第四像素PXL4的第一导电图案CP1可以设置为在第七接触孔CH7与第27接触孔CH27之间将第三像素PXL3的第七晶体管T7的第七源电极SE7和桥接电极BRP的第二部分电连接的介质。

在平面图和剖视图中，第27接触孔CH27可以与第七接触孔CH7重叠(或者它们可以定位在相同的线上)。本公开不限于此。在实施方式中，第27接触孔CH27可以与第七接触孔CH7间隔开而不与第七接触孔CH7重叠(或者不与第七接触孔CH7定位在相同的线上)，且第四像素PXL4的第一导电图案CP1插置在第27接触孔CH27和第七接触孔CH7之间。

在平面图中，第j数据线DLj可以与第四导电图案CP4重叠。

第j数据线DLj可以通过依次穿过第一层间绝缘层ILD1和第二层间绝缘层ILD2的第26接触孔CH26电连接到第四导电图案CP4。在本公开的实施方式中，第四导电图案CP4可以设置为在第六接触孔CH6和第26接触孔CH26之间将第二晶体管T2的第二源电极SE2和第j数据线DLj电连接的介质。

在平面图中，第26接触孔CH26可以与第六接触孔CH6重叠(或者它们可以定位在相同的线上)。本公开不限于此。在实施方式中，第26接触孔CH26可以与第六接触孔CH6间隔开而不与第六接触孔CH6重叠(或者不与第六接触孔CH6定位在相同的线上)，且第四导电图案CP4插置在第26接触孔CH26和第六接触孔CH6之间。

在平面图中，供电线PL可以与第六导电图案CP6重叠。

供电线PL可以通过依次穿过第一层间绝缘层ILD1和第二层间绝缘层ILD2的第23接触孔CH23电连接到第六导电图案CP6。在本公开的实施方式中，第六导电图案CP6可以设置为在第三接触孔CH3和第23接触孔CH23之间将上电极UE和供电线PL电连接的介质。

在平面图中，第23接触孔CH23可以与第三接触孔CH3重叠(或者它们可以定位在相同的线上)。本公开不限于此。在实施方式中，第23接触孔CH23可以与第三接触孔CH3间隔开而不与第三接触孔CH3重叠(或者不与第三接触孔CH3定位在相同的线上)，且第五导电图案CP5插置在第23接触孔CH23和第三接触孔CH3之间。

钝化层PSV可以形成和/或设置在包括第一接触电极CNL1和第二接触电极CNL2、桥接电极BRP、第j数据线DLj和供电线PL的衬底SUB上。钝化层PSV可以是包括有机材料的有机绝缘层。

第一电极EL1可以形成和/或设置在钝化层PSV上。第一电极EL1可以通过穿过钝化层PSV的第十接触孔CH10电连接到桥接图案BRP的第三部分。在本公开的实施方式中，桥接电极BRP的第三部分可以设置为在第25接触孔CH25与第十接触孔CH10之间将第六漏电极DE6、第七源电极SE7和第一电极EL1电连接的介质。换句话说，第一电极EL1可以通过桥接电极BRP最终连接到第六漏电极DE6和第七源电极SE7。

用于限定与第三像素PXL3对应的发射区域的像素限定层PDL可以设置在包括第一电极EL1的衬底SUB上。像素限定层PDL可以包括第一开口OP1，第一开口OP1暴露第一电极EL1的上表面的一部分并且沿第三像素PXL3的外围从衬底SUB突出。像素限定层PDL可以是包括有机材料的有机绝缘层。

发光层EML可以设置在第一电极EL1的由像素限定层PDL的第一开口OP1暴露的上表面上。第二电极EL2可以设置在发光层EML上。

发光层EML可以设置在第一电极EL1的暴露的表面上。发光层EML可以具有至少包括光产生层的多层薄膜结构。发光层EML可以包括：空穴注入层，空穴注入到空穴注入层中；空穴传输层，具有良好的空穴传输性能并抑制光产生层中未与空穴连接的电子的移动，并且因此增加空穴与电子之间的复合的机会；光产生层，通过注入的电子与空穴的复合而发射光；空穴阻挡层，抑制光产生层中未与电子连接的空穴的移动；电子传输层，设置成将电子平滑地传输到光产生层；以及电子注入层，电子被注入到电子注入层中。

从光产生层产生的光的颜色可以是选自红色、绿色、蓝色和白色中的一种，但是在本实施方式中，其不限于此。例如，从发光层EML的光产生层产生的光的颜色可以是选自品红色、青色和黄色中的一种。空穴注入层、空穴传输层、空穴阻挡层、电子传输层和电子注入层可以是连接在相邻的发射区域之间的公共层。

薄膜封装层TFE可以设置在第二电极EL2上以覆盖第二电极EL2。

薄膜封装层TFE可以具有单层结构或多层结构。薄膜封装层TFE可以包括配置成覆盖发光元件OLED的多个绝缘层。详细地，薄膜封装层TFE可以包括至少一个无机层和至少一个有机层。例如，薄膜封装层TFE可以具有通过交替堆叠无机层和有机层而形成的结构。在一些实施方式中，薄膜封装层TFE可以是设置在发光元件OLED上并通过密封剂接合到衬底SUB的封装衬底。

同时，根据本公开的实施方式的显示设备还可以包括设置在薄膜封装层TFE上的触摸传感器(未示出)。触摸传感器可以设置在衬底SUB的显示图像的方向上的表面上，并且可以接收用户的触摸输入。触摸传感器可以通过用户的手或单独的输入工具来识别对显示设备的触摸事件。

如上所述，第三像素PXL3中的第一晶体管T1至第七晶体管T7中的每个可以通过设置在第三栅极绝缘层GI3上的相应导电图案选择性地连接到第一接触电极CNL1、第二接触电极CNL2或桥接电极BRP。因此，可以减小第一晶体管T1至第七晶体管T7中的每个与第一接触电极CNL1、第二接触电极CNL2或桥接电极BRP之间的接触电阻。

在下文中，将参考图4、图8和图9描述在第一方向DR1上彼此相邻的两个像素PXL(例如，第二像素PXL2和第四像素PXL4)之间的连接结构。

通过去除缓冲层BFL和第一栅极绝缘层GI1至第三栅极绝缘层GI3中的每个的一部分，可以在第一方向DR1上彼此相邻的第二像素PXL2和第四像素PXL4之间形成第二开口OP2。在本公开的实施方式中，第二开口OP2可以针对每个像素PXL切割包括无机材料的缓冲层BFL以及第一栅极绝缘层GI1至第三栅极绝缘层GI3的连续性。换句话说，第二开口OP2允许第二像素PXL2的缓冲层BFL和第四像素PXL4的缓冲层BFL以预定距离彼此间隔开，并且允许第二像素PXL2的第一栅极绝缘层GI1和第四像素PXL4的第一栅极绝缘层GI1以预定距离彼此间隔开。此外，第二开口OP2允许第二像素PXL2的第二栅极绝缘层GI2和第四像素PXL4的第二栅极绝缘层GI2以预定距离彼此间隔开，并且允许第二像素PXL2的第三栅极绝缘层GI3和第四像素PXL4的第三栅极绝缘层GI3以预定距离彼此间隔开。

以上描述的第二开口OP2可以用作裂纹阻挡层，裂纹阻挡层防止由显示设备弯曲(或弯折)时产生的应力而引起的裂纹沿缓冲层BFL以及第一栅极绝缘层GI1至第三栅极绝缘层GI3从第二像素PXL2行进至第四像素PXL4。

包括有机材料的绝缘图案INSP可以设置在第二开口OP2中。绝缘图案INSP可以填充所有的第二开口OP2，但是本公开不限于此。在实施方式中，绝缘图案INSP可以填充第二开口OP2中的至少一些。绝缘图案INSP可以以填充第二像素PXL2和第四像素PXL4之间的第二开口OP2的形状设置，并且可由于材料特性而在显示设备弯曲(或弯折)时在第二像素PXL2和第四像素PXL4之间提供柔性。因此，可以增强显示设备的抗冲击性。

如上所述，当在两个相邻的像素PXL(例如，第二像素PXL2和第四像素PXL4)之间设置第二开口OP2和填充第二开口OP2的绝缘图案INSP时，显示设备弯曲(或弯折)时产生的应力可集中在第二开口OP2和绝缘图案INSP上。因此，因为显示设备弯曲(或弯折)时产生的应力不集中在第二像素PXL2和第四像素PXL4上，所以可以增强第二像素PXL2和第四像素PXL4的抗冲击性。

由具有良好延展性和低电阻特性的导电材料制成的第二导电层CL2可以设置在绝缘图案INSP上，以电连接第二像素PXL2的第i扫描线Si和第四像素PXL4的第i扫描线Si，从而减小第二像素PXL2和第四像素PXL4中的每个的第i扫描线Si的线电阻。因此，可以防止施加到第二像素PXL2和第四像素PXL4中的每个的第i扫描线Si的第i扫描信号的延迟。

在上述实施方式中，描述了第二导电层CL2设置在绝缘图案INSP上。然而，第一导电层CL1、第三导电层CL3和第四导电层CL4中的全部都设置在绝缘图案INSP上，使得第二像素PXL2和第四像素PXL4可以彼此电连接。

图10至图17是示意性地示出图4中所示的第一像素、第二像素、第三像素和第四像素的针对每一层的元件的平面图。以下描述将集中于与上述实施方式的不同之处，以避免冗余的解释。在本实施方式的以下描述中未单独解释的组件与前述实施方式的组件一致。相同的附图标记将被用于表示相同的组件，并且类似的附图标记将被用于表示类似的组件。

首先，参照图1至图10，第一有源图案ACT1和第二有源图案ACT2、第3a有源图案ACT3a和第3b有源图案ACT3b、第4a有源图案ACT4a和第4b有源图案ACT4b以及第五有源图案ACT5至第七有源图案ACT7可以设置在第一像素PXL1至第四像素PXL4中的每个的衬底SUB上。

此外，第一源电极SE1和第二源电极SE2、第3a源电极SE3a和第3b源电极SE3b、第4a源电极SE4a和第4b源电极SE4b以及第五源电极SE5至第七源电极SE7可以设置在第一像素PXL1至第四像素PXL4中的每个的衬底SUB上。此外，第一漏电极DE1和第二漏电极DE2、第3a漏电极DE3a和第3b漏电极DE3b、第4a漏电极DE4a和第4b漏电极DE4b以及第五漏电极DE5至第七漏电极DE7可以设置在第一像素PXL1至第四像素PXL4中的每个的衬底SUB上。

第一像素PXL1至第四像素PXL4中的每个的第一有源图案ACT1的第一端可以连接到相应像素PXL的第一源电极SE1，并且第一有源图案ACT1的第二端可以连接到相应像素PXL的第一漏电极DE1。

第一像素PXL1至第四像素PXL4中的每个的第二有源图案ACT2的第一端可以连接到相应像素PXL的第二源电极SE2，并且第二有源图案ACT2的第二端可以连接到相应像素PXL的第二漏电极DE2。

第一像素PXL1至第四像素PXL4中的每个的第3a有源图案ACT3a的第一端可以连接到相应像素PXL的第3a源电极SE3a，并且第3a有源图案ACT3a的第二端可以连接到相应像素PXL的第3a漏电极DE3a。

第一像素PXL1至第四像素PXL4中的每个的第3b有源图案ACT3b的第一端可以连接到相应像素PXL的第3b源电极SE3b，并且第3b有源图案ACT3b的第二端可以连接到相应像素PXL的第3b漏电极DE3b。

第一像素PXL1至第四像素PXL4中的每个的第4a有源图案ACT4a的第一端可以连接到相应像素PXL的第4a源电极SE4a，并且第4a有源图案ACT4a的第二端可以连接到相应像素PXL的第4a漏电极DE4a。

第一像素PXL1至第四像素PXL4中的每个的第4b有源图案ACT4b的第一端可以连接到相应像素PXL的第4b源电极SE4b，并且第4b有源图案ACT4b的第二端可以连接到相应像素PXL的第4b漏电极DE4b。

第一像素PXL1至第四像素PXL4中的每个的第五有源图案ACT5的第一端可以连接到相应像素PXL的第五源电极SE5，并且第五有源图案ACT5的第二端可以连接到相应像素PXL的第五漏电极DE5。

第一像素PXL1至第四像素PXL4中的每个的第六有源图案ACT6的第一端可以连接到相应像素PXL的第六源电极SE6，并且第六有源图案ACT6的第二端可以连接到相应像素PXL的第六漏电极DE6。

第一像素PXL1至第四像素PXL4中的每个的第七有源图案ACT7的第一端可以连接到相应像素PXL的第七源电极SE7，并且第七有源图案ACT7的第二端可以连接到相应像素PXL的第七漏电极DE7。

参照图1至图11，第i-1扫描线Si-1、第i扫描线Si、第i+1扫描线Si+1、第i发射控制线Ei和第i+1发射控制线Ei+1可以设置在第一像素PXL1至第四像素PXL4中的每个的覆盖第一有源图案ACT1和第二有源图案ACT2、第3a有源图案ACT3a和第3b有源图案ACT3b、第4a有源图案ACT4a和第4有源图案ACT4b以及第五有源图案ACT5至第七有源图案ACT7的第一栅极绝缘层GI1上。

第i-1扫描线Si-1、第i扫描线Si、第i+1扫描线Si+1、第i发射控制线Ei和第i+1发射控制线Ei+1可以包括相同的材料，并且可以通过相同的工艺形成。

此外，下电极LE、第一栅电极GE1和第二栅电极GE2、第3a栅电极GE3a和第3b栅电极GE3b、第4a栅电极GE4a和第4b栅电极GE4b以及第五栅电极GE5至第七栅电极GE7可以设置在第一像素PXL1至第四像素PXL4中的每个的第一栅极绝缘层GI1上。

在第一像素PXL1至第四像素PXL4中的每个中，第一栅电极GE1和下电极LE可以整体设置。

在定位在作为相同像素行的第i像素行中的第一像素PXL1和第三像素PXL3中，第二栅电极GE2以及第3a栅电极GE3a和第3b栅电极GE3b可以与第i扫描线Si整体设置。在定位在作为相同像素行的第i+1像素行中的第二像素PXL2和第四像素PXL4中，第二栅电极GE2以及第3a栅电极GE3a和第3b栅电极GE3b可以与第i+1扫描线Si+1整体设置。

在第一像素PXL1和第三像素PXL3中，第七栅电极GE7以及第4a栅电极GE4a和第4b栅电极GE4b可以与第i-1扫描线Si-1整体设置。在第二像素PXL2和第四像素PXL4中，第七栅电极GE7以及第4a栅电极GE4a和第4b栅电极GE4b可以与第i扫描线Si整体设置。

在第一像素PXL1和第三像素PXL3中，第五栅电极GE5和第六栅电极GE6可以与第i发射控制线Ei整体设置。在第二像素PXL2和第四像素PXL4中，第五栅电极GE5和第六栅电极GE6可以与第i+1发射控制线Ei+1整体设置。

参照图1至图12，上电极UE和初始化电力电极IPL可以设置在第一像素PXL1至第四像素PXL4中的每个的覆盖第i-1扫描线Si-1、第i扫描线Si和第i+1扫描线Si+1的第二栅极绝缘层GI2上。上电极UE可以包括贯穿孔OPN。

参照图1至图13，通过去除其上形成有第一像素PXL1至第四像素PXL4中的每个的初始化电力电极IPL和上电极UE的衬底SUB上的第一栅极绝缘层GI1、第二栅极绝缘层GI2和第三栅极绝缘层GI3以及缓冲层BFL中的每个的一部分来形成第二开口OP2。第二开口OP2可以定位在相邻的像素PXL之间，并且定位在除了每个像素PXL的发射区域之外的非发射区域中。

参照图1至图14，绝缘图案INSP形成在第二开口OP2中。绝缘图案INSP可以是包括有机材料的有机绝缘层。

参照图1至图15，第一导电层CL1至第四导电层CL4、第一导电图案CP1至第八导电图案CP8以及连接图案CNP形成在其上形成有绝缘图案INSP的衬底SUB上。

第一导电层CL1至第四导电层CL4、第一导电图案CP1至第八导电图案CP8以及连接图案CNP可以包括相同的材料，并且通过相同的工艺形成。

第一导电层CL1至第四导电层CL4可以在第一方向DR1上延伸，并且公共地设置于在第一方向DR1上彼此相邻的像素PXL上。

在第一像素PXL1和第三像素PXL3上公共地设置的第一导电层CL1可以通过第八接触孔CH8电连接到相应像素PXL的初始化电力电极IPL。同样，在第二像素PXL2和第四像素PXL4上公共地设置的第一导电层CL1可以通过第八接触孔CH8电连接到相应像素PXL的初始化电力电极IPL。

在第一像素PXL1和第三像素PXL3上公共地设置的第二导电层CL2可以通过第11接触孔CH11电连接到相应像素PXL的第i-1扫描线Si-1。在第二像素PXL2和第四像素PXL4上公共地设置的第二导电层CL2可以通过第11接触孔CH11电连接到相应像素PXL的第i扫描线Si。

在第一像素PXL1和第三像素PXL3上公共地设置的第三导电层CL3可以通过第12接触孔CH12电连接到相应像素PXL的第i扫描线Si。在第二像素PXL2和第四像素PXL4上公共地设置的第三导电层CL3可以通过第12接触孔CH12电连接到相应像素PXL的第i+1扫描线Si+1。

在第一像素PXL1和第三像素PXL3上公共地设置的第四导电层CL4可以通过第15接触孔CH15电连接到相应像素PXL的第i发射控制线Ei。在第二像素PXL2和第四像素PXL4上公共地设置的第四导电层CL4可以通过第15接触孔CH15电连接到相应像素PXL的第i+1发射控制线Ei+1。

第一导电图案CP1至第八导电图案CP8可分别设置在第一像素PXL1至第四像素PXL4上，并且与相邻的导电图案以预定距离间隔开，以与该相邻的导电图案电分离。

第一像素PXL1至第四像素PXL4中的每个的第一导电图案CP1可以通过第七接触孔CH7电连接到相应像素PXL的第七源电极SE7。第一像素PXL1至第四像素PXL4中的每个的第二导电图案CP2可以通过第九接触孔CH9电连接到相应像素PXL的第七源电极SE7和第4a漏电极DE4a中的每个。

第一像素PXL1至第四像素PXL4中的每个的第三导电图案CP3的第一端可以通过第一接触孔CH1电连接到相应像素PXL的第3a漏电极DE3a。此外，第一像素PXL1至第四像素PXL4中的每个的第三导电图案CP3的第二端可以通过第16接触孔CH16电连接到相应像素PXL的第4b漏电极DE4b。

第一像素PXL1至第四像素PXL4中的每个的第四导电图案CP4可以通过第六接触孔CH6电连接到相应像素PXL的第二源电极SE2。第一像素PXL1至第四像素PXL4中的每个的第五导电图案CP5可以通过第二接触孔CH2电连接到相应像素PXL的第一栅电极GE1。

第一像素PXL1至第四像素PXL4中的每个的第六导电图案CP6可以通过第三接触孔CH3电连接到相应像素PXL的上电极UE。第一像素PXL1至第四像素PXL4中的每个的第七导电图案CP7可以通过第四接触孔CH4电连接到相应像素PXL的第五源电极SE5。第一像素PXL1至第四像素PXL4中的每个的第八导电图案CP8可以通过第五接触孔CH5电连接到相应像素PXL的第六漏电极DE6。

在本公开的实施方式中，连接图案CNP可以定位于在第一方向DR1上彼此相邻设置的两个像素PXL之间。更具体地，连接图案CNP可以定位于在第一方向DR1上彼此相邻的两个像素PXL之间的绝缘图案INSP上，以公共地设置在两个相邻的像素PXL上。

此外，定位在第一像素PXL1和第三像素PXL3之间的连接图案CNP的第一端可以通过第14接触孔CH14电连接到第一像素PXL1的上电极UE的第一侧。此外，定位在第一像素PXL1和第三像素PXL3之间的连接图案CNP的第二端可以通过第13接触孔CH13电连接到第三像素PXL3的上电极UE的第一侧。因此，第一像素PXL1的上电极UE和第三像素PXL3的上电极UE可以通过连接图案CNP彼此电连接。

同样，定位在第二像素PXL2和第四像素PXL4之间的连接图案CNP的第一端可以通过第14接触孔CH14电连接到第二像素PXL2的上电极UE的第一侧。此外，定位在第二像素PXL2和第四像素PXL4之间的连接图案CNP的第二端可以通过第13接触孔CH13电连接到第四像素PXL4的上电极UE的第一侧。因此，第二像素PXL2的上电极UE和第四像素PXL4的上电极UE可以通过连接图案CNP彼此电连接。

参照图1至图16，第一接触电极CNL1和第二接触电极CNL2、第j-1数据线DLj-1、第j数据线DLj、供电线PL和桥接电极BRP可以形成在覆盖第一导电层CL1至第四导电层CL4、第一导电图案CP1至第八导电图案CP8以及连接图案CNP的层间绝缘层ILD上。

第一像素PXL1至第四像素PXL4中的每个的第一接触电极CNL1的第一端可以通过第21接触孔CH21电连接到相应像素PXL的第三导电图案CP3的第一端。此外，第一像素PXL1至第四像素PXL4中的每个的第一接触电极CNL1的第二端可以通过第22接触孔CH22电连接到相应像素PXL的第五导电图案CP5。

第一像素PXL1至第四像素PXL4中的每个的第二接触电极CNL2的第一端可以通过第28接触孔CH28电连接到相应像素PXL的第一导电层CL1的第一区域。此外，第一像素PXL1至第四像素PXL4中的每个的第二接触电极CNL2的第二端可以通过第29接触孔CH29电连接到相应像素PXL的第二导电图案CP2。

定位在相同像素列中的第一像素PXL1和第二像素PXL2中的每个的第j-1数据线DLj-1可以通过第26接触孔CH26电连接到相应像素PXL的第四导电图案CP4。定位在相同像素列中的第三像素PXL3和第四像素PXL4中的每个的第j数据线DLj可以通过第26接触孔CH26电连接到相应像素PXL的第四导电图案CP4。

第一像素PXL1至第四像素PXL4中的每个的供电线PL可以通过第23接触孔CH23电连接到相应像素PXL的第六导电图案CP6。此外，第一像素PXL1至第四像素PXL4中的每个的供电线PL可以通过第24接触孔CH24电连接到相应像素PXL的第七导电图案CP7。

第一像素PXL1至第四像素PXL4中的每个的桥接电极BRP可以通过第25接触孔CH25电连接到相应像素PXL的第八导电图案CP8。此外，第一像素PXL1至第四像素PXL4中的每个的桥接电极BRP可以通过第27接触孔CH27电连接到在第二方向DR2上与该相应像素PXL相邻的像素PXL的第一导电图案CP1。例如，第一像素PXL1的桥接电极BRP可以通过第27接触孔CH27电连接到在第二方向DR2上与第一像素PXL1相邻的第二像素PXL2的第一导电图案CP1。

参照图1至图17，第一电极EL1可以形成在第一像素PXL1至第四像素PXL4中的每个的覆盖第一接触电极CNL1和第二接触电极CNL2、桥接电极BRP、第j-1数据线DLj-1、第j数据线DLj和供电线PL的钝化层PSV上。

第一像素PXL1至第四像素PXL4中的每个的第一电极EL1可以通过第十接触孔CH10电连接到相应像素PXL的桥接电极BRP。

图18是示出根据另一实施方式的图1中所示的像素之中的两个相邻的像素的等效电路图，图19是示出图18中所示的第一像素和第二像素的平面图，图20是详细示出图19的第一像素的平面图，以及图21是沿图19的线V-V'截取的剖视图。

除了在相应像素的两侧上设置有两条子数据线并且供电线形成为双层结构之外，图18至图21中所示的第一像素和第二像素中的每个在配置方面可以与图4和图5的每个像素基本上相同或类似。

因此，为了避免冗余的解释，将集中于与前述实施方式的第一像素和第二像素中的每个的不同之处来描述图18至图21的第一像素和第二像素中的每个。在本实施方式的以下描述中未单独解释的组件与前述实施方式的组件一致。相同的附图标记将被用于表示相同的组件，并且类似的附图标记将被用于表示类似的组件。

为了便于描述，图18至图21基于设置在衬底的显示区域中的第j像素列、第j+1像素列和第i像素行的交叉区域中的两个相邻像素PXL1和PXL2示出了连接到两个像素PXL1和PXL2的扫描线Si-1和Si、发射控制线Ei、数据线DLja、DLjb、DLj+1a和DLj+1b以及供电线PL。

关于针对图19的两个相邻像素PXL1和PXL2设置的线，为了解释起见，待被施加扫描信号的扫描线Si-1和Si之中设置在第i-1行上的扫描线将被称为“第i-1扫描线Si-1”，并且设置在第i行上的扫描线将被称为“第i扫描线Si”。此外，设置在第i行上的被施加发射控制信号的发射控制线将被称为“第i发射控制线Ei”。设置在第j列上的被施加数据信号的两条数据线DLja和DLjb中的一条将被称为“第j第一子数据线DLja”，并且另一条数据线将被称为“第j第二子数据线DLjb”。此外，设置在第j+1列上的两条数据线DLj+1a和DLj+1b中的一条将被称为“第j+1第一子数据线DLj+1a”，并且另一条数据线将被称为“第j+1第二子数据线DLj+1b”。

参照图1、图18和图21，第一像素PXL1和第二像素PXL2中的每个可以包括衬底SUB、设置在衬底SUB上的像素电路以及连接到像素电路的发光元件OLED。

第一像素PXL1和第二像素PXL2中的每个的发光元件OLED的第一电极EL1可以连接到相应像素PXL的像素电路，而第二电极EL2可以连接到第二驱动电力ELVSS。第一像素PXL1和第二像素PXL2中的每个的发光元件OLED可以响应于从相应像素PXL的像素电路提供的电流而产生预定亮度的光。

第一像素PXL1可以是设置在第i像素行和第j像素列之间的交叉区域中的像素，而第二像素PXL2可以是设置在第i像素行和第j+1像素列之间的交叉区域中的像素。

第一像素PXL1和第二像素PXL2中的每个可以连接到扫描线Si-1和Si、数据线DLja、DLjb、DLj+1a和DLj+1b、发射控制线Ei、供电线PL和初始化电力电极IPL。

扫描线Si-1和Si可以在衬底SUB上在第一方向DR1上延伸，并且是针对第一像素PXL1和第二像素PXL2中的每个设置的。扫描线Si-1和Si可以包括在第二方向DR2上彼此依次布置的第i-1扫描线Si-1和第i扫描线Si。第i扫描线Si可以形成和/或设置在衬底SUB上的第一栅极绝缘层GI1上。

在本公开的实施方式中，第一像素PXL1的第i-1扫描线Si-1和第二像素PXL2的第i-1扫描线Si-1可以以预定距离彼此间隔开。同样，第一像素PXL1的第i扫描线Si和第二像素PXL2的第i扫描线Si可以以预定距离彼此间隔开。

第一像素PXL1的第i-1扫描线Si-1和第二像素PXL2的第i-1扫描线Si-1可以通过第二导电层CL2彼此电连接。此外，第一像素PXL1的第i扫描线Si和第二像素PXL2的第i扫描线Si可以通过第三导电层CL3彼此电连接。

在本公开的实施方式中，第一像素PXL1的第i发射控制线Ei可以与第二像素PXL2的第i发射控制线Ei以预定距离间隔开。第一像素PXL1的第i发射控制线Ei和第二像素PXL2的第i发射控制线Ei可以通过第四导电层CL4彼此电连接。第一像素PXL1的第i发射控制线Ei和第二像素PXL2的第i发射控制线Ei可以形成和/或设置在衬底SUB上的第一栅极绝缘层GI1上。

在本公开的实施方式中，第一像素PXL1的初始化电力电极IPL和第二像素PXL2的初始化电力电极IPL可以在衬底SUB上的第二栅极绝缘层GI2上设置成以预定距离彼此间隔开。第一像素PXL1的初始化电力电极IPL和第二像素PXL2的初始化电力电极IPL可以通过第一导电层CL1彼此电连接。

数据线DLja、DLjb、DLj+1a和DLj+1b可在衬底SUB的第二方向DR2上延伸。数据线DLja、DLjb、DLj+1a和DLj+1b可以包括在第一方向DR1上彼此依次布置的第j第一子数据线DLja、第j第二子数据线DLjb、第j+1第一子数据线DLj+1a和第j+1第二子数据线DLj+1b。在本公开的实施方式中，第j第一子数据线DLja和第j第二子数据线DLjb可设置在第一像素PXL1的两侧上，而第j+1第一子数据线DLj+1a和第j+1第二子数据线DLj+1b可设置在第二像素PXL2的两侧上。

在以上描述的数据线DLja、DLjb、DLj+1a和DLj+1b之中，第j第一子数据线DLja和第j+1第二子数据线DLj+1b可以形成和/或设置在衬底SUB上的第二层间绝缘层ILD2上。此外，在数据线DLja、DLjb、DLj+1a和DLj+1b之中，第j第二子数据线DLjb和第j+1第一子数据线DLj+1a可以形成和/或设置在衬底SUB上的第一钝化层PSV1上。

在本公开的实施方式中，第一像素PXL1可电连接到第j第一子数据线DLja，而第二像素PXL2可电连接到第j+1第二子数据线DLj+1b。第j第二子数据线DLjb可以电连接到在第二方向DR2上与第一像素PXL1相邻的像素。第j+1第一子数据线DLj+1a可以电连接到在第二方向DR2上与第二像素PXL2相邻的像素。

供电线PL可以在第二方向DR2上延伸。第一驱动电力ELVDD或第二驱动电力ELVSS(例如，第一驱动电力ELVDD)可以被提供给供电线PL。在第一像素PXL1和第二像素PXL2中的每个中，供电线PL可以设置在相应像素PXL的数据线之间。换句话说，在第一像素PXL1中，供电线PL可以定位在第j第一子数据线DLja和第j第二子数据线DLjb之间，并且与第j第一子数据线DLja和第j第二子数据线DLjb中的每个以预定距离间隔开。在第二像素PXL2中，供电线PL可以定位在第j+1第一子数据线DLj+1a和第j+1第二子数据线DLj+1b之间，并且与第j+1第一子数据线DLj+1a和第j+1第二子数据线DLj+1b中的每个以预定距离间隔开。

在本公开的实施方式中，第一像素PXL1和第二像素PXL2中的每个的供电线PL可以形成为包括第一供电线PL1和设置在第一供电线PL1上的第二供电线PL2的双层结构。第一钝化层PSV1可以设置在第一供电线PL1和第二供电线PL2之间，并且第一供电线PL1和第二供电线PL2可以通过穿过第一钝化层PSV1的通孔TH彼此电连接。

在本公开的实施方式中，第一供电线PL1可设置在与数据线DLja、DLjb、DLj+1a和DLj+1b之中的第j第一子数据线DLja和第j+1第二子数据线DLj+1b所在的层相同的层上。第二供电线PL2可以设置在与数据线DLja、DLjb、DLj+1a和DLj+1b之中的第j第二子数据线DLjb和第j+1第一子数据线DLj+1a所在的层相同的层上。在本公开的实施方式中，“组件设置在相同的层上”可以意指组件如何包括相同的材料并且通过相同的工艺形成。

同时，通过去除设置在衬底SUB上的至少一个绝缘层的一部分而形成的第二开口OP2可以设置在第一像素PXL1和第二像素PXL2之间。绝缘图案INSP可以设置在第二开口OP2中。绝缘图案INSP可以是包括有机材料的有机绝缘层。有机材料的示例可包括聚丙烯酸类化合物、聚酰亚胺化合物、氟基碳化合物(诸如，聚四氟乙烯)、苯并环丁烯化合物等。

在本公开的实施方式中，第二开口OP2和以填充第二开口OP2的形状设置的绝缘图案INSP可以在显示设备弯曲(或弯折)时在第一像素PXL1和第二像素PXL2之间提供柔性，从而增强显示设备的抗冲击性。此外，当在第一像素PXL1和第二像素PXL2之间设置第二开口OP2和绝缘图案INSP时，显示设备弯曲(弯折)时产生的应力可以集中在第二开口OP2和绝缘图案INSP上。因此，因为显示设备弯曲(或弯折)时产生的应力不集中在第一像素PXL1和第二像素PXL2上，所以可以增强第一像素PXL1和第二像素PXL2的抗冲击性。

由诸如钼(Mo)的导电材料制成的具有良好延展性和低电阻特性的第一导电层CL1至第四导电层CL4可以设置在包括以上描述的绝缘图案INPS的衬底SUB上。

第一导电层CL1可以电连接第一像素PXL1的初始化电力电极IPL和第二像素PXL2的初始化电力电极IPL，从而减小第一像素PXL1和第二像素PXL2中的每个的初始化电力电极IPL的线电阻。因此，可以将均匀电平的初始化电力Vint施加到第一像素PXL1和第二像素PXL2中的每个的初始化电力电极IPL。

第二导电层CL2可以电连接第一像素PXL1的第i-1扫描线Si-1和第二像素PXL2的第i-1扫描线Si-1，从而减小第一像素PXL1和第二像素PXL2中的每个的第i-1扫描线Si-1的线电阻。

第三导电层CL3可以电连接第一像素PXL1的第i扫描线Si和第二像素PXL2的第i扫描线Si，从而减小第一像素PXL1和第二像素PXL2中的每个的第i扫描线Si的线电阻。

第四导电层CL4可以电连接第一像素PXL1的第i发射控制线Ei和第二像素PXL2的第i发射控制线Ei，从而减小第一像素PXL1和第二像素PXL2中的每个的第i发射控制线Ei的线电阻。

第一像素PXL1和第二像素PXL2中的每个的像素电路可以响应于数据信号来控制从第一驱动电力ELVDD通过相应像素PXL的发光元件OLED流到第二驱动电力ELVSS的电流。

为此，第一像素PXL1和第二像素PXL2中的每个的像素电路可以包括第一晶体管T1至第七晶体管T7以及存储电容器Cst。

第一像素PXL1和第二像素PXL2中的每个可以具有基本上相同或相似的结构。在下文中，为了方便，将代表性地描述第一像素PXL1和第二像素PXL2之中的设置在第i像素行和第j像素列中的第一像素PXL1。

第一像素PXL1可以包括像素电路以及连接到像素电路的发光元件OLED，其中像素电路包括第一晶体管T1至第七晶体管T7以及存储电容器Cst。在本公开的实施方式中，第一像素PXL1的像素电路还可以包括第一接触电极CNL1和第二接触电极CNL2、桥接电极BRP以及第一导电图案CP1至第八导电图案CP8。

第一晶体管T1可以包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1、第一漏电极DE1和第一接触电极CNL1。

第一接触电极CNL1的第一端可以通过第一接触孔CH1和第21接触孔CH21连接到第3a漏电极DE3a和第4b漏电极DE4b中的每个，并且第一接触电极CNL1的第二端可以通过第二接触孔CH2和第22接触孔CH22连接到第一栅电极GE1。

第二晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2。第二源电极SE2通过第六接触孔CH6和第26接触孔CH26连接到第j第一子数据线DLja。

第三晶体管T3可以具有双栅结构以防止电流泄漏。换句话说，第三晶体管T3可以包括第3a晶体管T3a和第3b晶体管T3b。第3a晶体管T3a可以包括第3a栅电极GE3a、第3a有源图案ACT3a、第3a源电极SE3a和第3a漏电极DE3a。第3b晶体管T3b可以包括第3b栅电极GE3b、第3b有源图案ACT3b、第3b源电极SE3b和第3b漏电极DE3b。

第四晶体管T4可以具有双栅结构，以以与第三晶体管T3的方式相同的方式防止电流泄漏。换句话说，第四晶体管T4可以包括第4a晶体管T4a和第4b晶体管T4b。第4a晶体管T4a可以包括第4a栅电极GE4a、第4a有源图案ACT4a、第4a源电极SE4a和第4a漏电极DE4a。第4b晶体管T4b可包括第4b栅电极GE4b、第4b有源图案ACT4b、第4b源电极SE4b和第4b漏电极DE4b。

第五晶体管T5可以包括第五栅电极GE5、第五有源图案ACT5、第五源电极SE5和第五漏电极DE5。第五源电极SE5可以通过第四接触孔CH4和第24接触孔CH24连接到供电线PL的第一供电线PL1。

第六晶体管T6可以包括第六栅电极GE6、第六有源图案ACT6、第六源电极SE6和第六漏电极DE6。第六漏电极DE6的第二端可以通过第五接触孔CH5和第25接触孔CH25电连接到桥接电极BRP。

第七晶体管T7可以包括第七栅电极GE7、第七有源图案ACT7、第七源电极SE7和第七漏电极DE7。

第七源电极SE7可以通过第七接触孔CH7和第27接触孔CH27连接到从设置在第i-1像素行中的像素(未示出)延伸到第一像素PXL1的桥接电极BRP。由于第七源电极SE7电连接到桥接电极BRP，因此第七源电极SE7可以电连接到设置在第i-1像素行中的像素PXL的第六晶体管(未示出)的第六漏电极(未示出)。

第七漏电极DE7可以通过第九接触孔CH9和第29接触孔CH29电连接到第二接触电极CNL2。此外，第七漏电极DE7可以电连接到第4a晶体管T4a的第4a源电极SE4a。

在本公开的实施方式中，桥接电极BRP可以通过第十接触孔CH10电连接到发光元件OLED的第一电极EL1。因此，发光元件OLED的第一电极EL1可以通过桥接电极BRP电连接到第六晶体管T6的第六漏电极DE6和第七晶体管T7的第七源电极SE7中的每个。

第二接触电极CNL2的第一端可以通过第八接触孔CH8和第28接触孔CH28电连接到初始化电力电极IPL。第二接触电极CNL2的第二端可以通过第九接触孔CH9和第29接触孔CH29电连接到第七晶体管T7的第七漏电极DE7和第4a晶体管T4a的第4a源电极SE4a。

存储电容器Cst可以包括下电极LE和上电极UE。

下电极LE可以与第一晶体管T1的第一栅电极GE1整体形成。上电极UE可以在平面图中与下电极LE重叠，并且覆盖下电极LE。上电极UE可以通过第三接触孔CH3和第23接触孔CH23电连接到供电线PL的第一供电线PL1。因此，施加到第一供电线PL1的第一驱动电力ELVDD可以被传输到上电极UE。

发光元件OLED可以包括第一电极EL1、第二电极EL2以及形成和/或设置在第一电极EL1和第二电极EL2之间的发光层(未示出)。

第一导电图案CP1可以通过第七接触孔CH7电连接到第七晶体管T7的第七源电极SE7。在本公开的实施方式中，第一导电图案CP1可以设置为在第七接触孔CH7和第27接触孔CH27之间将第七源电极SE7和桥接电极BRP电连接的介质。

第二导电图案CP2可以通过第九接触孔CH9电连接到第七晶体管T7的第七漏电极DE7。在本公开的实施方式中，第二导电图案CP2可以设置为在第九接触孔CH9和第29接触孔CH29之间将第七漏电极DE7和第二接触电极CNL2电连接的介质。此外，第二导电图案CP2设置为在第九接触孔CH9和第29接触孔CH29之间将第4a晶体管T4a的第4a源电极SE4a和第二接触电极CNL2电连接的介质。

第三导电图案CP3可以通过第六接触孔CH6电连接到第二晶体管T2的第二源电极SE2。在本公开的实施方式中，第三导电图案CP3可以设置为在第六接触孔CH6与第26接触孔CH26之间将第二源电极SE2和第j第一子数据线DLja电连接的介质。

第四导电图案CP4可以通过第一接触孔CH1电连接到第3a晶体管T3a的第3a漏电极DE3a和第4b晶体管T4b的第4b漏电极DE4b中的每个。在本公开的实施方式中，第四导电图案CP4可以设置为在第一接触孔CH1与第21接触孔CH21之间将第一接触电极CNL1和第3a漏电极DE3a和第4b漏电极DE4b电连接的介质。

第五导电图案CP5可以通过第二接触孔CH2电连接到第一晶体管T1的第一栅电极GE1。在本公开的实施方式中，第五导电图案CP5可以设置为在第二接触孔CH2和第22接触孔CH22之间将第一栅电极GE1和第一接触电极CNL1电连接的介质。

第六导电图案CP6可以通过第三接触孔CH3电连接到上电极UE。在本公开的实施方式中，第六导电图案CP6可以设置为在第三接触孔CH3和第23接触孔CH23之间将上电极UE和第一供电线PL1电连接的介质。

第七导电图案CP7可以通过第四接触孔CH4电连接到第五晶体管T5的第五源电极SE5。在本公开的实施方式中，第七导电图案CP7可以设置为在第四接触孔CH4和第24接触孔CH24之间将第五源电极SE5和第一供电线PL1电连接的介质。

第八导电图案CP8可以通过第五接触孔CH5电连接到第六晶体管T6的第六漏电极DE6。在本公开的实施方式中，第八导电图案CP8可以设置成在第五接触孔CH5和第25接触孔CH25之间将第六漏电极DE6和桥接电极BRP电连接的介质。

在本公开的实施方式中，第一导电层CL1的区域可以通过第八接触孔CH8电连接到初始化电力电极IPL。第一导电层CL1的区域可以设置为在第八接触孔CH8和第28接触孔CH28之间将初始化电力电极IPL和第二接触电极CNL2电连接的介质。如上所述，因为第二接触电极CNL2通过第二导电图案CP2电连接到第七漏电极DE7和第4a源电极SE4a，所以初始化电力电极IPL可以电连接到第七漏电极DE7和第4a源电极SE4a。

同时，连接图案CNP可以设置和/或形成在第一像素PXL1和第二像素PXL2之间。

定位在第一像素PXL1和第二像素PXL2之间的连接图案CNP的第一端可以通过第14接触孔CH14电连接到第一像素PXL1的上电极UE的第一侧。此外，定位在第一像素PXL1和第二像素PXL2之间的连接图案CNP的第二端可以通过第13接触孔CH13电连接到第二像素PXL2的上电极UE的第一侧。因此，第一像素PXL1的上电极UE和第二像素PXL2的上电极UE可以通过连接图案CNP彼此电连接。

如上所述，根据本公开的实施方式的显示设备可以通过第二导电层CL2和第三导电层CL3分别电连接第一像素PXL1的扫描线Si-1和Si以及第二像素PXL2的扫描线Si-1和Si，从而将第一像素PXL1和第二像素PXL2中的每个的扫描线Si-1和Si实现为双层结构。因此，可以减小第一像素PXL1和第二像素PXL2中的每个的扫描线Si-1和Si的线电阻。结果，可以最小化施加到扫描线Si-1和Si的扫描信号的延迟，从而允许显示设备以高速被驱动。

此外，根据本公开的实施方式的显示设备可以通过第四导电层CL4电连接第一像素PXL1的第i发射控制线Ei和第二像素PXL2的第i发射控制线Ei，从而将第一像素PXL1和第二像素PXL2中的每个的第i发射控制线Ei实现为双层结构。因此，可以最小化施加到第一像素PXL1和第二像素PXL2中的每个的第i发射控制线Ei的发射控制信号的延迟。

此外，根据本公开的实施方式的显示设备可以将连接到第一像素PXL1的第j第一子数据线DLja和连接到第二像素PXL2的第j+1第二子数据线DLj+1b定位在相应像素PXL的最外位置中，从而在第j第一子数据线DLja和第j+1第二子数据线DLj+1b之间提供预定距离。因此，施加到第j第一子数据线DLja和第j+1第二子数据线DLj+1b的数据信号的干扰被最小化，使得可以实现能够显示高质量图像的显示设备。

此外，根据本公开的实施方式的显示设备具有缓冲层BFL、通过去除第一栅极绝缘层GI1至第三栅极绝缘层GI3中的一些而形成的第二开口OP2以及在第一像素PXL1和第二像素PXL2之间的非发射区域中包括有机材料的绝缘图案INSP，从而进一步确保抗冲击性。

虽然上面已经描述了各种示例性实施方式，但是本领域技术人员将理解，在不背离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。

因此，本说明书中所公开的实施方式仅出于说明目的，而不是限制本公开的技术精神。本公开的范围须由所附权利要求来限定。