半导体结构及用于形成半导体结构的方法

技术领域

本发明实施例涉及一种半导体结构及用于形成半导体结构的方法。

背景技术

具有图像传感器的集成电路(integrated circuit，IC)用于例如照相机及蜂窝式电话等各种各样的现代电子装置中。互补金属氧化物半导体(Complementary metal-oxidesemiconductor，CMOS)装置已成为流行的IC图像传感器。与电荷耦合装置(charge-coupleddevice，CCD)相比，CMOS图像传感器由于功耗低、大小小、数据处理快、直接进行数据输出及制造成本低而越来越受欢迎。一些类型的CMOS图像传感器包括前侧照明式(front-sideilluminated，FSI)图像传感器及后侧照明式(back-side illuminated，BSI)图像传感器。

发明内容

本发明实施例的一种半导体结构包括：半导体衬底，具有后侧表面及与所述后侧表面相对的前侧表面，其中所述半导体衬底的上表面在垂直方向上低于所述后侧表面；接垫，延伸穿过所述半导体衬底，其中所述接垫包括位于所述半导体衬底的所述上表面之上的导电主体以及从高于所述半导体衬底的所述上表面延伸到低于所述前侧表面的导电突出部，且其中所述接垫的顶表面与所述半导体衬底的所述后侧表面之间的垂直距离小于所述导电突出部的高度；以及第一接垫隔离结构，延伸穿过所述半导体衬底且横向地环绕所述导电突出部。

本发明实施例的一种半导体结构包括：第一衬底，上覆于第二衬底且包括在垂直方向上高于上表面的顶表面，其中光电探测器设置在所述第一衬底中；内连结构，设置在所述第一衬底与所述第二衬底之间，其中上部导电配线层设置在所述内连结构内；接垫，上覆于所述第一衬底的所述上表面且穿过所述第一衬底延伸到所述内连结构，其中所述接垫接触所述上部导电配线层且横向地偏离所述光电探测器，且其中所述第一衬底的所述顶表面与所述接垫的顶表面之间的垂直距离小于上覆于所述第一衬底的所述上表面的所述接垫的高度；第一接垫隔离结构，设置在所述第一衬底内且横向地环绕所述接垫的外侧壁；以及第二接垫隔离结构，设置在所述第一衬底内，其中所述第二接垫隔离结构直接接触延伸穿过所述第一衬底的所述接垫的侧壁。

本发明实施例的一种用于形成半导体结构的方法包括：在衬底的前侧表面上形成浅沟槽隔离(STI)结构；在所述衬底的所述前侧表面上形成内连结构，其中所述内连结构包括导电配线层；将所述衬底图案化以将所述衬底的上表面界定成在垂直方向上低于所述衬底的后侧表面，其中所述后侧表面与所述前侧表面相对；在所述衬底的所述后侧表面之上形成第一钝化层；将所述第一钝化层及所述衬底图案化以界定接垫隔离开口及接垫突出部开口，其中所述将所述第一钝化层及所述衬底图案化会暴露出所述浅沟槽隔离结构的上表面；在所述衬底之上沉积接垫隔离层，其中所述接垫隔离层填充所述接垫隔离开口且给所述接垫突出部开口加衬；蚀刻所述接垫隔离层及所述浅沟槽隔离结构以暴露出所述导电配线层的上表面且界定第一接垫隔离结构及第二接垫隔离结构；以及在所述导电配线层之上形成接垫。

附图说明

结合附图阅读以下详细说明，能最透彻地理解本发明的各方面。注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为论述的清晰起见，可任意地增大或减小各种特征的尺寸。

图1说明集成芯片(integrated chip，IC)的一些实施例的剖视图，所述集成芯片包括延伸穿过半导体衬底的接垫。

图2A到图2B说明沿着线A-A’截取的图1所示IC的一些替代实施例的俯视图。

图3说明图像传感器的一些实施例的剖视图，所述图像传感器包括横向地偏离多个光电探测器的接垫。

图4说明半导体结构的一些实施例的俯视图，所述半导体结构包括横向地环绕装置区的多个接垫。

图5说明根据图1所示IC的一些替代实施例的IC的剖视图。

图6到图16说明用于形成具有减小的阶梯高度的接垫及环绕所述接垫的接垫隔离结构的方法的一些实施例的一系列剖视图。

图17说明图6到图16的方法的一些实施例的框图。

具体实施方式

本发明提供诸多不同实施例或实例以实施本发明的不同特征。下文阐述组件及排列的具体实例以使本发明简明。当然，这些仅是实例，并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括额外特征可形成在第一特征与第二特征之间以使得第一特征与第二特征不可直接接触的实施例。另外，本发明可在各种实例中重复使用参考编号及/或字母。此重复是出于简明及清晰目的，本质上并不规定所述的各种实施例及/或配置之间的关系。

此外，为便于说明起见，本文中可使用例如“在…下边(beneath)”、“低于(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”等空间相对用语来阐述一个元件或特征与另外的元件或特征之间的关系，如图中所说明。除了图中所绘示的定向之外，所述空间相对用语还旨在囊括装置在使用或操作中的不同定向。可以其他方式对设备进行定向(旋转90度或处于其他定向)，且同样地可对本文中所使用的空间相对描述符加以相应地解释。

一些互补金属氧化物半导体(CMOS)图像传感器包括排列在集成电路(IC)衬底的像素阵列区内的像素传感器阵列。所述像素传感器各自包括靠近衬底的后侧排列在所述衬底内的多个光电探测器，以使得所述光电探测器能够沿着衬底的后侧接收光。彩色滤光器阵列排列在像素传感器阵列之上且掩埋在上覆于衬底的后侧的介电层内。将彩色滤光器阵列掩埋在介电层内有利于提高图像传感器的量子效率(quantum efficiency，QE)。接垫设置在接垫区内，所述接垫区是衬底的横向地偏离像素阵列区的外围区。在执行掩埋式彩色滤光器阵列(buried color filter array，BCFA)工艺之前形成所述接垫。举例来说，接垫形成在接垫开口内且在垂直方向上偏离衬底的后侧达阶梯高度。形成接垫开口可包括移除衬底在浅沟槽隔离结构(shallow trench isolation structure，STI)上方的整个厚度，以使得接垫不延伸穿过衬底。在形成所述接垫之后实施掩埋式彩色滤光器阵列(BCFA)工艺。举例来说，在衬底的后侧之上形成介电层，且所述介电层填充接垫开口的其余部分。随后，可在横向地偏离接垫的区中在介电层中及/或介电层之上形成彩色滤光器阵列。

在一些实施例中，当衬底的厚度增大时，前述结构则会面临一些挑战。当衬底的厚度增大(例如，增大到约3.5微米到6微米的范围)时，衬底材料(例如，硅)的固有吸收系数增大，因此增大图像传感器的量子效率(QE)。然而，当衬底厚度增大时，接垫与衬底的后侧之间的阶梯高度会增大(例如，从约2.75微米到约5.75微米)。由于阶梯高度增大，因此接垫开口内的介电层无法均匀地填充接垫周围及/或接垫之上的间隙(例如，由于用于形成介电层的工具上的限制)。这会导致邻近于接垫的层发生破裂及/或脱层。可实施额外的处理步骤(例如，额外电介质沉积及/或图案化工艺)来填充间隙，然而这会增加与制作IC相关联的时间及成本。此外，经由将接垫设置在浅沟槽隔离(shallow trench isolation，STI)结构之上以使得接垫不延伸穿过衬底，可减小图像传感器中的噪声，但这将导致阶梯高度增大。

因此，在一些实施例中，本发明涉及一种具有减小的阶梯高度的接垫以及形成所述接垫的相关联方法，所述方法将填充接垫开口的工艺简化。在一些实施例中，在衬底的后侧之上形成钝化层。将所述钝化层及衬底图案化以形成接垫开口。所述图案化工艺将衬底的上表面界定成在垂直方向上低于所述后侧。所述接垫开口包括接垫突出部开口，所述接垫突出部开口延伸穿过衬底的整个厚度且暴露出位于下伏的内连结构内的金属线的上表面。围绕接垫突出部开口在衬底中形成第一接垫隔离结构，且沿着衬底的侧壁形成第二接垫隔离结构，所述第二接垫隔离结构界定接垫突出部开口。随后，在接垫开口中形成接垫，以使得接垫具有上覆于衬底的上表面的上部导电主体及从所述导电主体延伸到金属线的导电突出部。随后，在钝化层之上形成介电层且所述介电层填充接垫开口的其余部分。经由在衬底的上表面之上形成接垫来减小阶梯高度(例如，减小到约0微米到1.80微米)且减小接垫开口中的介电层的厚度。这可部分地减轻及/或消除邻近于接垫的层的破裂及/或脱层。此外，第一接垫隔离结构及第二接垫隔离结构将接垫与衬底分隔开，借此减小及/或消除接垫与光电探测器之间的“泄漏”。这可减小图像传感器中所存在的噪声。

图1说明集成芯片100的一些实施例的剖视图，集成芯片100具有设置在接垫区101b内的接垫116。

集成芯片100包括沿着半导体衬底110(例如，硅衬底)的前侧110f设置的内连结构104。内连结构104上覆于载体衬底102(例如，硅衬底)，其中内连结构104设置在半导体衬底110与载体衬底102之间。内连结构104包括排列在内连介电结构103内的多个内连线层。所述多个内连层在导电配线108与导电通孔106之间交替。导电配线108被配置成提供横向连接(即，与载体衬底102的上表面平行的连接)，而导电通孔106被配置成提供邻近的导电配线108之间的垂直连接。导电配线108包括上部导电配线层108a。钝化结构118上覆于半导体衬底110的后侧110b。第一介电层120上覆于钝化结构118。浅沟槽隔离(STI)结构112设置在半导体衬底110内且沿着内连介电结构103的上表面延伸。

接垫区101b在横向地偏离装置区101a的位置处穿过半导体衬底110延伸到上部导电配线层108a。在一些实施例中，装置区101a包括设置在半导体衬底110内及/或半导体衬底110上的一或多个半导体装置126(例如，晶体管、电阻器、变容二极管等)及/或光电探测器(未示出)。接垫116、第一接垫隔离结构114及第二接垫隔离结构115设置在接垫区101b内。接垫116包括上部导电主体116a及在上部导电主体116a之下的导电突出部116b。

上部导电主体116a与导电突出部116b包含相同的材料(例如，铝铜)。上部导电主体116a上覆于半导体衬底的上表面110us且经由钝化结构118与上表面110us分隔开。此外，导电突出部116b连续延伸穿过半导体衬底110、浅沟槽隔离结构112及内连介电结构103。此外，上部导电主体116a具有界定上覆于导电突出部116b的接垫开口116o的侧壁。电连接件垫122横向地设置在接垫开口116o之间且为导电配线124提供配线接合位置。在一些实施例中，导电配线124接合到另一集成芯片(未示出)，其中内连结构104经由接垫116电耦合到另一集成芯片。导电环结构113设置在半导体衬底110的上表面110us之上且横向地环绕上部导电主体116a。

第一接垫隔离结构114横向地偏离且环绕接垫116的外侧壁。在一些实施例中，第一接垫隔离结构114包含与半导体衬底110不同的材料(例如，二氧化硅)。因此，第一接垫隔离结构114被配置成增大接垫116与设置在半导体衬底110上及/或半导体衬底110内的其他装置(例如，半导体装置126)之间的电隔离。此外，第二接垫隔离结构115分别环绕及/或直接接触邻近的导电突出部116b。第二接垫隔离结构115各自从上部导电主体116a延伸到浅沟槽隔离结构112。这会进一步增大接垫116与设置在半导体衬底110上及/或半导体衬底110内的其他装置之间的电隔离。借助环绕接垫116的第一接垫隔离结构114及/或第二接垫隔离结构115，可减轻及/或消除接垫116与设置在半导体衬底110内及/或半导体衬底110上的其他装置及/或掺杂区之间的“泄漏”(即，电流)。这可部分地增大集成芯片100的可靠性及/或耐用性。

接垫116的顶表面在垂直方向上偏离半导体衬底110的后侧110b达阶梯高度h1。在一些实施例中，阶梯高度h1处于0微米到1.80微米的范围内。在一些实施例中，如果阶梯高度h1大于0微米，则可减小上覆于接垫116的第一介电层120的厚度，以使得在集成芯片100的制作期间第一介电层120可均匀地填充在接垫116周围及/或接垫116之上的间隙。这会提高集成芯片100的可靠性及/或耐用性。在其他实施例中，如果阶梯高度h1小于0微米，则接垫116可与设置在半导体衬底110的后侧110b上的电磁辐射发生负面相互作用(例如，反射电磁辐射)。举例来说，此可减小设置在半导体衬底110的装置区101a内的光电探测器的灵敏度及/或增大集成芯片100中所存在的噪声。在另外的实施例中，如果阶梯高度h1大于1.80微米，则第一介电层120无法均匀地填充在接垫116周围及/或接垫116之上的间隙，因此未被填充的间隙可导致邻近于接垫116的层发生破裂及/或脱层。

在一些实施例中，从半导体衬底110的后侧110b进行测量，上部导电主体116a的下表面具有第二高度h2。第二高度h2大于阶梯高度h1。从半导体衬底110的后侧110b进行测量，半导体衬底110的上表面110us具有第三高度h3。第三高度h3大于阶梯高度h1。此外，从半导体衬底110的后侧110b进行测量，导电突出部116b的下表面具有第四高度h4。所述第四高度h4大于阶梯高度h1且大于半导体衬底110的厚度Ts。在其他实施例中，接垫116的顶表面可与半导体衬底110的后侧110b对齐(例如，阶梯高度h1可为零)。在另外的实施例中，接垫116的顶表面可不设置在半导体衬底110的后侧110b上方(例如，阶梯高度h1可不为负)。在一些实施例中，上部导电主体116a的厚度Tcb约为1.2微米。

图2A说明沿着图1的线A-A’截取的集成芯片100的一些替代实施例的俯视图。为便于说明，图2A的俯视图中已省略了图1的第一介电层120。

第一接垫隔离结构114具有环状形状，其中第一接垫隔离结构114的侧壁完全环绕接垫116的外侧壁。当俯视时，第一接垫隔离结构114具有边缘被磨圆的矩形形状/正方形形状，然而第一接垫隔离结构114可具有其他形状，例如圆形形状/椭圆形状。当俯视时，接垫116具有经由进行磨圆蚀刻塑形而成的矩形/正方形，然而接垫116可具有其他形状，例如圆形形状/椭圆形状。在一些实施例中，焊料凸块(未示出)可横向地设置在接垫开口116o之间。

当俯视时，接垫开口116o可例如具有正方形形状/矩形形状。第二接垫隔离结构115完全环绕接垫116的导电突出部(图1所示导电突出部116b)的外周界。在这些实施例中，第二接垫隔离结构115可各自具有与邻近的接垫开口116o对应的形状。因此，第二接垫隔离结构115将接垫116与半导体衬底110分隔开，借此电隔离接垫116与设置在半导体衬底110内及/或半导体衬底110上的其他半导体装置及/或掺杂区。然而，在一些实施例中，第二接垫隔离结构115的厚度可能实质上不够厚，因此接垫116与半导体衬底110之间可发生“泄漏”。在这些实施例中，第一接垫隔离结构114进一步增大接垫116与半导体衬底110的电隔离。这部分地减轻及/或消除接垫116与设置在半导体衬底110内及/或半导体衬底110上的其他半导体装置及/或掺杂区之间的“泄漏”。如图1的剖视图所示，浅沟槽隔离结构112直接位于接垫隔离结构114之下。在一些实施例中，接垫116的外侧壁及/或第一接垫隔离结构114的外侧壁各自横向地间隔在浅沟槽隔离结构112的外侧壁之间。在其他实施例中，第一接垫隔离结构114设置在接垫116的中心周围。

在一些实施例中，接垫116可具有长度L1及宽度W1。长度L1可例如处于约75微米到85微米的范围内。宽度W1可例如处于约85微米到95微米的范围内。在一些实施例中，宽度W1大于长度L1。在一些实施例中，接垫开口116o可各自具有长度L2及宽度W2。长度L2可例如处于约15微米到25微米的范围内。宽度W2可例如处于约2微米到8微米的范围内。在一些实施例中，长度L2大于宽度W2。

图2B说明沿着图的1线A-A’截取的集成芯片100的一些替代实施例的俯视图。为便于说明，图2B的俯视图中已省略了图1的第一介电层120。

如图2B中所说明，第一接垫隔离结构114的内侧壁直接接触接垫116的导电突出部(图1所示导电突出部116b)中的至少一者的侧壁。此外，第一接垫隔离结构114的外侧壁横向地间隔在接垫116的外侧壁之间。

图3说明图像传感器300的一些实施例的剖视图，图像传感器300包括横向地偏离多个光电探测器328的接垫116。

半导体衬底110上覆于特殊应用集成电路(application specific integratedcircuit，ASIC)衬底301。在一些实施例中，半导体衬底110及/或ASIC衬底301例如可分别是块状衬底(例如，块状硅衬底)、绝缘体上硅(silicon-on-insulator，SOI)衬底、硅锗(SiGe)衬底或一些其他适合的衬底。多个晶体管302设置在ASIC衬底301之上。晶体管302各自包括栅极电极310、栅极电介质306、侧壁间隔件结构308以及源极/漏极区304。内连结构104及ASIC内连结构312设置在半导体衬底110与ASIC衬底301之间。内连结构104及ASIC内连结构312各自包括内连介电结构103、多个导电配线108及多个导电通孔106。内连结构104及ASIC内连结构312被配置成将晶体管302电耦合到设置在半导体衬底110中的光电探测器328及/或转移晶体管320。在一些实施例中，转移晶体管320各自包括上覆于转移电极322的介电转移层324。半导体衬底110经由内连结构104及ASIC内连结构312接合到ASIC衬底301。在一些实施例中，导电配线108及/或导电通孔106例如可分别是或包含铝、铜、铝铜、钨等。在一些实施例中，内连介电结构103可例如包括一个或多个介电层(例如，二氧化硅)。在其他实施例中，ASIC衬底301可被配置成图1的载体衬底102。在这些实施例中，可省略ASIC内连结构312。

所述多个光电探测器328设置在半导体衬底110内。在一些实施例中，光电探测器328、晶体管302及转移晶体管320横向地间隔在装置区101a内。半导体衬底110可具有第一掺杂类型(例如，p型)且光电探测器328可各自具有与第一掺杂类型相反的第二掺杂类型(例如，n型)。在一些实施例中，光电探测器328分别从半导体衬底110的后侧110b延伸到低于后侧110b的一点。在其他实施例中，所述点位于半导体衬底110的前侧110f处，前侧110f与半导体衬底110的后侧110bs相对。在一些实施例中，隔离结构325、326可设置在半导体衬底110内，横向地设置在邻近的光电探测器328之间。举例来说，浅沟槽隔离(STI)结构326可在半导体衬底110的前侧110f中设置到高于转移晶体管320的一点。隔离结构326可被配置成浅沟槽隔离结构且例如可以是或包含二氧化硅、氮化硅等。此外，细长隔离结构325可从隔离结构326延伸到半导体衬底110的后侧110b。细长隔离结构325可被配置成深沟槽隔离(deep trench isolation，DTI)结构及/或可以是半导体衬底110的被配置成将光电探测器328彼此电隔离的掺杂区。

光电探测器328各自被配置成将电磁辐射(例如，光子)转换成电信号(例如，以从电磁辐射产生电子空穴对)。在一些实施例中，光电探测器328可例如各自被配置成从近红外辐射(infrared radiation，NIR)电磁辐射(例如，波长为约0.7微米到5微米)产生电信号。在这些实施例中，半导体衬底110的材料及/或厚度Ts被配置成确保在近红外辐射应用中光电探测器328具有高量子效率(QE)。举例来说，半导体衬底110的厚度Ts可处于约3.5微米到6微米的范围内。在一些实施例中，如果厚度Ts大于约3.5微米，则光电探测器328将各自具有高的近红外辐射光量子效率，且这可提高相位探测及/或深度探测的能力。在其他实施例中，如果厚度Ts小于约6微米，则光电探测器328将各自具有高的近红外辐射光量子效率同时减小与制作图像传感器300相关联的复杂性、成本及时间。在另外的实施例中，光电探测器328可例如各自被配置成从可见光(例如，波长为约0.38微米到0.75微米)产生电信号。

钝化结构118上覆于半导体衬底110的后侧110b且包括第一钝化层118a、第二钝化层118b及第三钝化层118c。第一钝化层118a例如可以是或包含例如二氧化硅等氧化物、低k值介电材料等。第一钝化层118a可直接接触接垫116。第二钝化层118b例如可以是或包含例如二氧化硅等氧化物、低k值介电材料等。第三钝化层118c例如可以是或包含高k值介电材料或一些其他适合的介电材料。钝化结构118可被配置成保护半导体衬底110的后侧110b。

网格结构329上覆于钝化结构118。网格结构329包括第一网格层330及上覆于第一网格层330的第二网格层332。网格结构329横向地围绕光电探测器328且位于光电探测器328之间以界定多个彩色滤光器开口。介电保护层334可沿着网格结构329的上表面及侧壁设置。在一些实施例中，介电保护层334可被配置成防止对网格结构329造成损坏的侧壁保护结构。介电保护层334例如可以是或包含例如二氧化硅等氧化物或另一适合的介电材料。多个滤光器336排列在所述多个彩色滤光器开口内且上覆于所述多个光电探测器328。网格结构329可包含折射率小于滤光器336的折射率的介电材料。由于折射率较低，因此网格结构329用作将入射电磁辐射(例如，近红外辐射光)引导到对应光电探测器328的辐射导引件。此外，滤光器336各自被配置成阻挡入射电磁辐射的第一频率范围而使入射电磁辐射的第二频率范围(不同于第一频率范围)通过到下伏的光电探测器328。在一些实施例中，第二频率范围可以是近红外辐射光。在另外的实施例中，所述多个彩色滤光器可被配置成掩埋式彩色滤光器阵列(BCFA)，以使得第二频率范围可以是可见光。此外，多个微透镜338可设置在所述多个滤光器336之上。

装置区101a横向地偏离图像传感器300的接垫区101b。接垫116及第一接垫隔离结构114横向地排列在图像传感器300的接垫区101b内。因此，在一些实施例中，接垫116及第一接垫隔离结构114横向地偏离光电探测器328及/或转移晶体管320达非零距离。

接垫116被配置成经由内连结构104及/或ASIC内连结构312将转移晶体管320、晶体管302及/或光电探测器328电耦合到另一集成芯片(未示出)。在一些实施例中，接垫116经由第一钝化层118a与半导体衬底110的上表面分隔开且具有穿过半导体衬底110延伸到上部导电配线层108a的突出部。在这些实施例中，所述突出部经由第二接垫隔离结构115与半导体衬底110的侧壁分隔开。所述突出部延伸穿过浅沟槽隔离(STI)结构112及内连介电结构103。此外，接垫116具有界定上覆于接垫116的突出部的接垫开口116o的侧壁。在一些实施例中，接垫116的高度大于半导体衬底110的厚度Ts。此外，第一介电层120设置在接垫116的上表面之上且可具有与第一钝化118a的上表面对齐的实质上平坦的上表面。第一接垫隔离结构114及第二接垫隔离结构115被配置成电隔离接垫116与光电探测器328及/或转移晶体管320，借此防止接垫116与光电探测器328及/或转移晶体管320之间发生“泄漏”(即，电流)。这会提高图像传感器300的性能、稳定性及可靠性。第一接垫隔离结构114及/或第二接垫隔离结构115例如可以是或包含介电材料，例如二氧化硅、氮化硅、氮氧化硅等。

图4说明半导体结构400的一些实施例的俯视图，所述半导体结构400包括横向地环绕装置区101a的多个接垫116。

如图4中所说明，半导体结构400包括多个集成芯片管芯区402、404、406、408，所述多个集成芯片管芯区402到408沿着第一实质上笔直的线410及第二实质上笔直的线412彼此紧邻地间隔开。当在剖面中观察时，多个集成芯片管芯区402到408可沿着单个半导体衬底(例如硅衬底，例如图1的半导体衬底110)设置，以使得每一接垫116延伸穿过所述单个半导体衬底。第一实质上笔直的线410沿着第一方向(例如，沿着x轴)延伸，且第二实质上笔直的线412沿着与第一方向垂直的第二方向(例如，沿着y轴)延伸。每一集成芯片管芯区402到408包括由接垫区101b环绕的装置区101a。在一些实施例中，装置区101a可包括多个光电探测器及/或晶体管，且接垫区101b包括多个接垫116。接垫116可各自被配置成图1的接垫116，以使得接垫116各自具有减小的阶梯高度(图1所示阶梯高度h1)，举例来说，所述阶梯高度处于约0微米到1.80微米的范围内。

在一些实施例中，在半导体结构400的制作期间，可沿着第一实质上笔直的线410及/或第二实质上笔直的线412执行切割工艺(例如，经由机械锯割来执行及/或经由切割激光来执行)。因此，在切割工艺期间第一实质上笔直的线410及第二实质上笔直的线412可被配置成切割道。切割工艺被配置成将每一集成芯片管芯区402到408单体化成个别半导体管芯，随后可经由接垫116将所述个别半导体管芯接合到另一半导体结构(未示出)。在一些实施例中，在切割工艺期间，邻近于每一接垫116的导电层及/或介电层及结构可容易发生破裂及/或脱层。这可能是由于切割工艺所引发的应力所致。然而，每一接垫116的减小的阶梯高度(图1所示阶梯高度h1)可减轻及/或消除邻近于接垫116的层的破裂及/或脱层。这是由于在每一接垫116的制作期间每一接垫116的减小的阶梯高度(图1所示阶梯高度h1)便于执行接垫开口填充工艺，以使得介电层(例如，图1所示介电层120)可均匀地填充接垫116周围的空间及/或裂缝，借此增强每一半导体管芯的性能及耐用性。

图5说明根据图1的集成芯片100的替代实施例的集成芯片500的一些实施例的剖视图。第二介电层502设置在接垫116的侧壁周围。第二介电层502位于第一介电层120与第一钝化层118a之间。在一些实施例中，第二介电层502与第二接垫隔离结构115可包含相同的材料。

图6到图16说明用于形成根据本发明的具有减小的阶梯高度的接垫及环绕所述接垫的接垫隔离结构的方法的一些实施例的剖视图600到1600。尽管参考方法阐述了图6到图16中所示的剖视图600到1600，但应了解图6到图16所示的结构并不仅限于所述方法，而是可独立于所述方法而单独存在。此外，尽管将图6到图16阐述为一系列动作，但应了解这些动作并不具限制性，可在其他实施例中更改动作次序，且所公开的方法也适用于其他结构。在其他实施例中，可全部或部分地省略所说明及/或所述的一些动作。

如图6的剖视图600中所示，提供半导体衬底110，并在半导体衬底110的前侧102f上形成浅沟槽隔离(STI)结构112。在一些实施例中，半导体衬底110例如可以是块状衬底(例如，块状硅衬底)、绝缘体上硅(SOI)衬底或一些其他适合的衬底。在一些实施例中，用于形成浅沟槽隔离结构112的工艺可包括：根据掩蔽层(未示出)选择性地蚀刻半导体衬底110以形成延伸到前侧102f中的沟槽；并利用介电材料(例如，二氧化硅、碳化硅等)来填充(例如，经由化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physicalvapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、热氧化等)所述沟槽。在一些实施例中，半导体衬底110的材料及/或厚度Ts被配置成确保在近红外辐射应用中光电探测器具有高量子效率(QE)。举例来说，半导体衬底110的厚度Ts可处于约3.5微米到6微米的范围内。

如图7的剖视图700中所示，在半导体衬底110的前侧110f上形成内连结构104。内连结构104包括内连介电结构103、多个导电配线108及多个导电通孔106。在一些实施例中，内连介电结构103可以是或包括一个或多个层级间介电(inter-level dielectric，ILD)层。所述一个或多个层级间介电层例如可以是或包含例如二氧化硅等氧化物或另一适合的氧化物。在一些实施例中，用于形成内连结构104的工艺包括经由单镶嵌工艺或双镶嵌工艺形成导电通孔106及导电配线108。举例来说，导电通孔106的第一层及导电配线108的第一层可分别由单镶嵌工艺形成。此外，在这些实施例中，所述工艺包括经由重复地执行双镶嵌工艺来形成导电配线108及导电通孔106的其余层。在一些实施例中，导电配线108及/或导电通孔106例如分别可以是或包含铝、铜、铝铜、钨等。

如图8的剖视图800中所示，将图7的结构旋转180度且将内连结构104接合到载体衬底102。在一些实施例中，接合工艺可包括熔融接合工艺。在一些实施例中，载体衬底102例如可以是块状衬底(例如，块状硅衬底)、绝缘体上硅(SOI)衬底或一些其他适合的衬底。此外，在半导体衬底110的后侧110b上形成钝化层118b到钝化层118c。在一些实施例中，可各自经由例如CVD、PVD、ALD或另一适合的生长或沉积工艺来沉积或生长钝化层118b到钝化层118c。

如图9的剖视图900中所示，将图8的结构图案化以在钝化层118b到钝化层118c及半导体衬底110中形成开口且界定半导体衬底110的上表面110us。上表面110us与半导体衬底110的后侧110b分隔开达距离ds。在一些实施例中，距离ds处于约1.2微米到3微米的范围内。在一些实施例中，将图8的结构图案化可包括：在钝化层118b到钝化层118c之上形成掩蔽层(未示出)；将钝化层118b到钝化层118c及半导体衬底110的未遮蔽区暴露于一种或多种蚀刻剂；并执行移除工艺以移除掩蔽层。在执行图案化工艺之后，在半导体衬底110之上形成第一钝化层118a，借此界定钝化结构118。可例如经由CVD、PVD、ALD或另一适合的沉积或生长工艺来沉积或生长第一钝化层118a。第一钝化层118a给半导体衬底110的侧壁及上表面110us加衬。钝化结构118上覆于半导体衬底110且包括第一钝化层118a、第二钝化层118b及第三钝化层118c。第一钝化层118a例如可以是或包含例如二氧化硅等氧化物、低k值介电材料等。第一钝化层118a可直接接触接垫116。第二钝化层118b例如可以是或包含例如二氧化硅等氧化物、低k值介电材料等。第三钝化层118c例如可以是或包含高k值介电材料或一些其他适合的介电材料。

如图10的剖视图1000中所示，将图9的结构图案化，借此界定接垫隔离开口1002及接垫突出部开口1004。在一些实施例中，图案化工艺包括：在第一钝化层118a之上形成掩蔽层(未示出)；将第一钝化层118a及半导体衬底110的未遮蔽区暴露于一种或多种蚀刻剂，借此界定接垫隔离开口1002及接垫突出部开口1004；并执行移除工艺以移除掩蔽层。在一些实施例中，图案化工艺可过蚀刻且移除浅沟槽隔离结构112的至少一部分。在其他实施例中，图案化工艺可在浅沟槽隔离结构112的顶表面处停止，其中图案化工艺不移除浅沟槽隔离结构112(未示出)的一部分。

如图11的剖视图1100中所示，在钝化结构118及半导体衬底110之上形成接垫隔离层1102。在一些实施例中，可例如经由PVD、CVD、ALD、热氧化或一些其他适合的生长或沉积工艺来沉积或生长接垫隔离层1102。接垫隔离层1102例如可以是或包含介电材料，例如二氧化硅、氮化硅、氮氧化硅等。在一些实施例中，接垫隔离层1102可完全填充接垫隔离开口(图10所示接垫隔离开口1002)且可给接垫突出部开口1004中的每一者加衬。

如图12的剖视图1200中所示，对接垫隔离层(图11所示接垫隔离层1102)执行图案化工艺，借此界定第一接垫隔离结构114、第二接垫隔离结构115、第二介电层502及接垫开口1202。所述图案化工艺进一步移除浅沟槽隔离结构112的一部分及内连介电结构103的一部分，且暴露出上部导电配线层108a的上表面。在一些实施例中，所述图案化工艺包括执行毯覆式干式蚀刻及/或湿式蚀刻。

如图13的剖视图1300中所示，在图12的结构之上形成接垫层1302，且接垫层1302填充接垫开口(图12所示接垫开口1202)的至少一部分。在一些实施例中，可例如经由无电镀、电镀、溅射或一些其他适合的沉积工艺来沉积及/或生长接垫层1302。在一些实施例中，接垫层1302例如可以是或包含铝、铜、铝铜等。接垫层1302可例如与导电通孔106及/或导电配线108包含相同的材料。

如图14的剖视图1400中所示，将接垫层(图13所示接垫层1302)图案化，借此界定接垫116及导电环结构113。接垫116的顶表面及/或导电环结构113的顶表面可各自与半导体衬底110的后侧110b在垂直方向上分隔开阶梯高度h1。接垫116及/或导电环结构113例如可各自是或包含铝、铜、铝铜等。在一些实施例中，接垫116横向地偏离导电环结构113达非零距离。在其他实施例中，将接垫层(图13所示接垫层1302)图案化包括：在接垫层(图13所示接垫层1302)之上形成掩蔽层(未示出)；将接垫层(图13所示接垫层1302)的未遮蔽区暴露于一种或多种蚀刻剂，借此界定接垫116及导电环结构113；且执行移除工艺以移除掩蔽层。

如图15的剖视图1500中所示，在接垫116之上形成第一介电层120。第一介电层120例如可以是或包含二氧化硅、一些其他适合的电介质等。在一些实施例中，可例如经由CVD、PVD、ALD或一些其他适合的生长或沉积工艺来沉积或生长第一介电层120。在一些实施例中，第一介电层120形成有初始厚度Ti。随后，可对第一介电层120执行平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)，直到达到第一钝化层118a的上表面为止。在这些实施例中，在平坦化工艺之后，第一介电层120可具有比初始厚度Ti小的厚度Td。在其他实施例中，第一介电层120可具有与第一钝化层118a的上表面垂直对齐的实质上平坦的上表面。在一些实施例中，在执行平坦化工艺之后，可执行掩埋式彩色滤光器阵列(BCFA)工艺，借此在横向地偏离接垫116的区中在半导体衬底110之上(例如，参见图3)形成滤光器。

在一些实施例中，厚度Td是阶梯高度h1的大约5倍、10倍或15倍或者更多倍大。由于阶梯高度h1实质上小于第一介电层120的厚度Td，因此第一介电层120可形成为使得均匀地填充接垫116周围的间隙。此外，平坦化工艺确保位于接垫116上方的第一介电层120的上表面是实质上平坦的(例如，在CMP工艺的容差内)。这继而也在后续的切割工艺(未示出)期间防止第一介电层120及/或邻近的层或结构(例如，第二介电层502、接垫116、导电环结构113等)发生破裂及/或脱层。在这些实施例中，如果接垫116紧密靠近切割道(例如，参见图4)，则可进一步减轻脱层及/或破裂。

在一些实施例中，接垫116可例如已形成在横向地邻近于装置区(例如，图3所示装置区101a)(未示出)的接垫区(例如，图3所示接垫区101b)内。在一些实施例中，在形成内连结构104(未示出)之前，可经由选择性离子植入工艺在装置区内在半导体衬底110内形成多个光电探测器(例如，图3所示光电探测器328)。此外，在形成内连结构104(未示出)之前，可经由一种或多种蚀刻工艺及一种或多种沉积工艺在半导体衬底110的前侧110f上在装置区内形成一或多个半导体装置(例如，图3所示半导体装置320)。在其他实施例中，在形成第一介电层120之后，可在装置区中形成网格结构(例如，图3所示网格结构329)，以使得网格结构上覆于光电探测器(未示出)。形成网格结构的工艺可例如包括：执行一种或多种沉积工艺(例如，CVD、PVD、ALD等)以在所述多个光电探测器(未示出)之上沉积一个或多个网格层；及根据掩蔽层执行图案化工艺，其中图案化工艺界定在装置区内且直接上覆于对应光电探测器(未示出)的多个彩色滤光器开口(未示出)。在另外的实施例中，图案化工艺可在装置区(未示出)内过蚀刻且移除第一钝化层118a的至少一部分。

如图16的剖视图1600中所示，在第一介电层120的上表面之上形成介电保护层334。在一些实施例中，可经由例如CVD、PVD、ALD或一些其他适合的生长或沉积工艺来沉积或生长介电保护层334。在形成介电保护层334之后，可对第一介电层120及介电保护层334执行图案化工艺，借此暴露出接垫开口116o之间的接垫116的上表面。在执行图案化工艺之后，在接垫116的上表面之上形成电连接件垫122。随后，可经由导电配线124将接垫116电耦合到外部集成芯片(未示出)。

在一些实施例中，介电保护层334至少部分地给装置区(未示出)内的所述多个彩色滤光器开口加衬。此外，介电保护层334可直接接触装置区内的第一钝化层118a(例如，参见图3)。在其他实施例中，可在彩色滤光器开口(未示出)内形成多个滤光器(例如，图3所示滤光器336)。在这些实施例中，可经由CVD、PVD或另一适合的沉积工艺沉积滤光器。在另外的实施例中，在所述多个滤光器(未示出)之上形成多个微透镜(例如，图3所示微透镜338)。在一些实施例中，可(例如，经由旋涂方法或沉积工艺)在滤光器(未示出)上沉积微透镜材料来形成微透镜。在微透镜材料上方将具有弯曲上表面的微透镜模板(未示出)图案化。然后，经由根据微透镜模板(未示出)选择性地蚀刻微透镜材料来形成微透镜。

图17说明形成根据本发明的具有减小的阶梯高度的接垫及环绕所述接垫的接垫隔离结构的方法1700。尽管将方法1700说明及/或阐述为一系列动作或事件，但应了解所述方法并不仅限于所说明的排序或动作。因此，在一些实施例中，可按照与所说明的不同的次序实施所述动作，及/或可同时地实施所述动作。此外，在一些实施例中，可将所说明的动作或事件细分为多个动作或事件，所述多个动作或事件可在单独的时间处或与其他动作或子动作同时地被实施。在一些实施例中，可省略一些所说明的动作或事件，且可包括其他未说明的动作或事件。

在动作1702处，在半导体衬底的前侧上形成浅沟槽隔离(STI)结构。图6说明与动作1702的一些实施例对应的剖视图600。

在动作1704处，在半导体衬底的前侧上形成内连结构。图7说明与动作1704的一些实施例对应的剖视图700。

在动作1706处，将半导体衬底的后侧图案化，借此界定半导体衬底的上表面。图9说明与动作1706的一些实施例对应的剖视图900。

在动作1708处，在半导体衬底之上形成第一钝化层。图9说明与动作1708的一些实施例对应的剖视图900。

在动作1710处，将半导体衬底及第一钝化层图案化，借此界定接垫隔离开口及接垫突出部开口。图10说明与动作1710的一些实施例对应的剖视图1000。

在动作1712处，在半导体衬底之上形成接垫隔离层。接垫隔离层填充接垫隔离开口且给接垫突出部开口加衬。图11说明与动作1712的一些实施例对应的剖视图1100。

在动作1714处，蚀刻接垫隔离层、浅沟槽隔离结构及内连结构，借此界定接垫开口且界定第一接垫隔离结构及第二接垫隔离结构。图12说明与动作1714的一些实施例对应的剖视图1200。

在动作1716处，在接垫开口的至少一部分中形成接垫。第一钝化层及第二接垫隔离结构将接垫与半导体衬底分隔开。图13及图14说明与动作1716的一些实施例对应的剖视图1300及1400。

在动作1718处，在接垫之上形成第一介电层。第一介电层填充接垫开口的其余部分。图15说明与动作1718的一些实施例对应的剖视图1500。

因此，在一些实施例中，本发明涉及横向地延伸穿过半导体衬底且横向地偏离装置区的接垫。接垫的上表面在垂直方向上比半导体衬底的后侧表面低达减小的阶梯高度。第一接垫隔离结构及第二接垫隔离结构电隔离接垫与设置在装置区内的半导体装置(例如，光电探测器、晶体管等)。

在一些实施例中，本发明提供一种半导体结构，所述半导体结构包括：半导体衬底，具有后侧表面及与所述后侧表面相对的前侧表面，其中所述半导体衬底的上表面在垂直方向上低于所述后侧表面；接垫，延伸穿过所述半导体衬底，其中所述接垫包括位于所述半导体衬底的所述上表面之上的导电主体以及从高于所述半导体衬底的所述上表面延伸到所述前侧表面下方的导电突出部，且其中所述接垫的顶表面与所述半导体衬底的所述后侧表面之间的垂直距离小于所述导电突出部的高度；以及第一接垫隔离结构，延伸穿过所述半导体衬底且横向地环绕所述导电突出部。

在一些实施例中，所述的半导体结构还包括：第二接垫隔离结构，围绕所述导电突出部设置，其中所述第二接垫隔离结构设置在所述导电突出部与所述半导体衬底的内侧壁之间；且其中所述第一接垫隔离结构与所述第二接垫隔离结构包含相同的介电材料。

在一些实施例中，所述导电突出部的高度大于所述第一接垫隔离结构的高度及所述第二接垫隔离结构的高度。

在一些实施例中，所述第二接垫隔离结构直接接触所述导电突出部的侧壁，且其中所述第一接垫隔离结构横向地偏离所述导电突出部达非零距离。

在一些实施例中，所述接垫的所述顶表面与所述半导体衬底的所述后侧表面之间的所述垂直距离小于所述导电主体的高度。

在一些实施例中，所述半导体结构还包括：钝化结构，上覆于所述半导体衬底，其中所述钝化结构设置在所述导电主体与所述半导体衬底的所述上表面之间；以及浅沟槽隔离结构(STI)，沿着所述半导体衬底的所述前侧表面设置，其中所述接垫横向地间隔在所述浅沟槽隔离结构的侧壁之间。

在一些实施例中，所述第一接垫隔离结构从所述钝化结构连续延伸到所述浅沟槽隔离结构。

在一些实施例中，在俯视时所述第一接垫隔离结构是环形的。

在一些实施例中，所述半导体结构还包括：导电环结构，上覆于所述半导体衬底的所述上表面，其中所述导电环结构横向地环绕所述导电主体，其中所述导电环结构与所述接垫包含相同的材料。

在一些实施例中，所述导电环结构的顶表面与所述接垫的所述顶表面对齐，且其中所述第一接垫隔离结构横向地间隔在所述导电环结构的侧壁之间。

在一些实施例中，本发明提供一种半导体结构，所述半导体结构包括：第一衬底，上覆于第二衬底且包括在垂直方向上高于上表面的顶表面，其中光电探测器设置在所述第一衬底中；内连结构，设置在所述第一衬底与所述第二衬底之间，其中上部导电配线层设置在所述内连结构内；接垫，上覆于所述第一衬底的所述上表面且穿过所述第一衬底延伸到所述内连结构，其中所述接垫接触所述上部导电配线层且横向地偏离所述光电探测器，且其中所述第一衬底的所述顶表面与所述接垫的顶表面之间的垂直距离小于上覆于所述第一衬底的所述上表面的所述接垫的高度；第一接垫隔离结构，设置在所述第一衬底内且横向地环绕所述接垫的外侧壁；以及第二接垫隔离结构，设置在所述第一衬底内，其中所述第二接垫隔离结构直接接触延伸穿过所述第一衬底的所述接垫的侧壁。

在一些实施例中，所述半导体结构还包括：钝化结构，上覆于所述第一衬底，其中所述钝化结构从所述光电探测器之上连续延伸到所述第一衬底的所述上表面之上；以及第一介电层，上覆于所述接垫，其中所述第一介电层的上表面与所述钝化结构的上表面对齐，且其中所述第一介电层的高度小于所述接垫的高度。

在一些实施例中，所述第一接垫隔离结构的上表面及所述第二接垫隔离结构的上表面直接接触所述接垫的下表面。

在一些实施例中，所述接垫包括导电主体以及从所述导电主体延伸到所述第一衬底中的导电突出部，所述导电主体包括界定上覆于所述导电突出部的接垫开口的侧壁，其中电连接件垫上覆于所述接垫且横向地间隔在所述接垫开口之间。

在一些实施例中，所述半导体结构还包括：多个滤光器，上覆于所述光电探测器，其中所述滤光器被配置成使近红外辐射(NIR)通过；且其中所述第一衬底的厚度处于3.5微米到6微米的范围内。

在一些实施例中，所述接垫与所述上部导电配线层包含相同的导电材料。

在一些实施例中，本发明提供一种用于形成半导体结构的方法，所述方法包括：在衬底的前侧表面上形成浅沟槽隔离(STI)结构；在所述衬底的所述前侧表面上形成内连结构，其中所述内连结构包括导电配线层；将所述衬底图案化以将所述衬底的上表面界定成在垂直方向上低于所述衬底的后侧表面，其中所述后侧表面与所述前侧表面相对；在所述衬底的所述后侧表面之上形成第一钝化层；将所述第一钝化层及所述衬底图案化以界定接垫隔离开口及接垫突出部开口，其中所述将所述第一钝化层及所述衬底图案化会暴露出所述浅沟槽隔离结构的上表面；在所述衬底之上沉积接垫隔离层，其中所述接垫隔离层填充所述接垫隔离开口且给所述接垫突出部开口加衬；蚀刻所述接垫隔离层及所述浅沟槽隔离结构以暴露出所述导电配线层的上表面且界定第一接垫隔离结构及第二接垫隔离结构；以及在所述导电配线层之上形成接垫。

在一些实施例中，蚀刻所述接垫隔离层及所述浅沟槽隔离结构包括执行毯覆式蚀刻工艺。

在一些实施例中，形成所述接垫包括：在所述衬底及所述内连结构之上形成接垫层，其中所述接垫层填充所述接垫突出部开口的其余部分且上覆于所述衬底的所述上表面；以及将所述接垫层图案化以界定所述接垫及导电环结构，其中所述导电环结构上覆于所述衬底的所述上表面且横向地偏离所述接垫的侧壁达非零距离。

在一些实施例中，将所述第一钝化层及所述衬底图案化过蚀刻并移除所述浅沟槽隔离结构的一部分，其中所述第一接垫隔离结构的下表面及所述第二接垫隔离结构的下表面被设置成低于所述浅沟槽隔离结构的顶表面。

上述内容概述了数个实施例的特征，以使所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，其可容易地使用本发明作为设计或修改其他工艺及结构以实现与本文中所介绍的实施例相同的目的及/或达成相同的优势的基础。所属领域的技术人员还应意识到这些等效构造并不背离本发明的精神及范围，且其可在不背离本发明的精神及范围的情况下在本文中做出各种变化、代替及变动。