半导体检测器及其制造方法

本申请要求于2018年12月31日提交的美国申请62/786,865和于2019年10月29日提交的美国申请62/927,451的优先权，这些申请通过引用整体并入本文。

技术领域

本公开总体上涉及诸如可以在例如扫描电子显微镜(SEM)系统中使用的辐射检测器。

背景技术

辐射检测器用于多种应用。在这里和其他地方，术语“辐射”用于指代电磁波和移动粒子。例如，在用于制造集成电路(IC)组件的制造过程中，检查未完成或已完成的电路组件以确保它们是根据指定设计而制造的并且没有缺陷。可以采用利用光学显微镜或带电粒子(例如，电子)束显微镜(诸如SEM)的检查系统。随着IC组件的各种特征的物理尺寸不断缩小，由这些检测系统实现的准确性和产率变得更加重要。目前，这些系统往往至少部分受到半导体辐射检测器或简单的半导体检测器的灵敏度和速度的限制，该检测器用于检测来自被检查目标的反向散射电子或二次电子。因此，非常需要改进半导体检测器的性能。

发明内容

以下呈现本公开的各种实施例的一个或多个方面的简化概述以提供对这些方面的基本理解。该概述不是对所有预期方面的广泛概述，并且既不旨在标识所有方面的关键或重要要素，也不旨在界定任何或所有方面的范围。其唯一目的是以简化的形式呈现一个或多个方面的一些概念，作为稍后呈现的更详细描述的前奏。

一个实施例的各方面描述了一种检测器，该检测器具有带有孔的半导体结构，扫描光束穿过该孔被传送到目标，其中半导体结构包括p-n结。检测器还具有用于p-n结的顶部电极，其中顶部电极提供用于检测电子或电磁辐射的有效区域，其中顶部电极包括掺杂层和在掺杂层下方的掩埋部分，其中掩埋部分被配置为减小顶部电极的串联电阻而不改变被提供用于检测的有效区域。

另一实施例的各方面描述了一种检测器，该检测器具有带有孔的半导体结构，扫描光束穿过该孔被传送到目标，其中半导体结构包括p-n结。检测器还具有用于p-n结的顶部电极，其中顶部电极提供用于检测电子或电磁辐射的有效区域，并且其中顶部电极包括掺杂层。检测器还具有形成在半导体结构中在孔的侧壁附近的隔离结构，其中隔离结构被配置为将有效区域与孔的侧壁电隔离。

又一实施例的各方面描述了一种检测器，该检测器具有带有孔的半导体结构，扫描光束穿过该孔被传送到目标，其中半导体结构包括p-n结。检测器还具有用于p-n结的顶部电极，其中顶部电极提供用于检测电子或电磁辐射的有效区域，其中顶部电极包括掺杂层和在掺杂层下方的掩埋部分，其中掩埋部分被配置为减小顶部电极的串联电阻而不改变被提供用于检测的有效区域。检测器还具有形成在半导体结构中在孔的侧壁附近的隔离结构，其中隔离结构被配置为将有效区域与孔的侧壁电隔离。

又一实施例的各方面描述了一种在半导体检测器中形成顶部电极的掩埋部分的方法，该方法包括在具有顶部电极的有效区域的半导体结构的表面上沉积掺杂剂层，并且然后施加热处理以将掺杂剂从掺杂剂层驱动到半导体结构中、并且驱动到顶部电极的检测层下方，以形成顶部电极的掩埋部分。

根据另一实施例的另一方面，公开了一种制造半导体检测器的方法，该半导体检测器包括用于响应于接收到辐射而生成电信号的元件和电连接到该元件的电路系统，该电路系统包括不能承受超过温度T的处理温度的至少一个结构，该方法包括以下步骤：制造电路系统的第一部分，第一部分能够承受温度T；在温度T下执行处理步骤；以及制造电路系统的第二部分，第二部分包括不能承受温度T的结构。在温度T下执行处理步骤可以包括执行高温化学气相沉积。执行高温化学气相沉积可以包括执行硼的高温化学气相沉积。执行硼的高温化学气相沉积可以包括纯硼的高温化学气相沉积。制造电路系统的第一部分可以包括CMOS电路系统的部分制造。制造电路系统的第二部分包括CMOS电路系统的完全制造。温度T可以高于700℃。

根据另一实施例的另一方面，公开了一种制造半导体检测器的方法，该半导体检测器包括用于响应于接收到辐射而生成信号的元件和电连接到该元件的CMOS电路系统，该CMOS电路系统包括不能承受超过700℃的处理温度T的至少一个结构，该方法包括以下步骤：制造CMOS电路系统的第一部分，第一部分能够承受温度T；在温度T下执行HT PureB CVD处理步骤；以及制造CMOS电路系统的第二部分，第二部分包括不能承受温度T的结构。

根据另一实施例的另一方面，公开了一种用于制造单管芯图像半导体辐射检测器的工艺，该工艺包括以下步骤：提供起始晶片；在起始晶片的已处理侧执行第一部分电路形成步骤以形成第一部分电路层，第一部分电路形成步骤限于形成能够承受处理温度T的电路系统；将第一键合晶片键合到第一部分电路层；蚀刻掉起始晶片的一部分以暴露第一部分电路层；在第一部分电路层上沉积硼层；将第二键合晶片键合到硼层；将第一键合晶片从第一部分电路层取消键合；对第一部分电路层执行第二部分电路形成步骤以形成已完成电路层，第二部分电路形成步骤包括形成不能承受处理温度T的电路结构；将第三键合层键合到已完成电路层；以及将第二键合晶片从硼层取消键合。执行第一部分电路形成步骤可以包括执行第一部分CMOS电路形成步骤。对第一部分电路层执行第二部分电路形成步骤以形成已完成电路层可以包括对第一部分电路层执行第二部分CMOS电路形成步骤以形成已完成CMOS电路层。在第一部分电路层上沉积硼层包括使用HT PureB CVD。温度T可以高于700℃。

根据另一实施例的另一方面，公开了一种单管芯半导体检测器，该单管芯半导体检测器包括用于响应于接收到辐射而生成信号的元件和电连接到该元件的CMOS电路系统，该CMOS电路系统包括不能承受超过700℃的处理温度T的至少一个结构，该检测器是通过包括以下步骤的方法来制造的：制造CMOS电路系统的第一部分，第一部分能够承受温度T；在温度T下执行HT PureB CVD处理步骤；以及制造CMOS电路系统的第二部分，第二部分包括不能承受温度T的结构。

为了实现前述和相关的目的，实施例的各方面包括在下文中描述的并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可以采用各个方面的原理的各种方式中的几种方式，并且本说明书旨在包括所有这些方面及其等同物。

附图说明

图1A是示出SEM系统中的半导体检测器的图。

图1B是示出离轴SEM系统中的半导体检测器的图。

图2A是示出根据本公开的一些方面的在顶部电极上具有外部Al网格的半导体检测器的局部截面图的图。

图2B是示出根据本公开的一些方面的具有顶部电极的掩埋部分的半导体检测器的局部截面图的图。

图2C是示出根据本公开的一些方面的具有顶部电极的掩埋部分和覆盖层的半导体检测器的局部截面图的图。

图3是根据本公开的一些方面的检测器平面上的模拟电子位置分布的图。

图4A是示出根据本公开的一些方面的在其孔周围具有大“死区”的半导体检测器的局部截面图的图。

图4B和4C是示出根据本公开的一些方面的具有隔离结构以在它们的孔周围产生小“死区”的半导体检测器的局部截面图的图。

图5A是示出根据本公开的一些方面的其中多个掩埋分段被布置成径向配置的顶部电极的掩埋部分的示例的俯视图的图。

图5B是示出根据本公开的一些方面的其中多个掩埋分段被布置成网格配置的顶部电极的掩埋部分的示例的俯视图的图。

图6是示出根据本公开的一些方面的在半导体检测器中形成顶部电极的掩埋部分的方法的示例的流程图。

图7是示出根据本公开的一些方面的形成半导体检测器的方法的示例的图表。

图8A-8D是示出根据本公开的一些方面的形成半导体检测器的方法的示例的图表。

图9是示出根据本公开的一些方面的形成半导体检测器的方法的示例的流程图。

具体实施方式

如上所述，利用光学显微镜或带电粒子(例如，电子)束显微镜、诸如SEM的检查系统可以用于检查已完成或未完成的IC组件(例如，半导体晶片或管芯检查)。随着IC组件的临界尺寸不断缩小，导致晶体管数目不断增加，并且随着检查系统的整体产量也被推高，由这些检查系统实现的准确性、产率和速度变得更加重要。这些系统的关键组件之一是半导体检测器，半导体检测器用于通过检测来自被检查目标的反向散射或二次电子来分析制造过程中产生的任何误差或不一致。凭借更高的产量，更灵敏或更快的半导体检测器可以有助于确保以更高的速度检测到足够的信息。具有改进的灵敏度或更高的带宽或本文中描述的其他特征的半导体检测器可以使得能够提高检查系统的准确性、产率或速度。本公开描述了各种技术，诸如用于例如通过增加其有效区域来提高半导体检测器的灵敏度的技术、或者用于例如通过减小其串联电阻以缩短其时间常数来提高半导体检测器的带宽的技术。

现在将详细参考实施例的示例方面，其示例在附图中示出。以下说明均参考附图，除非另有说明，否则不同附图中的相同标号代表相同或相似的元素。在实施例的示例方面的以下描述中阐述的实现不代表与本公开一致的所有实现。相反，它们仅仅是与和权利要求中记载的公开内容相关的实施例的各方面一致的结构和过程的示例。例如，虽然在使用电子扫描和检测的检查系统的上下文中描述了本公开的一些方面，然而，这些方面也可以适用于其他类型的检查系统。

图1A示出了图示SEM系统(例如，检查系统)的一般表示的图100a。SEM系统也可以称为电子束(electron beam或e-beam)系统。图100包括提供扫描光束115(例如，电子束)的源110，扫描光束150穿过检测器120(例如，半导体检测器)的孔125并且瞄准目标130(例如，被检查的晶片或管芯)。孔125可以位于检测器120的中心，或检测器120的某个其他位置。由于检测器120在源110与目标130之间对准，检测器120可以被称为透镜内检测器。由源110和检测器120沿垂直方向定位而形成的轴可以称为SEM系统的光轴。

扫描光束150用于表征目标130的顶面上的一个或多个特征，从而引起反向散射或二次电子135，其到达检测器120的向下表面以用于检测。基于由检测器120接收的电子135，检测器120然后可以生成并且提供信号(未示出)，该信号传达与目标130的被检查特征相关联的信息，其中该信息随后用于产生被扫描目标的SEM图像。在一些实现中，可以由源110生成和提供一个以上的扫描光束150以允许检查多个目标。

图1B示出了图示离轴SEM系统的一般表示的图100b。在该示例中，检测器120可以放置在与扫描光束115的主轴140不同的辅轴170中。在这种情况下，检测器120可以被称为离轴检测器并且不需要具有供扫描光束115穿过的孔125。

图100b中所示的SEM系统还包括源110(或类似的电子或辐射源)、枪孔板145、聚光透镜150、源转换单元155、主投影系统160和目标130，所有这些都与主轴140对准。光束分离器175和偏转扫描单元180可以放置在主投影系统160内部。主投影系统160还可以包括物镜185。图100b中的SEM系统还包括连同检测器120一起与辅轴170对准的辅成像系统165。

光束分离器175可以被配置为在辅成像系统165的方向上以角度α偏转二次电子135(例如，或具有二次电子135的光束)。角度α可以被确定为主轴140与辅轴170之间的角度，因此，角度α可以代表轴上扫描光束115与由光束分离器175在辅成像系统165和离轴检测器120的方向上引导的二次电子135之间的分离角。在一些实现中，角度α可以设置在5到25度的范围内。

当前透镜内或离轴检测器120可以是二次电子(SE)检测器，该SE检测器包括直径约20毫米(mm)的单个硅PIN光电二极管，并具有直径约0.5mm的孔125以供原始电子束穿过(例如，扫描光束115)。在本公开中，术语“大约”或“近似”在使用时可以指代相对于标称值的值，其中这两个值之间的差异可以小于1％、在1％到5％之间、在1％到10％之间、或在1％到20％之间。

通常在PIN光电二极管表面之上有大约50纳米(nm)的铝(Al)涂层，以提高串联电阻以及反射任何杂散光(例如，来自激光器并且在SEM系统的柱内部散射的光)。

用于检测器120(例如，单个硅PIN光电二极管)的半导体检测器的使用已经主要用作电子束(e-beam)晶片检查系统的透镜内检测器。另一方面，由闪烁体和光电倍增管(PMT)槽组成的Everhart-Thornley检测器(E-T检测器)已经用于临界尺寸SEM(CD-SEM)和再检测SEM系统。通过使用半导体检测器代替E-T检测器，晶片检查系统通常可以以高10到100倍的光束电流和高检测带宽进行成像，从而以高检测产量操作。因此，尽管半导体检测器的噪声基底可能比E-T检测器相对更高，但由于其卓越的带宽和抗辐射损伤的鲁棒性，因此成为自然选择。

随着半导体晶片设计的不断小型化(例如，临界尺寸或CD的减小)，甚至电子束晶片检查系统现在也经常在非常低的光束电流下操作以确保SEM图像的必要分辨率。随着这一趋势的继续，用于SEM扫描的半导体检测器的噪声基底必须减小，以防止SNR超过由半导体检测器产生的小输出电流。

在典型的晶片检查系统中，使用延迟物镜SEM柱配置，其中被检查的晶片(例如，目标130)被偏置到Vw处的负高电压，以实现V伏特的着陆能量(Vle)以符合以下表达式：

Vle＝Vc-Vw，

其中Vc是电子束阴极的加速电压。响应于扫描光束115而从晶片表面发射的二次电子(例如，电子135)被加速到(Vc-Vw)eV并且以这样的动能撞击检测器120的表面。

在一个示例中，阴极电压Vc可以是-10千伏(KV)或更大，使得进入检测器120的电子(例如，电子135)的动能最低限度地保持在8KeV以上。到达检测器120表面的电子必须到达穿过p++层和n-p结厚度以及用于反射散射光子的顶部铝涂层的耗尽区。如果电子动能下降到8KeV以下，则量子效率急剧下降，因为每个电子的信号电流变化会减小，从而使SEM图像的SNR恶化。然而，在某些情况下，对于构造SEM系统的特定需求以及系统可靠性和成本，希望将阴极电压保持在6KV以下。在这些情况下，检测器120可能需要允许大部分进入电子以最小能量损失到达耗尽区，从而最小化SEM图像SNR降级。

虽然离轴检测器(例如，在图1B的示意图100b中的辅轴中的检测器120)不需要具有孔，但透镜内或轴上检测器(例如，在图1A的示意图100a中的透镜内检测器120)需要孔(例如，孔125)以供原始电子束(例如，扫描光束115)穿过，其中孔内径(ID)表面与有效检测表面之间的距离必须正确设计，以使得附加的暗电流最小化。

如上所述，电子束检查系统的检测器需要支持用于高检查产量的高带宽，其中采用相对较大的光束电流。检测器的带宽至少部分取决于结电容和串联电阻。因此，如果延迟物镜SEM柱要与固定在低值(诸如6KV)的阴极电压一起使用，则需要减小或降低串联电阻以为透镜内检测器提供更短的时间常数(例如，更快的响应、更高的带宽)而不降低到达检测器表面的电子也到达耗尽区以保持高量子效率的可能性。

对于CD-SEM应用，存在一些需要解决的与检测器设计相关的挑战。对于CD-SEM应用，需要低光束或探测电流来保持良好的分辨率，从而导致总光束剂量非常低。在这种情况下，需要具有非常低的电路噪声水平来保持可接受的SNR并且因此保持良好的图像质量。现有PIN光电二极管检测器与前置放大器电路相结合的噪声性能无法满足这些要求。在当前的前置放大器设计中，检测器电容是一个重要因素，其不仅会影响带宽，还会影响噪声。

为了解决这些问题中的至少一些，可以向检测器添加薄层以提高收集效率。在一些实现中，该薄层包括硼(B)，并且具有硼层的检测器可以被称为纯B检测器。硼层通常是几纳米的纯或几乎纯的无定形硼。也可以使用以纯或几乎纯形式使用其他元素并且提供与纯硼层相似功能的层。然而，这样的检测器仍然必须满足低电容和快速响应时间的要求。由于低光束或检测电流、低着陆能量和高带宽要求，由检测器120(例如，二次电子或SE电子)产生的对应信号比现有平台低得多。因此，希望保持检测器的收集效率尽可能高-由于硼层的独特设计特性，纯B检测器中提议的硼层满足了这个问题-并且通过减小任何未使用或死区来最大化填充因子(例如，检测器的检测区域或有效区域)，该未使用或死区可以包括有效区域到孔125的边缘的任何“安全裕度”以及检测器的不同分段之间的任何隔离区。

在一些情况下，从目标130的顶面出来的二次或反向散射电子将被沿光轴的大约5KeV场的场加速返回。检测器120表面上二次电子的空间分布在形状上近似高斯(参见例如图3)，尽管曲线的展开取决于运行条件，分布以光轴为中心。为了增加信号功率，从而提高SNR，优选地使死区尽可能小，同时仍保持低漏电流。

使用如应用于电子检测的纯硼层的一个方面是纳米薄硼层的高薄层电阻(例如，大约为10kΩxcm)。对于快速响应电子检测器，顶部电极(例如，阳极电极)上的低串联电阻通常是优选的，以便与每单位面积的低电容一起可以实现更快的响应时间。减小顶部电极上纯B层的串联电阻的当前解决方案是在硼层之上形成铝(Al)网格(参见例如图2A)，这会导致有效区域的损耗，因为落在铝网格上的电子不会到达耗尽区，也不会被检测到。铝网格还会在有效区域上产生形貌，这可能会干扰对进入电子的检测。

图2A示出了图示在顶部电极250上具有外部铝(Al)网格240的半导体检测器(例如，检测器120)的局部截面图的图200a。半导体检测器可以是透镜内/轴上半导体检测器(参见例如图1A)或离轴半导体检测器(参见例如图1B)。在图200a中，检测器120包括半导体结构210(例如，硅基光电二极管)和顶部电极250。半导体结构210可以是高电阻率(HR)半导体层并且包括产生耗尽区(未示出)的p-n结(未示出)。p-n结可以是用于在半导体结构210中形成PIN光电二极管的p-i-n结。图2A是顶部电极250与半导体结构210之间的隔离层220。

顶部电极250提供用于检测电子(或电磁辐射)的有效区域245。也就是说，顶部电极250放置在检测器120的表面上，该表面面向目标130并且接收来自目标130的二次或反向散射电子135。顶部电极250包括掺杂层230，掺杂层230可以被称为检测层，掺杂层230然后可以用纯硼被掺杂以提供用于提高检测器120的收集效率的上述硼层。

如上所述，通过使用铝网格240，由于铝网格240阻止了落在铝网格240上的电子到达p-n结的耗尽区并且不会被检测到，所以导致有效区域245的损耗。此外，铝网格240还在有效区域上产生形貌(例如，检测器120表面上的高度变化)，这可能会干扰进入电子的检测

一种替代方案是形成顶部电极250的“掩埋网格”或“掩埋部分”(参见例如图2B)。掩埋网格预期是比铝网格240更好的解决方案，以减小具有硼层(例如，掺杂层230)的光电二极管的串联电阻，因为它不会导致活动或检测区域245的损耗，在有效区域245上将没有形貌，并且在有效区域245上不会使用如铝等软材料。

图2B示出了图示具有顶部电极250的掩埋部分260的半导体检测器(例如，检测器120)的局部截面图的图200b。在该示例中，不存在图200a中所示的铝网格240。相反，顶部电极250包括掺杂层230(例如，硼层或具有类似功能的其他层)和在掺杂层230下方的掩埋部分260，其中掩埋部分260被配置为减小顶部电极250的串联电阻而不改变被提供用于检测的有效区域245。

在一个实施例的各方面中，对于图2B中的半导体检测器，半导体结构210是硅基半导体结构，顶部电极250是阳极电极，并且掺杂层230掺杂有p型掺杂剂。顶部电极250的掩埋部分260通过对与掺杂层230相同类型的掺杂剂的热处理来形成(参见例如图6)。因此，在这种情况下，顶部电极250的掩埋部分260是低电阻率(LR)p型区域，而半导体结构210是高电阻率(HR)n型层。用于形成顶部电极250的掩埋部分260的掺杂剂可以通过各种类型的注入工艺沉积到半导体结构210上，其中之一可以是化学气相沉积(CVD)工艺。此外，如上所述，掺杂层230的p型掺杂剂包括硼。在一些实现中，掺杂层230的p型掺杂剂可以是不同元素(或复合元素或合金)，该元素可以至少部分选自例如与硼相同的元素周期表列。

在另一实施例的各方面中，对于图2B中的半导体检测器，半导体结构210再次是硅基半导体结构，顶部电极250现在是阴极电极，并且掺杂层230掺杂有n型掺杂剂。在该实施例中，掺杂层230不是硼层，因为它是n型掺杂的，但是当顶部电极250是阳极电极时，它起到与硼层相同或相似的作用。顶部电极250的掩埋部分260再次通过对与掺杂层230(参见例如图6)相同类型的掺杂剂的热处理来形成，并且用于形成顶部电极250的掩埋部分260的掺杂剂也可以通过CVD工艺沉积到半导体结构210上。因此，在这种情况下，顶部电极250的掩埋部分260是LR n型区域，而半导体结构210是HR p型层。用于顶部电极250的掩埋部分260和掺杂层230的相同类型的掺杂剂可以是不同的n型掺杂剂。此外，掺杂层230的n型掺杂剂可以包括砷、磷或锑中的一种或多种。

从图2A和2B中的相应图200a和200b可以理解，顶部电极250还可以包括顶部电极金属触点270，其设置在半导体结构210的周边之上并且部分地重叠顶部电极的掺杂层230，其中顶部电极250的掩埋部分260使得由p-n结通过对电子(或电磁辐射)的检测而生成的电流在顶部电极金属触点270处可用。

替代地或另外地，通过用薄的低电阻率(LR)层和/或用受控顶部电极(例如，阳极电极)掺杂驱入来覆盖顶部电极250的纯硼层(例如，掺杂层230)(例如，当顶部电极250是阳极电极时)，可以实现减小顶部电极250的串联电阻的目的。对于感兴趣的电子能量，电子相对增益的对应减小预计可以忽略不计，因此这种方法不应当以任何显著的方式影响收集效率。这三个替代选项，即：使用掩埋网格或掩埋部分、薄LR覆盖层和顶部电极驱入，可以个体地使用或以某种组合使用以减小检测器120的串联电阻。

图2C示出了图示具有顶部电极250的掩埋部分260和覆盖层280的半导体检测器(例如，检测器120)的局部截面图的图200c。如图200c中所示，可以包括一个或多个LR层的覆盖层280设置在掺杂层230之上。此外，覆盖层280可以由导电材料制成。

应当理解，图2A-2C所示的半导体检测器中的每个可以是被配置为检测来自目标(例如，目标130)的二次电子和/或反向散射电子的二次电子(SE)检测器，或者可以是被配置为检测由目标(例如，目标130)产生或从其反向散射的电磁辐射的辐射检测器。

对特定电子检测器的性能有直接影响的本公开的另一相关方面是孔(例如，图1中的图100中的孔125)周围的“死区”的范围，原始光束(例如，扫描光束115)穿过该孔。在理想情况下，该死区应当尽可能小，因为二次电子(SE)位置分布严重集中在孔周围。图3示出了检测器平面上的模拟电子位置分布的图300，其中很明显，大多数电子到达检测器的中心并且孔周围的“死区”越大，将被检测到的电子的数目越少。因此，本公开的另一方面是尽可能地减小检测器120中的任何“死区”以提高其整体效率和/或灵敏度。

在现有的半导体检测器设计中，减小该“死区”的限制是快速响应所需要的深耗尽区的横向范围(例如，减小的结电容)。事实上，最好耗尽层并不到达孔125的表面，以防止漏电流的显著增加(例如，在最靠近孔125的检测器120的分段中)。

图4A示出了图示在孔125周围具有大“死区”410a的半导体检测器(例如，检测器120)的局部截面图的图400a。该示例的“死区”410a覆盖顶部电极250的顶部电极金属触点270之间的区域，其中该区域包括孔125和相邻区域。在该示例中，第一层420和第二层425形成p-n结，该p-n结产生具有一定耗尽长度(例如，耗尽区420的深度或厚度)的耗尽区427，该耗尽长度基于所施加的反向偏置而延伸到第二层425中，其中该耗尽长度大到足以减小半导体结构210中p-n结的结电容。这增加了半导体检测器的响应时间和带宽。在一些实现中，第一层420是p型掺杂层并且第二层425是n型掺杂层(例如，高电阻率n型器件层)，而在其他实现中，第一层420是n型掺杂层并且第二层425是p型掺杂层。然而，大耗尽区427也横向延伸。为了防止它到达孔125的侧壁430从而导致漏电流增加，顶部电极250被配置为使得其有效区域开始远离孔125，从而产生在现有半导体检测器设计中发现的大“死区”410a。

本公开提出了与图400a中描述的方法不同的方法。图4B和4C分别显示了图示出了半导体检测器(例如，检测器120)的局部截面图图400b和400c，半导体检测器具有隔离结构以在它们的孔125周围产生小的或更小的“死区”。例如，图400b中的“死区”410b和图400c中的“死区”410c小于图400a中的“死区”410a。

例如，在图400b中，隔离结构440被包括在半导体结构210中以将耗尽区427与孔125的侧壁430隔离。隔离结构440形成在孔125的侧壁430附近并且包括具有掺杂侧壁450的深沟槽445以提供无缺陷停止平面，该无缺陷停止平面限制耗尽区420在孔125的方向上的横向延伸。深沟槽445可以填充有例如绝缘材料，诸如介电材料(例如，氧化物)。掺杂侧壁450的掺杂可以是例如与第二层425的掺杂或掺杂类型相反的掺杂或掺杂类型。这允许将孔125与由顶部电极250提供的有效区域之间的“死区”410减小到几十微米，因此，预期具有更小的“死区”410将在二次电子和/或反向散射电子(例如，电子135)的检测中提供显著改进。在该示例中，隔离结构440与孔125的侧壁430之间的距离可以小于60微米。因此，具有深沟槽440和侧壁450的隔离结构440可以基本平行于但不接触孔125的侧壁430。

在图400c中，隔离结构460被包括在半导体结构210中以将耗尽区420与孔125的侧壁430隔离。隔离结构460形成在非常靠近孔125的侧壁430的位置并且包括掺杂层，该掺杂层基本平行于并且邻近于孔125的侧壁430，并且限制耗尽区427在孔125的方向上的横向延伸。也就是说，隔离结构460的材料、掺杂和/或结构特性被配置为将耗尽区427的横向延伸限制为尽可能靠近孔125的侧壁430。这允许减小孔125与由顶部电极250提供的有效区域之间的“死区”410c，并且改进二次电子和/或反向散射电子(例如，电子135)的检测。在该示例中，隔离结构460与孔125的侧壁430之间的距离可以小于1微米。然而，在一些情况下，隔离结构460可以与孔125的侧壁430直接接触。

与上面结合图2B描述的实施例一样，图4B和4C中的半导体检测器(例如，检测器120)可以具有是硅基半导体结构的半导体结构210、是阳极电极的顶部电极250、以及掺杂有p型掺杂剂(例如，硼)的掺杂层230，或者替代地，具有是硅基半导体结构的半导体结构210、是阴极电极的顶部电极250、以及掺杂有n型掺杂剂(例如，砷、磷或锑中的一种或多种)的掺杂层230。在这些情况中的每一种情况下，顶部电极250的掩埋部分(图4B和4C中未示出)可以通过对与掺杂层230相同类型的掺杂剂的热处理来形成。

除了上述各种特征，半导体检测器(例如，检测器120)可以具有多个分段。在每个分段中，引入了具有位置感测功能的新阳极电极(或阴极电极)，这将允许具有由相同分段收集的电子的分辨率。可以使用不同的分辨率剖面，如下所述。

例如，图5A示出了图示顶部电极250的掩埋部分260的示例的俯视图的图500a，其中多个掩埋分段被布置成径向配置。也就是说，顶部电极250的掩埋部分260包括在由顶部电极250提供的有效区域245中的多个掩埋分段，并且这些分段被布置为形成如图500a所示的径向配置。

在另一示例中，图5B示出了图示顶部电极250的掩埋部分260的示例的俯视图的图500b，其中多个掩埋分段被布置成网格配置。也就是说，顶部电极250的掩埋部分260包括在由顶部电极250提供的有效区域245中的多个掩埋分段，并且这些分段被布置以形成如图500b所示的网格配置。

在其他示例中，形成顶部电极250的掩埋部分260的各个分段不需要如图500a(图5A)和500b(图5B)中的示例中那样彼此交叉。例如，各个分段可以包括不重叠、彼此交叉和/或接触的多条线(例如，直线、曲线)。此外，形成顶部电极250的掩埋部分260的各个分段可以包括类似于图500a(图5A)的径向配置中所示这些的弯曲分段、类似于图500b(图5B)的网格配置中所示的这些的直线分段、或弯曲分段和直线分段两者的组合。

顶部电极250的掩埋部分260，无论是配置成径向配置、网格配置还是某种其他配置，均通过对与掺杂层230相同类型的掺杂剂的热处理来形成，其中在某些情况下，掺杂剂是相同的，但不一定总是如此(参见例如图2B的描述)。

图6是示出在半导体检测器(例如，检测器120)中形成顶部电极250的掩埋部分260的方法600的示例的流程图。

方法600包括：在610处，在具有顶部电极250的有效区域(例如，有效区域245)的半导体结构(例如，半导体结构210)的表面上沉积掺杂剂层。掺杂剂层不同于诸如掺杂层230等掺杂层。

方法600可选地包括：在620处，在掺杂剂层之上沉积覆盖层(例如，覆盖层280)，其中覆盖层在施加热处理之前沉积。通常，覆盖层是介电层。

方法600包括：在630处，施加热处理(例如，heat treatment)以将掺杂剂从掺杂剂层驱动到半导体结构中、并且驱动到顶部电极250的检测层(例如，掺杂层230)下方，以形成顶部电极250的掩埋部分260。

在方法600的一个方面，掺杂剂层的沉积包括通过CVD工艺沉积掺杂剂层。

在方法600的另一方面，顶部电极250可以是阳极电极并且掺杂剂层中的掺杂剂可以包括p型掺杂剂(例如，硼)。此外，检测层的掺杂剂可以与掺杂剂层的掺杂剂类型相同。

在方法600的另一方面，顶部电极250可以是阴极电极并且掺杂剂层中的掺杂剂可以包括n型掺杂剂(例如，砷、磷或锑中的一种或多种)。此外，检测层的掺杂剂可以与掺杂剂层的掺杂剂类型相同。

在方法600的另一方面，半导体检测器可以是SE检测器或辐射检测器。

根据以上结合图1-6提供的描述，本公开支持的实现包括一种检测器，该检测器具有：在衬底的第一侧的第一导电类型的第一层(例如，p型掺杂层)，其用于形成阳极电极以接收扫描电子显微镜(SEM)检查系统的二次电子；在衬底的第一侧的第一导电类型的掩埋部分(例如，掩埋部分260)，其用于减小阳极电极的串联电阻；以及第二导电类型的第二层(例如，n型掺杂层)，其用于使得能够形成包括第一层和第二层的p-n二极管。在该实现的另一方面，掩埋部分的形成可以包括在衬底中注入掺杂剂，其中掺杂剂可以是例如硼。此外，掩埋部分可以形成网格(参见例如图5A)或其他配置。

在本公开支持的又一实现中，一种衬底包括：具有孔(例如，孔125)的半导体结构(例如，半导体结构210)，其中该半导体结构还具有围绕孔的深沟槽隔离(例如，隔离结构440)；在半导体结构的第一侧的第一导电类型的第一层(例如，p型或n型掺杂层)，其用于接收SEM系统的二次电子；以及第二导电类型的第二层(例如，n型或p型掺杂层)，其用于使得能够在半导体结构中形成包括第一层和第二层的p-n二极管，其中第二层与深沟槽隔离相邻。

如上所述，在检测反向散射电子的成像系统中，非常希望具有能够可靠且快速地检测电子的检测器。这种检测器理想地将检测电子、即响应于接收到电子而生成信号的检测器和接收信号的电路系统组合在单个管芯上。然而，存在一个问题，为了使检测器快速，希望在制造过程中使用称为HT PureB CVD的步骤，它代表高温纯硼化学气相沉积。顾名思义，该步骤包括将其上形成有该电路系统的晶片暴露于非常高的温度。还希望使用一种称为CMOS电路系统的电路系统。不幸的是，这些高温超过了CMOS电路系统所能承受的温度。这在过去代表了基本不兼容性。根据本文中的公开内容之一，通过将该电路系统的形成分为两部分来解决这种基本不兼容性：(1)第一部分，其涉及仅创建能够容忍后续高温步骤的结构；(2)在高温步骤之后执行的第二部分，其中可以安全地制造在早期高温步骤中无法幸存的结构。因此，根据一个方面，HT PureB CVD工艺步骤被集成在标准BSI CMOS工艺中，以允许生产高度灵敏、坚固、抗辐射、非常快速和节能的检测器/成像器以及读出电子器件。换言之，由此产生的检测器将具有更高的灵敏度、更快的响应时间和更高的信噪比，以获取最佳图像质量。该过程还允许在检测器内提供更多功能。

换言之，如上所述，根据实施例的一方面，透镜内SE检测器可以被配置为单硅PIN检测器，其具有中心孔以允许原始电子束穿过。二极管表面顶之上存在铝涂层，以提高串联电阻并且反射来自柱内激光束散射的杂散光。SE检测器是整个图像通道的第一级，其信噪比(SNR)决定了通道其余部分的SNR上限。

存在使用低温(LT)PureB工艺和标准CMOS工艺来生产用于低穿透深度辐射(诸如EUV/DUV光子和低能电子)的单管芯成像器的技术，参见于2016年5月3日发布的题为“Sensor and Lithographic Apparatus”的美国专利第9,331,117号，其公开内容通过引用整体并入本文。LT PureB工艺与标准CMOS工艺的集成允许在单个管芯上创建多像素检测器(成像器)，以用于对低穿透深度辐射进行成像。然而，LT PureB工艺的特点是具有非常高的薄层电阻，这使得无法进行高速成像。

存在对能够检测低能量(低穿透深度)电子的极快像素化辐射检测器的技术需求。创建这样的检测器的一种解决方案是在单个硅管芯上将HT PureB工艺与标准CMOS工艺相结合。HT PureB工艺提供浅p-n结，以用于检测任何低穿透深度粒子：带电和不带电的光子、例如DUV和EUV光子，或者低能电子，对此PureB技术(晶体硅上的CVD硼沉积)有利于高读出速度、以及硅之上的薄而致密的保护和钝化非晶硼层。将CMOS读出电子电路与辐射响应元件放置在同一个硅管芯上可以缩短信号路径、减小寄生电阻和电容，并且实现高能效和非常快速的信号处理。

然而，实现这些益处的一个技术挑战是在HT PureB工艺中用于硅上硼的化学气相沉积(CVD)的温度通常高于700℃。如果先进行处理，这样的温度可能会损坏CMOS部件。

根据实施例的一个方面，通过将管芯的CMOS处理分为两部分来克服技术挑战：(1)要在纯硼的HT CVD之前执行的第一部分，以及(2)要在纯硼的HT CVD之后执行的第二部分。在HT CVD硼之前创建的CMOS结构被选择为能够在高达800℃的温度下容忍进一步管芯处理的结构。接下来，实现HT PureB CVD工艺(例如，在大约750℃下)，然后是CMOS工艺的其余的不耐高温步骤。以这种方式，关于温度的晶片处理步骤的顺序可以被布置为使得每个步骤使用比先前步骤低的温度。

实现这种处理序列的一种方式使用临时晶片键合-取消键合。图7中示出了使用临时晶片键合-取消键合、具有硼的集成HT CVD的单管芯CMOS图像传感器(CIS)的总体处理序列的示例。该过程以初始结构700开始，该初始结构700是起始晶片W1。接下来，对起始晶片W1的一个表面执行初始CMOS处理702以实现中间结构710。该初始CMOS处理可以包括形成CMOS电路系统的步骤，该CMOS电路系统将容忍在该处理中之后执行的高温CVD步骤。例如，该初始CMOS处理可以达到并且包括多晶硅网格的形成。接着，将第一键合晶片BW1键合到起始晶片W1的具有初始CMOS结构702的部分以实现中间结构720。接下来，将初始晶片W1的除CMOS结构702之外的部分蚀刻掉以形成中间结构730。接下来，使用HT PureB CVD在CMOS层702上沉积硼层742以形成中间结构740。接下来，将第二键合晶片BW2键合到硼层742以实现中间结构750。接下来，将第一键合晶片BW1从CMOS层702取消键合以形成中间结构760。然后执行CMOS处理的第二部分以创建CMOS结构层772并且因此实现中间结构770。然后将第三键合晶片BW3键合到CMOS结构层772以实现中间结构780。最后，将键合层BW2从硼层742取消键合以实现最终结构790。应当理解，最终结构可能会经历附加的处理步骤。对于每个键合/取消键合步骤，必须根据键合/取消键合步骤之前和之后的适当热处理序列选择适当的键合/取消键合技术。

图8A-8D更详细地示出了图7的整体过程。图8A的最上面部分示出了施加到起始晶片W1的一个表面以实现中间结构710的初始CMOS处理702。该初始CMOS处理可以包括形成CMOS电路系统的步骤，该CMOS电路系统将容忍在该处理中之后执行的高温CVD步骤。例如，该初始CMOS处理可以达到并且包括多晶硅网格的形成。图8A的在图中向下的下一部分示出了第一键合晶片BW1被键合到具有初始CMOS结构702的起始晶片W1的部分以实现中间结构720。图8A的向下的下一部分示出了除了CMOS层702被蚀刻掉以形成中间结构730之外的初始晶片W1的部分。

转向图8B，图8B的最顶部部分示出了使用HTPureB CVD在CMOS层702上沉积硼层742以形成中间结构740。图8B的在图中向下的下一部分示出了第二键合晶片BW2被键合到硼层742以实现中间结构750。

转向图8C，图8C的最顶部的部分示出了从CMOS层702取消键合第一键合晶片BW1以形成中间结构760。图8C的向下的下一部分示出了执行CMOS处理的第二部分以创建CMOS结构层772并且因此实现中间结构770。

图8D的最顶部部分示出了将第三键合晶片BW3键合到CMOS结构层772以实现中间结构780。最后，将第二键合晶片BW2从硼层742取消键合以实现最终结构790。

图9是示出根据实施例的一个方面使用临时晶片键合-取消键合来制造单管芯CMOS检测器的工艺步骤的流程图。在步骤S10中，对起始晶片执行初始CMOS处理。进行这种处理是为了仅形成能够容忍后续步骤、特别是高温CVD沉积步骤的高热量的结构。在步骤S20中，将第一键合晶片键合到起始晶片的已处理侧。在步骤S30中，蚀刻起始晶片以暴露部分已CMOS处理表面。在步骤S40中，使用例如HT PureB CVD在已CMOS处理表面上沉积诸如纯硼等材料层。在步骤S50中，将第二键合晶片键合到硼层。在步骤S60中，将第一键合晶片从第二键合晶片及其层的组合取消键合。在步骤S70中，对已CMOS处理层执行附加CMOS处理。在该步骤中，可以形成不能容忍诸如HT PureB CVD等高温步骤的结构，因为这样的步骤已经执行。在步骤S80中，将第三键合晶片键合到已CMOS处理层。在步骤S90中，将第二键合晶片从第三本体晶片与其层的组合取消键合。

可以使用以下条款进一步描述实施例：

1.一种检测器，包括：

半导体结构，具有p-n结；以及

用于所述p-n结的顶部电极，所述顶部电极提供用于检测电子或电磁辐射的有效区域，所述顶部电极包括掺杂层和至少部分在所述掺杂层下方的掩埋部分，所述掩埋部分被配置为减小所述顶部电极的串联电阻。

2.根据条款1所述的检测器，其中：

所述检测器被配置用于扫描电子显微镜(SEM)检查系统中的透镜内或轴上操作，以及

所述半导体结构具有孔，扫描光束穿过所述孔被传送到目标。

3.根据条款1所述的检测器，其中所述掩埋部分被配置为减小所述顶部电极的串联电阻而不改变被提供用于检测的所述有效区域。

4.根据条款1所述的检测器，其中：

所述半导体结构是硅基半导体结构，

所述顶部电极是阳极电极，以及

所述掺杂层掺杂有p型掺杂剂。

5.根据条款4所述的检测器，其中所述顶部电极的所述掩埋部分是通过对与所述掺杂层相同类型的掺杂剂的热处理来形成的。

6.根据条款5所述的检测器，其中用于形成所述顶部电极的所述掩埋部分的所述掺杂剂通过化学气相沉积工艺被沉积到所述半导体结构上。

7.根据条款4所述的检测器，其中所述掺杂层的所述p型掺杂剂包括硼。

8.根据条款1所述的检测器，其中：

所述半导体结构是硅基半导体结构，

所述顶部电极是阴极电极，以及

所述掺杂层掺杂有n型掺杂剂。

9.根据条款8所述的检测器，其中所述顶部电极的所述掩埋部分是通过对与所述掺杂层相同类型的掺杂剂的热处理来形成的。

10.根据条款9所述的检测器，其中用于形成所述顶部电极的所述掩埋部分的所述掺杂剂通过化学气相沉积工艺被沉积到所述半导体结构上。

11.根据条款9所述的检测器，其中用于所述顶部电极的所述掩埋部分和所述掺杂层的所述相同类型的掺杂剂是不同的n型掺杂剂。

12.根据条款8所述的检测器，其中所述掺杂层的所述n型掺杂剂包括砷、磷或锑中的一种或多种。

13.根据条款1所述的检测器，还包括顶部电极金属触点，其设置在所述半导体结构的周边之上、并且与所述顶部电极的所述掺杂层部分重叠，其中所述顶部电极的所述掩埋部分减小了所述顶部电极的所述串联电阻，以促进由所述p-n结通过对所述电子或电磁辐射的所述检测而生成的电流在所述顶部电极金属触点处可用。

14.根据条款1所述的检测器，还包括设置在所述掺杂层之上的覆盖层。

15.根据条款14所述的检测器，其中所述覆盖层是导电层。

16.根据条款1所述的检测器，其中所述p-n结是p-i-n结。

17.根据条款1所述的检测器，其中：

所述检测器是二次电子(SE)检测器并且对所述电子的所述检测包括对来自所述目标的反向散射电子的检测，或者

所述检测器是辐射检测器并且对所述电磁辐射的所述检测包括对来自所述目标的反向散射电磁辐射的检测。

18.根据条款1所述的检测器，其中所述顶部电极的所述掩埋部分包括在由所述顶部电极提供的所述有效区域中的多个掩埋分段。

19.根据条款18所述的检测器，其中所述多个掩埋分段彼此不交叉。

20.根据条款19所述的检测器，其中所述多个掩埋分段包括直线分段、弯曲分段、或直线分段和弯曲分段两者。

21.根据条款19所述的检测器，其中所述多个掩埋分段被布置成网格配置。

22.根据条款19所述的检测器，其中所述多个掩埋分段被布置成径向配置。

23.根据条款1所述的检测器，其中所述检测器被配置用于SEM检查系统中的离轴操作。

24.一种检测器，包括：

具有孔的半导体结构，扫描光束穿过所述孔被传送到目标，所述半导体结构具有p-n结；

用于所述p-n结的顶部电极，所述顶部电极提供用于检测电子或电磁辐射的有效区域，并且所述顶部电极包括掺杂层；以及

隔离结构，形成在所述半导体结构中靠近所述孔的侧壁处并且被配置为将所述有效区域与所述孔的所述侧壁电隔离。

25.根据条款24所述的检测器，其中所述孔形成在所述半导体结构的中心处。

26.根据条款24所述的检测器，其中所述隔离结构被配置为通过被配置为限制由所述p-n结形成的耗尽区到达所述孔的所述侧壁而将所述有效区域与所述孔的所述侧壁电隔离。

27.根据条款24所述的检测器，其中所述隔离结构与所述孔的所述侧壁之间的距离小于60微米。

28.根据条款24所述的检测器，其中所述隔离结构是基本平行于但不接触所述孔的所述侧壁的深沟槽结构。

29.根据条款28所述的检测器，其中所述深沟槽结构包括掺杂侧壁并且提供无缺陷停止平面，以通过限制由所述p-n结形成的耗尽区到达所述孔的所述侧壁来电隔离所述有效区域。

30.根据条款24所述的检测器，其中所述隔离结构是基本平行于并且邻近于所述孔的所述侧壁的掺杂层。

31.根据条款30所述的检测器，其中所述隔离结构与所述孔的所述侧壁之间的距离小于1微米。

32.根据条款30所述的检测器，其中所述掺杂层与所述孔的所述侧壁接触。

33.根据条款24所述的检测器，其中：

所述半导体结构是硅基半导体结构，

所述顶部电极是阳极电极，以及

所述掺杂层掺杂有p型掺杂剂。

34.根据条款33所述的检测器，其中所述掺杂层的所述p型掺杂剂包括硼。

35.根据条款24所述的检测器，其中：

所述半导体结构是硅基半导体结构，

所述顶部电极是阴极电极，以及

所述掺杂层掺杂有n型掺杂剂。

36.根据条款35所述的检测器，其中所述掺杂层的所述n型掺杂剂包括砷、磷或锑中的一种或多种。

37.根据条款24所述的检测器，其中所述p-n结是p-i-n结。

38.根据条款24所述的检测器，其中：

所述检测器是二次电子(SE)检测器，并且对所述电子的所述检测包括对来自所述目标的反向散射电子的检测，或者

所述检测器是辐射检测器，并且对所述电磁辐射的所述检测包括对来自所述目标的反向散射电磁辐射的检测。

39.根据条款24所述的检测器，其中所述检测器被配置用于扫描电子显微镜(SEM)检查系统中的透镜内或轴上操作。

40.一种检测器，包括：

具有孔的半导体结构，扫描光束穿过所述孔被传送到目标，所述半导体结构具有p-n结；

用于所述p-n结的顶部电极，所述顶部电极提供用于检测电子或电磁辐射的有效区域，所述顶部电极包括掺杂层和至少部分在所述掺杂层下方的掩埋部分，所述掩埋部分被配置为减小所述顶部电极的串联电阻而不改变为所述反向散射的所述检测而提供的所述有效区域；以及

隔离结构，形成在所述半导体结构中靠近所述孔的侧壁处并且被配置为将所述有效区域与所述孔的所述侧壁电隔离。

41.根据条款40所述的检测器，其中所述孔形成在所述半导体结构的中心处。

42.根据条款40所述的检测器，其中：

所述半导体结构是硅基半导体结构，

所述顶部电极是阳极电极，

所述掺杂层掺杂有p型掺杂剂，以及

所述顶部电极的所述掩埋部分是通过对与所述掺杂层相同类型的掺杂剂的热处理来形成的。

43.根据条款42所述的检测器，其中用于形成所述顶部电极的所述掩埋部分的所述掺杂剂通过化学气相沉积工艺被沉积到所述半导体结构上。

44.根据条款42所述的检测器，其中所述掺杂层的所述p型掺杂剂包括硼。

45.根据条款40所述的检测器，其中：

所述半导体结构是硅基半导体结构，

所述顶部电极是阴极电极，

所述掺杂层掺杂有n型掺杂剂，以及

所述顶部电极的所述掩埋部分是通过对与所述掺杂层相同类型的掺杂剂的热处理来形成的。

46.根据条款45所述的检测器，其中用于形成所述顶部电极的所述掩埋部分的所述掺杂剂通过化学气相沉积工艺被沉积到所述半导体结构上。

47.根据条款45所述的检测器，其中用于所述顶部电极的所述掩埋部分和所述掺杂层的所述相同类型的掺杂剂是不同的n型掺杂剂。

48.根据条款45所述的检测器，其中所述掺杂层的所述n型掺杂剂包括砷、磷或锑中的一种或多种。

49.根据条款40所述的检测器，其中所述隔离结构是：

具有掺杂侧壁的深沟槽结构，基本平行于但不接触所述孔的所述侧壁，或者

掺杂层，基本平行于并且邻近于所述孔的所述侧壁。

50.根据条款40所述的检测器，其中：

所述检测器是二次电子(SE)检测器，并且对所述电子的所述检测包括对来自所述目标的反向散射电子的检测，或者

所述检测器是辐射检测器，并且对所述电磁辐射的所述检测包括对来自所述目标的反向散射电磁辐射的检测。

51.根据条款40所述的检测器，其中所述检测器被配置用于扫描电子显微镜(SEM)检查系统中的透镜内或轴上操作。

52.一种在半导体检测器中形成顶部电极的掩埋部分的方法，所述方法包括：

在具有所述顶部电极的有效区域的半导体结构的表面上沉积掺杂剂层；以及

施加热处理以将掺杂剂从所述掺杂剂层驱动到所述半导体结构中、并且至少部分驱动到所述顶部电极的检测层下方，以形成所述顶部电极的所述掩埋部分，所述顶部电极的所述掩埋部分包括减小所述顶部电极的串联电阻的多个掩埋分段。

53.根据条款52所述的方法，其中形成所述多个掩埋分段包括形成：

彼此不交叉的多个掩埋分段，

包括直线分段、弯曲分段、或直线分段和弯曲分段两者的多个掩埋分段，

布置成网格配置的多个掩埋分段，或者

布置成径向配置的多个掩埋分段。

54.根据条款52所述的方法，其中所述掺杂剂层的所述沉积包括通过化学气相沉积工艺沉积所述掺杂剂层。

55.根据条款52所述的方法，还包括在所述掺杂剂层之上沉积覆盖层，其中所述覆盖层是在所述热处理的施加之前沉积的。

56.根据条款52所述的方法，其中所述覆盖层是介电层。

57.根据条款52所述的方法，其中：

所述顶部电极是阳极电极，以及

所述掺杂层中的所述掺杂剂包括p型掺杂剂。

58.根据条款57所述的方法，其中所述p型掺杂剂包括硼。

59.根据条款57所述的方法，其中所述检测层的掺杂剂与所述掺杂剂层的所述掺杂剂类型相同。

60.根据条款52所述的方法，其中：

所述顶部电极是阴极电极，以及

所述掺杂层中的掺杂剂包括n型掺杂剂。

61.根据条款60所述的方法，其中所述n型掺杂剂包括砷、磷或锑中的一种或多种。

62.根据条款60所述的方法，其中所述检测层的掺杂剂与所述掺杂剂层的所述掺杂剂类型相同。

63.根据条款52所述的方法，其中：

所述检测器是被配置为检测所述有效区域之上的电子的二次电子(SE)检测器，或者

所述检测器是被配置为检测所述有效区域之上的电磁辐射的辐射检测器。

64.一种检测器，包括：

在衬底的第一侧的第一导电类型的第一层，用于形成阳极电极以接收扫描电子显微镜(SEM)检查系统的二次电子；

在所述衬底的所述第一侧的所述第一导电类型的掩埋部分，用于减小所述阳极电极的串联电阻；以及

第二导电类型的第二层，用于使得能够形成包括所述第一层和所述第二层的p-n二极管。

65.根据条款64所述的检测器，其中所述掩埋部分的形成包括在所述衬底中注入掺杂剂。

66.根据条款65所述的检测器，其中所述掺杂剂包括硼。

67.根据条款64所述的检测器，其中所述掩埋部分形成网格。

68.一种衬底，包括：

包括孔的半导体结构，所述半导体结构包括围绕所述孔的深沟槽隔离；

在所述半导体结构的第一侧的第一导电类型的第一层，用于接收SEM系统的二次电子；以及

第二导电类型的第二层，用于使得能够在所述半导体结构中形成包括所述第一层和所述第二层的p-n二极管，其中所述第二层与所述深沟槽隔离相邻。

69.一种制造半导体检测器的方法，所述半导体检测器包括用于响应于接收到辐射而生成信号的元件和电连接到所述元件的电路系统，所述电路系统包括不能承受超过温度T的处理温度的至少一个结构，所述方法包括以下步骤：

制造所述电路系统的第一部分，所述第一部分能够承受所述温度T；

在所述温度T下执行处理步骤；以及

制造所述电路系统的第二部分，所述第二部分包括不能承受所述温度T的结构。

70.根据条款69所述的方法，其中在所述温度T下执行处理步骤包括执行高温化学气相沉积。

71.根据条款70所述的方法，其中执行高温化学气相沉积包括执行硼的高温化学气相沉积。

72.根据条款71所述的方法，其中执行硼的高温化学气相沉积包括纯硼的高温化学气相沉积。

73.根据条款69至72中任一项所述的方法，其中制造所述电路系统的第一部分包括CMOS电路系统的部分制造。

74.根据条款69至73中任一项所述的方法，其中制造所述电路系统的第二部分包括CMOS电路系统的完全制造。

75.根据条款69至74中任一项所述的方法，其中所述温度T高于700℃。

76.一种制造半导体检测器的方法，所述半导体检测器包括用于响应于接收到辐射而生成信号的元件和电连接到所述元件的CMOS电路系统，所述CMOS电路系统包括不能承受超过700℃的处理温度T的至少一个结构，所述方法包括以下步骤：

制造所述CMOS电路系统的第一部分，所述第一部分能够承受所述温度T；

在所述温度T下执行HT PureB CVD处理步骤；以及

制造所述CMOS电路系统的第二部分，所述第二部分包括不能承受所述温度T的结构。

77.一种用于制造单管芯半导体检测器的工艺，所述工艺包括以下步骤：

提供起始晶片；

在所述起始晶片的已处理侧执行第一部分电路形成步骤以形成第一部分电路层，所述第一部分电路形成步骤限于形成能够承受处理温度T的电路系统；

将第一键合晶片键合到所述第一部分电路层；

蚀刻掉所述起始晶片的一部分以暴露所述第一部分电路层；

在所述第一部分电路层上沉积硼层；

将第二键合晶片键合到所述硼层；

将所述第一键合晶片从所述第一部分电路层取消键合；

对所述第一部分电路层执行第二部分电路形成步骤以形成已完成电路层，所述第二部分电路形成步骤包括形成不能承受所述处理温度T的电路结构；

将第三键合层键合到所述已完成电路层；以及

将所述第二键合晶片从所述硼层取消键合。

78.根据条款77所述的工艺，其中执行第一部分电路形成步骤包括执行第一部分CMOS电路形成步骤。

79.根据条款77或78中任一项所述的工艺，其中对第一部分电路层执行第二部分电路形成步骤以形成已完成电路层包括对所述第一部分电路层执行第二部分CMOS电路形成步骤以形成已完成CMOS电路层。

80.根据条款77至79中任一项所述的工艺，其中在所述第一部分电路层上沉积硼层包括使用HT PureB CVD。

81.根据条款77至80中任一项所述的工艺，其中所述温度T高于700℃。

82.一种单管芯半导体检测器，包括用于响应于接收到辐射而生成信号的元件和电连接到所述元件的CMOS电路系统，所述CMOS电路系统包括不能承受超过700℃的处理温度T的至少一个结构，所述半导体检测器是通过包括以下步骤的方法来制造的：

制造所述CMOS电路系统的第一部分，所述第一部分能够承受所述温度T；

在所述温度T下执行HT PureB CVD处理步骤；以及

制造所述CMOS电路系统的第二部分，所述第二部分包括不能承受所述温度T的结构。

本公开(包括图1-9及其相应描述)提供了各种提高SEM系统中使用的半导体检测器的灵敏度、效率和带宽的技术。例如，本公开描述了顶部电极的“掩埋网格”或“掩埋部分”与纯硼技术(例如，用于阴极电极的纯硼层或类似层)相结合使用以在电子检测中实现低噪声和高速响应，其中没有过滤/吸收金属堆叠(例如，铝网格240用于有效区域(在极紫外EUV应用中就是这种情况))。此外，本公开描述了使用隔离结构来最大化有效区域以及半导体检测器的一定分段内的入射电子的新的定位分辨率(例如，径向配置)。

结合附图描述的各种图示出了各种实施例的可能实现的架构、布置、功能和操作的示例。关于流程图，每个框可以代表整个方法或过程的一部分。还应当注意，在一些替代实现中，流程图的框中标注的功能可以不按标注的顺序发生和/或与不同框的功能同时发生。

应当理解，所描述的实施例不是相互排斥的，并且结合一个示例实施例而描述的元素、组件、材料或步骤可以以合适的方式与其他实施例组合或从其他实施例中被去除以实现期望的设计目标。

如本文中使用的，除非另外具体说明，否则术语“或”涵盖所有可能的组合，除非不可行。例如，如果声明一个组件可以包括A或B，则除非另外明确说明或不可行，否则该组件可以包括A、或B、或A和B。作为第二示例，如果声明一个组件可以包括A、B或C，则除非另有明确说明或不可行，否则组件可以包括A、或B、或C、或A和B、或A和C、或B和C、或A和B和C。

此外，除非另有说明或从上下文中清楚地指向单数形式，否则本申请和所附权利要求中使用的冠词“一个(a)”和“一个(an)”通常应当被解释为表示“一个或多个”。

在权利要求中使用附图编号或附图参考标签旨在促进对权利要求的解释。这种使用不应当被解释为必然将这些权利要求的范围限制在相应图中所示的实施例或实现。

将进一步理解，本领域技术人员可以在不偏离所附权利要求中表达的范围的情况下对为了解释所描述的各方面或实施例的性质而描述和示出的部件的细节、材料和布置进行各种改变。