一种加快字线建立时间的方法和装置

技术领域

本发明涉及存储器技术领域，尤指一种加快字线建立时间的方法和装置。

背景技术

在存储器设计中，存储单元是以矩阵阵列形式排布的，在NOR闪存设计中，存储单元阵列通常以字线和位线来解码。例如1个8x4的NOR闪存存储单元阵列，如图7器件701，由8根字线(WL)，4根位线(BL)以及共同连接的源线(SL)连接成一个阵列。当存储单元需要进行读写操作时，需要选中对应的字线和位线，并施加相应的电压来完成。在物理连接中，字线是用多晶硅和金属连接的，相邻的字线与字线之间会有寄生的耦合电容。由于耦合电容的耦合作用，会造成物理相邻的两字线的翻转速度变慢，导致延时增加，从而降低存储单元的速度性能。

发明内容

本发明的目的是提供一种加快字线建立时间的方法和装置，通过本方案可以解决上述问题。

本发明提供的技术方案如下：

在一些实施方式中，本发明提供一种加快字线建立时间的方法，包括：

设置存储单元阵列中每根字线的解码地址；

根据所述存储单元阵列中每根字线的解码地址，控制所述存储单元阵列中的字线进行连续地址读写；

其中，在所述字线进行读写时，物理相邻的字线不同时翻转。

在一些实施方式中，还包括：

当字线WL

在一些实施方式中，还包括：

当字线WL

在一些实施方式中，还包括：

当根据解码地址进行解码后，连续解码地址对应的字线在物理排布上不相邻。

在一些实施方式中，本发明还提供一种加快字线建立时间的装置，包括：

设置模块，用于设置存储单元阵列中每根字线的解码地址；

控制模块，用于根据所述存储单元阵列中每根字线的解码地址，控制所述存储单元阵列中的字线进行连续地址读写；

其中，在所述字线进行读写时，物理相邻的字线不同时翻转。

在一些实施方式中，当字线WL

在一些实施方式中，当字线WL

在一些实施方式中，还包括：解码模块，用于：

当根据解码地址进行解码后，连续解码地址对应的字线在物理排布上不相邻。

通过本发明提供的一种加快字线建立时间的方法和装置至少可以实现以下技术效果：

通过本发明提出了一种新的字线排布方法，使得字线翻转时物理相邻字线不存在同时翻转的情况，从而加快了字线的建立时间。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对一种加快字线建立时间的方法和装置的上述特性、技术特征、优点及其实现方式予以进一步说明。

图1是本发明中一种加快字线建立时间的方法的一个实施例的原理图；

图2是本发明中字线解码电路图；

图3是本发明中字线翻转波形示意图；

图4是本发明的字线解码地址表；

图5是现有技术的字线解码驱动及字线物理排布的示意图；

图6是现有技术中的字线排布的字线翻转波形示意图；

图7是现有技术中的一个8x4 NOR闪存阵列示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本申请。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。

为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

在一个实施例中，如图1所示，本发明提供一种加快字线建立时间的方法，包括：

S101设置存储单元阵列中每根字线的解码地址。

具体的，在存储器设计中，存储单元是以矩阵阵列形式排布的，在NOR闪存设计中，存储单元阵列通常以字线和位线来解码。

在本实施例中的字线解码电路其作用是将外部输入的存储器地址，解码选中存储单元阵列的字线。当存储单元需要进行读写操作时，需要选中对应的字线，并施加相应的电压来完成。字线解码电路，是产生字线信号的驱动电路，通过输入地址，解码选中对应的字线并施加相应的电压。

在现有技术中，图5所示是字线驱动电路以及字线排列顺序。在物理连接中，字线(WL[n]，，n＝0，，1，，2……)是用多晶硅和金属连接的，相邻的字线与字线之间会有寄生的耦合电容(Cc)。图6所示是两根相邻字线切换翻转的示意图。字线WL[n]与WL[n+1]是相邻的两根字线，当字线地址切换时，WL[n]由选中变成不选中，电压从‘1’变成‘0’；而WL[n+1]则是由不选中变为选中，电压从‘0’变成‘1’。由于WL[n]与WL[n+1]是物理相邻的，两根字线之间有耦合电容，当两根字线同时变化，且变化方向相反时，由于电容的耦合作用，会造成两根字线的翻转速度变慢，延时增加，从而降低存储单元的速度性能。为了减小上述延时造成的性能影响，通常需要增加字线解码电路的驱动尺寸来加快字线的建立。

在本实施例中，通过提前设置存储单元阵列中每根字线的解码地址，使得在连续地址进位时，当字线WL[n]翻转时，与它相邻的字线WL[n-1]’和WL[n+1]’都是保持不变的，没有相反方向的变化，减小了对字线建立时间的影响。

S102根据所述存储单元阵列中每根字线的解码地址，控制所述存储单元阵列中的字线进行连续地址读写。

其中，在所述字线进行读写时，物理相邻的字线不同时翻转。

如图2所示器件201是传统的字线排布方法，连续地址对应的字线在物理实现中是相邻的。

在本实施例中，本发明提出了一种新的字线排布方法，在存储器地址连续进位时，消除了传统方法中相邻字线耦合带来的速度下降的问题。如图2所示所示器件202是本发明提出的新的字线排布方法，根据这种方法排布的新的存储器阵列，如图3所示在连续地址进位时，当字线WL[n]翻转时，与它相邻的字线WL[n-1]’和WL[n+1]’都是保持不变的，没有相反方向的变化，减小了对字线建立时间的影响。

通过本发明提出了一种新的字线排布方法，使得字线翻转时物理相邻字线不存在同时翻转的情况，从而加快了字线的建立时间。

本发明通过新提出的字线排布方法，减小了相邻字线之间耦合电容对字线建立时间的影响，提高了存储单元的性能并可以减小字线驱动电路的面积。

具体的，本发明加快了字线的建立时间；同时相对应的，在达到同样速度性能的设计目标下，本实施例的方案相比传统方案可以减小字线驱动晶体管的尺寸，从而能减小面积。

在一个实施例中，还包括：

当字线WL

在本实施例中，设置连续解码的地址对应的字线在物理排布上不相邻，即物理相邻的字线，对应解码地址在应用时为非连续。

如图4所示的字线解码地址表，表明了字线地址和字线解码对应关系，通常的在存储阵列进行连续地址操作时，地址会自动由低位地址累加到高位地址，相应的字线解码也会按照对应的地址按顺序被选中。例如，当地址从000进位到001时，选中的字线从WL[0]切换到WL[1]，以此类推。

在本实施例中，如图4所示的字线解码地址表，本方案是基于字线切换顺序为0～7(或7～0)依次翻转的应用。实际上对于通用存储器而言，可能是随机切换，也可能是顺序切换。针对连续地址操作，或数据块操作时，通常字线会按照顺序依次翻转。本发明主要是针对连续地址操作或连续数据块操作的应用。

在一个实施例中，还包括：

当字线WL

在本实施例中，此处WL[n]与WL[n-1]’/WL[n+1]’是物理上相邻的，其对应的解码地址在应用时为非连续操作。

在现有技术中，由于WL[n]与WL[n-1]/WL[n+1]在物理上相邻，其对应的解码地址为连续操作，具体举例为：

在现有技术中，如图2所示的器件201，结合说明书附图4，当地址从000切换为001时，字线WL[0]由选中状态切换为不选中状态，即信号由‘1’变为‘0’；同时字线WL[1]由未选中状态切换为选中状态，即信号由‘0’变为‘1’。由于字线WL[0]和WL[1]在物理上相邻，他们之间存在耦合电容，这种相反的变化(1->0，0->1)经过耦合电容的作用，会影响其切换的速度。

在本实施例的方法中，地址000和001对应的字线WL[0]和WL[1]在物理上不相邻，当WL[0]/WL[1]切换时，它们各自物理相邻的字线并没有发生翻转(即保持未选中状态不变)，因而消除了现有技术的缺点。

具体的，每个地址对应一根字线，读写操作时，只有地址对应的字线被选中；当地址切换时，有两根字线(前后地址对应)会发生切换；其余字线则保持原状。

在一个实施例中，还包括：

当根据解码地址进行解码后，连续解码地址对应的字线在物理排布上不相邻。

在一个实施例中，本发明还提供一种加快字线建立时间的方法，包括步骤：

本发明通过新提出的字线排布方法，减小了相邻字线之间耦合电容对字线建立时间的影响，提高了存储单元的性能并可以减小字线驱动电路的面积。

(1)由多个字线和位线组成存储阵列。(2)对该存储阵列的连续地址进行操作。此存储器的操作一般为：数据读操作和写操作，对于闪存(flash)存储器而言，写操作又可分为数据擦除和数据编程操作。(3)连续地址解码对应的字线在物理排布上不相邻。针对连续地址操作，或数据块操作的应用。比如spi接口的串行flash，在数据读取时，其地址是根据输入地址累加的，直至退出读操作模式。(4)在物理排布上，不局限于图2所示特定的实施方式。

A：实施原则即为：连续地址解码对应的字线在物理排布上不相邻。

本文示例性描述的实施例：字线物理排布顺序为：

WL[0]/WL[5]/WL[2]/WL[7]/WL[4]/WL[1]/WL[6]/WL[3]；

在其他实施例中：字线物理排布顺序为：

WL[2]/WL[7]/WL[4]/WL[1]/WL[6]/WL[3]/WL[0]/WL[5]。

其他实施例并未全部列出，符合实施原则即为本发明所保护的范围。

需要理解的是，本发明并不局限于如图2所示的特定实施方式，本领域技术人员可以在本发明保护的范围内做出各种变化或修改，并不影响本发明的实质内容。

在一个实施例中，本发明还提供一种加快字线建立时间的装置，包括：

设置模块，用于设置存储单元阵列中每根字线的解码地址；

控制模块，用于根据所述存储单元阵列中每根字线的解码地址，控制所述存储单元阵列中的字线进行连续地址读写；

其中，在所述字线进行读写时，物理相邻的字线不同时翻转。

在一个实施例中，当字线WL

在一个实施例中，当字线WL

在一个实施例中，还包括：解码模块，用于：

当根据解码地址进行解码后，连续解码地址对应的字线在物理排布上不相邻。

基于上述实施例，在本实施例中与方法实施例相同的部分就不一一赘述了。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各程序模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的程序模块完成，即将所述装置的内部结构划分成不同的程序单元或模块，以完成以上描述的全部或者部分功能。实施例中的各程序模块可以集成在一个处理单元中，也可是各个单元单独物理存在，也可以两个或两个以上单元集成在一个处理单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件程序单元的形式实现。另外，各程序模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的实施例中，应该理解到，所揭露的系统，可以通过其他的方式实现。示例性的，以上所描述的实施例仅仅是示意性的，示例性的，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，示例性的，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性、机械或其他的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可能集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。