半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

半导体工艺中的先进制程控制(APC，Advanced Process Control)研究的目的在于有效的监控工艺过程与机台，以提高良率和总体设备效能。

随着半导体工艺节点的不断减小，半导体器件加工时的工艺窗口越来越小，这就对集成电路设备和检测设备提出了更为严格的工艺控制要求，以往的统计制程控制(SPC，Statistical Process Control)和单独对某一参数的控制方法已经不能适应当前的工艺技术要求，因而先进制程控制技术成为半导体工艺的关键技术之一。先进制程控制技术作为一种主要的解决方案逐渐得到了包括半导体设备供应商、测量设备供应商以及制造厂商等的认同，目前已经在化学机械研磨、化学气相沉积、光刻和刻蚀等工艺中逐步推广应用。

先进制程控制技术的目标是用于解决不同晶圆之间，由于工艺过程中各项参数和性能指标波动所导致的结果平均值的漂移问题，可以有效缩短测量所需时间、及时调整工艺变量，它的实施有助于提高生产率、降低能耗、改善产品质量和连续性、以及改善工艺的安全性等，使得工艺设备能够实现更加严格的工艺窗口，满足半导体工艺节点不断减小的要求。

尽管现有技术中采用了先进制程控制技术对刻蚀工艺进行控制，但是现有技术中仍存在晶圆生产良率低且可靠性低的问题。

发明内容

本发明解决的技术问题是提供一种半导体结构的形成方法，以提升晶圆生产良率和可靠性。

为解决上述问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底以及位于所述基底上的待刻蚀层，所述衬底包括第一区和第二区；在所述第一区上形成若干沿第一方向平行排布的第一初始掩膜结构，在所述第二区上形成若干沿所述第一方向平行的第二掩膜结构，所述初始第一掩膜结构在所述第一方向上具有第一宽度尺寸和第一宽度偏差尺寸，所述第二掩膜结构在所述第一方向上具有第二宽度偏差尺寸差；在所述待刻蚀层上和第二掩膜结构上形成第一牺牲层，所述第一牺牲层暴露出所述第一区和第一初始掩膜结构；基于第一先进制程控制技术，以所述第一牺牲层为掩膜对所述第一初始掩膜结构进行刻蚀处理，形成第一掩膜结构，所述第一掩膜结构在所述第一方向上具有第二宽度尺寸和第三宽度偏差尺寸，所述第二宽度尺寸小于所述第一宽度尺寸，且所述第三宽度偏差尺寸与所述第二宽度偏差尺寸相等；去除所述第一牺牲层；基于第二先进制程控制技术，形成覆盖所述第一掩膜结构和所述第二掩膜结构的保护层，使得所述第一掩膜结构和所述保护层形成第一图形化结构，所述第二掩膜结构和所述保护层形成第二图形化结构，所述第一图形化结构在所述第一方向具有第四偏差宽度尺寸，所述第二图形化结构在所述第一方向具有第五宽度偏差尺寸，且所述第四宽度偏差尺寸和所述第五宽度偏差尺寸相等；以所述第一图形化结构和所述第二图形化结构为掩膜刻蚀所述待刻蚀层，在所述第一区形成若干第一器件结构，在所述第二区形成若干第二器件结构。

可选的，所述第四宽度偏差尺寸为0；所述第五宽度偏差尺寸为0。

可选的，所述待刻蚀层还包括第三区，所述第三区上具有若干沿所述第一方向平行排布的第三掩膜结构，所述第三掩膜结构在所述第一方向上具有第六偏差尺寸。

可选的，在去除所述第一牺牲层之后，且在形成所述保护层之前，还包括：在所述待刻蚀层上和第三掩膜结构上形成第二牺牲层，所述第二牺牲层暴露出所述第一掩膜结构和所述第二掩膜结构；在形成所述保护层之后，所述第四宽度偏差尺寸等于所述第六宽度偏差尺寸，所述第五宽度偏差尺寸等于所述第六宽度偏差尺寸。

可选的，基于第三先进制程控制技术形成所述第一器件结构和所述第二器件结构，且在形成所述第一器件结构和所述第二器件结构的过程中，还包括：以所述第三掩膜结构刻蚀所述待刻蚀层，在所述第三区形成若干第三器件结构，所述第一器件结构在所述第一方向上具有第七宽度偏差尺寸，所述第二器件结构在所述第一方向上具有第八宽度偏差尺寸，所述第三器件结构在所述第一方向上具有第九宽度偏差尺寸。

可选的，所述第七宽度偏差尺寸为0；所述第八宽度偏差尺寸为0；所述第九宽度偏差尺寸为0。

可选的，所述第一初始掩膜结构和所述第二掩膜结构的形成方法包括：在所述待刻蚀层上形成掩膜材料层；在所述掩膜材料层上形成图形化层，所述图形化层暴露出部分所述掩膜材料层的顶部表面；以所述图形化层为掩膜刻蚀所述掩膜材料层，直至暴露出所述待刻蚀层的顶部表面为止，形成所述第一初始掩膜结构和所述第二掩膜结构。

可选的，以所述图形化层为掩膜刻蚀所述掩膜材料层的工艺包括：干法刻蚀工艺。

可选的，所述掩膜材料层的材料包括：氧化硅或氮化硅。

可选的，所述保护层还位于所述待刻蚀层的顶部表面。

可选的，所述保护层的形成工艺包括：原子层沉积工艺。

可选的，所述保护层的材料包括：氧化硅。

可选的，对所述第一初始掩膜结构进行刻蚀处理的工艺包括：干法刻蚀工艺。

可选的，以所述第一掩膜结构、第二掩膜结构以及保护层为掩膜刻蚀所述待刻蚀层的工艺包括：等离子体的干法刻蚀工艺。

可选的，所述待刻蚀层的材料包括：半导体材料；所述半导体材料包括：硅或硅锗。

可选的，所述第一器件结构和所述第二器件结构分别包括：鳍部。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案的半导体结构的形成方法中，利用所述第一先进制程控制技术进行算法优化，使得所述第一掩膜结构具有的第三宽度偏差尺寸与所述第二掩膜结构具有的第二宽度偏差尺寸相等；再通过额外所述第二先进制程控制技术形成全局覆盖的保护层，通过保护层的厚度补偿，能够保证所述第一图形化结构的第四宽度偏差尺寸与所述第二图形化结构的第五宽度偏差尺寸相等，进而省去了额外形成牺牲层再将所述第一掩膜结构进行覆盖的制程步骤。

进一步，所述第四宽度偏差尺寸为0；所述第五宽度偏差尺寸为0，能够实现对多种类型图形的宽度偏差尺寸同时精准消除，进而保证后续图形化传递的精确性，提升晶圆生产良率和可靠性。

进一步，在去除所述第一牺牲层之后，且在形成所述保护层之前，还包括：在所述待刻蚀层上和第三掩膜结构上形成第二牺牲层，所述第二牺牲层暴露出所述第一掩膜结构和所述第二掩膜结构；在形成所述保护层之后，所述第四宽度偏差尺寸等于所述第六宽度偏差尺寸，所述第五宽度偏差尺寸等于所述第六宽度偏差尺寸。利用制程中已有的形成第二牺牲层，所述第二牺牲层暴露出所述第一掩膜结构和所述第二掩膜结构的步骤，能够保证所述第一图形化结构的第四宽度偏差尺寸、所述第二图形化结构的第五宽度偏差尺寸、以及所述第三掩膜结构的第六宽度偏差尺寸相等，进而省去了额外形成牺牲层再将所述第一掩膜结构和第二掩膜结构进行覆盖的制程步骤。

进一步，基于第三先进制程控制技术形成所述第一器件结构和所述第二器件结构，且在形成所述第一器件结构和所述第二器件结构的过程中，还包括：以所述第三掩膜结构刻蚀所述待刻蚀层，在所述第三区形成若干第三器件结构，所述第一器件结构在所述第一方向上具有第七宽度偏差尺寸，所述第二器件结构在所述第一方向上具有第八宽度偏差尺寸，所述第三器件结构在所述第一方向上具有第九宽度偏差尺寸；所述第七宽度偏差尺寸为0；所述第八宽度偏差尺寸为0；所述第九宽度偏差尺寸为0。能够实现对多种类型图形的宽度偏差尺寸同时精准消除，进而所述第一器件结构、第二器件结构和第三器件结构宽度尺寸的精确性，提升晶圆生产良率和可靠性。

附图说明

图1至图3是一种半导体结构的形成方法各步骤结构示意图；

图4至图10是本发明实施例中半导体结构的形成方法各步骤结构示意图；

图11至图18是本发明另一实施例中半导体结构的形成方法各步骤结构示意图。

具体实施方式

正如背景技术所述，尽管现有技术中采用了先进制程控制技术对刻蚀工艺进行控制，但是现有技术中仍存在晶圆生产良率低且可靠性低的问题。以下将结合附图进行具体说明。

图1至图3是一种半导体结构的形成方法各步骤结构示意图。

请参考图1，提供衬底，所述衬底包括基底100以及位于所述基底100上的待刻蚀层101，所述衬底包括第一区I和第二区II，所述第一区I上具有若干沿第一方向平行排布的第一初始掩膜结构102，所述第一初始掩膜结构102具有第一宽度尺寸d1，且所述第一初始掩膜结构102具有第一宽度偏差尺寸Δ1，所述第二区II上具有若干沿所述第一方向平行排布的第二掩膜结构103，所述第二掩膜结构103具有第二宽度偏差尺寸Δ2。

请参考图2，在所述待刻蚀层101上和第二掩膜结构103上形成第一牺牲层104，所述第一牺牲层104暴露出所述第一区I和第一初始掩膜结构102；基于第一先进制程控制技术，对所述第一初始掩膜结构102进行刻蚀处理，形成第一掩膜结构105，所述第一掩膜结构105具有第二宽度尺寸d2，所述第二宽度尺寸d2小于所述第一宽度尺寸d1，且所述第一掩膜结构105不具有宽度偏差尺寸。

请参考图3，在形成所述第一掩膜结构105之后，去除所述第一牺牲层104；在所述第一掩膜结构105的侧壁和顶部表面、以及在所述第二掩膜结构103的侧壁和顶部表面形成保护层106，使得所述第一掩膜结构105和所述保护层106形成第一图形化结构(未标示)，所述第二掩膜结构103和所述保护层106形成第二图形化结构；以所述第一图形化结构和所述第二图形化结构为掩膜刻蚀所述待刻蚀层101，在所述第一区I形成若干第一器件结构107，在所述第二区II形成若干第二器件结构108。

在本实施例中，在形成所述第一初始掩膜结构102和所述第二掩膜结构103的过程中，由于制程的波动，使得所述第一初始掩膜结构102的第一宽度尺寸d1与预设的第一目标宽度尺寸之间存在差别，进而使得所述第一初始掩膜结构102具有所述第一宽度偏差尺寸Δ1，同理使得所述第二掩膜结构103具有所述第二宽度偏差尺寸Δ2。

由于在制程设计上，所述第一掩膜结构105的宽度尺寸与所述第二掩膜结构103的宽度尺寸不同，因此需要再对所述第一初始掩膜结构102进行刻蚀调整。在刻蚀调整的过程中采用了第一先进制程控制技术，使得形成的所述第一掩膜结构105不具有宽度偏差尺寸。

然而，在对所述第一初始掩膜结构102进行刻蚀调整时，需要将所述第二掩膜结构103通过所述第一牺牲层104进行覆盖。因此，采用的第一先进制程控制技术并不能对所述第二掩膜结构103的第二宽度偏差尺寸Δ2进行补偿，进而使得所述第二掩膜结构103的第二宽度偏差尺寸Δ2一直存在。在后续以所述第二图形化结构为掩膜刻蚀所述待刻蚀层101，也会使得最终形成的所述第二器件结构108的特征尺寸存在偏差，进而导致晶圆生产良率和可靠性较低。

另外，由于先进制程控制技术是全局工艺，对各个结构的偏差调整保持一致，若在后续想要再通过一次先进制程控制技术对所述第二宽度偏差尺寸Δ2进行补偿时，还需要形成牺牲层将所述第一掩膜结构105进行覆盖，使得制程步骤增加。

在此基础上，本发明提供一种半导体结构的形成方法，利用所述第一先进制程控制技术进行算法优化，使得所述第一掩膜结构具有的第三宽度偏差尺寸与所述第二掩膜结构具有的第二宽度偏差尺寸相等；再通过额外所述第二先进制程控制技术形成全局覆盖的保护层，通过保护层的厚度补偿，能够保证所述第一图形化结构的第四宽度偏差尺寸与所述第二图形化结构的第五宽度偏差尺寸相等，进而省去了额外形成牺牲层再将所述第一掩膜结构进行覆盖的制程步骤。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

图4至图10是本发明实施例中半导体结构的形成方法各步骤结构示意图。

请参考图4，提供衬底，所述衬底包括基底200以及位于所述基底200上的待刻蚀层201，所述衬底包括第一区I和第二区II。

在本实施例中，所述基底200的材料采用硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。

在本实施例中，所述待刻蚀层201的材料为半导体材料；所述半导体材料为硅。在其他实施例中，所述半导体材料还可以为硅锗。

在其他实施例中，所述待刻蚀层的材料还可以为金属。

在本实施例中，所述第一区I的所述待刻蚀层201用于在后续形成若干第一鳍部，所述第二区II的所述待刻蚀层201用于在后续形成若干第二鳍部，且所述第一鳍部在设计需求上的宽度尺寸较小，且相邻的所述第一鳍部之间的间距尺寸较大，而所述第二鳍部在设计需求上的宽度尺寸较大，且相邻的所述第二鳍部之间的间距尺寸较小。

请参考图5，在所述第一区I上形成若干沿第一方向X平行排布的第一初始掩膜结构202，在所述第二区II上形成若干沿所述第一方向X平行的第二掩膜结构203，所述初始第一掩膜结构202在所述第一方向X上具有第一宽度尺寸d1和第一宽度偏差尺寸Δ1，所述第二掩膜结构203在所述第一方向X上具有第二宽度偏差尺寸Δ2。

在本实施例中，所述第一偏差尺寸Δ1为所述第一初始掩膜结构202的实际宽度和目标宽度之间的偏差，所述第二偏差尺寸Δ2为所述第二掩膜结构203的实际宽度和目标宽度之间的偏差。

在本实施例中，所述第一初始掩膜结构202和所述第二掩膜结构203的形成方法包括：在所述待刻蚀层201上形成掩膜材料层(未图示)；在所述掩膜材料层上形成图形化层(未图示)，所述图形化层暴露出部分所述掩膜材料层的顶部表面；以所述图形化层为掩膜刻蚀所述掩膜材料层，直至暴露出所述待刻蚀层201的顶部表面为止，形成所述第一初始掩膜结构202和所述第二掩膜结构203。

在本实施例中，以所述图形化层为掩膜刻蚀所述掩膜材料层的工艺采用干法刻蚀工艺。

在本实施例中，所述掩膜材料层的材料采用氧化硅；在其他实施例中，所述掩膜材料层的材料还可以采用氮化硅。

请参考图6，在所述待刻蚀层201上和第二掩膜结构203上形成第一牺牲层204，所述第一牺牲层204暴露出所述第一区I和第一初始掩膜结构202。

需要说明的是，为了降低制程成本，所述第一初始掩膜结构202和所述第二掩膜结构203是采用同一张光罩形成。然而，由于所述第一鳍部和所述第二鳍部在特征尺寸上存在不同，因此需要所述第二掩膜结构203和后续形成的第一掩膜结构的特征尺寸也对应不同。然而，受到光刻局限的限制，一张光罩形成的所述第一初始掩膜结构202和所述第二掩膜结构203无法同时满足对应的特征尺寸需求，因此，需要对所述第一初始掩膜结构202进行进一步的调整处理，进一步缩小关键尺寸，进而使得所述第一掩膜结构和所述第二掩膜结构203满足对应的特征尺寸需求。

在本实施例中，在对所述第一初始掩膜结构202进行调整处理时，为了避免对所述第二掩膜结构203造成影响，因此需要采用所述牺牲层204将所述第二掩膜结构203进行覆盖。

在本实施例中，所述牺牲层204的材料采用光刻胶。

请参考图7，基于第一先进制程控制技术，以所述第一牺牲层204为掩膜对所述第一初始掩膜结构202进行刻蚀处理，形成第一掩膜结构205，所述第一掩膜结构205在所述第一方向X上具有第二宽度尺寸d2和第三宽度偏差尺寸Δ3，所述第二宽度尺寸d2小于所述第一宽度尺寸d1，且所述第三宽度偏差尺寸Δ3与所述第二宽度偏差尺寸Δ2相等。

在本实施例在，，所述第三宽度偏差尺寸Δ3为所述第一掩膜结构205的实际宽度和目标宽度之间的偏差。

在本实施例中，利用所述第一先进制程控制技术进行算法优化，使得所述第一掩膜结构202具有的第三宽度偏差尺寸Δ3与所述第二掩膜结构203具有的第二宽度偏差尺寸Δ2相等，进而保证后续再通过额外的先进制程控制技术能够同步消除所述第二宽度偏差尺寸Δ2和所述第三宽度偏差尺寸Δ3。

在本实施例中，对所述第一初始掩膜结构202进行刻蚀处理的工艺采用干法刻蚀工艺。

请参考图8，在形成所述第一掩膜结构205之后，去除所述第一牺牲层204。

在本实施例中，去除所述第一牺牲层204的工艺采用灰化工艺。

请参考图9，在去除所述第一牺牲层204之后，基于第二先进制程控制技术，在所述第一掩膜结构205的侧壁和顶部表面、以及在所述第二掩膜结构203的侧壁和顶部表面形成保护层206，使得所述第一掩膜结构205和所述保护层206形成第一图形化结构，所述第二掩膜结构203和所述保护层206形成第二图形化结构，所述第一图形化结构在所述第一方向X具有第四偏差宽度尺寸Δ4，所述第二图形化结构在所述第一方向X具有第五宽度偏差尺寸Δ5，且所述第四宽度偏差尺寸Δ4和所述第五宽度偏差尺寸Δ5相等。

在本实施例中，所述第四偏差宽度尺寸Δ4为所述第一图形化结构的实际宽度与目标宽度之间的偏差，所述第五偏差宽度尺寸Δ5为所述第二图形化结构的实际宽度与目标宽度之间的偏差。

在本实施例中，利用所述第一先进制程控制技术进行算法优化，使得所述第一掩膜结构205具有的第三宽度偏差尺寸Δ3与所述第二掩膜结构203具有的第二宽度偏差尺寸Δ2相等；再通过额外所述第二先进制程控制技术形成全局覆盖的保护层206，通过保护层206的厚度补偿，能够保证所述第一图形化结构的第四宽度偏差尺寸Δ4与所述第二图形化结构的第五宽度偏差尺寸Δ5相等，进而省去了额外形成牺牲层再将所述第一掩膜结构205进行覆盖的制程步骤。

在本实施例中，所述第四宽度偏差尺寸Δ4为0；所述第五宽度偏差尺寸Δ5为0，能够实现对多种类型图形的宽度偏差尺寸同时精准消除，进而保证后续图形化传递的精确性，提升晶圆生产良率和可靠性。

在本实施例中，所述保护层206的作用是在后续图形化传递的过程中，减少横向刻蚀对所述第一掩膜结构205和所述第二掩膜结构203宽度尺寸的影响，以保证经过图形化传递后形成的所述第一鳍部和所述第二鳍部与目标特征尺寸保持一致。

在本实施例中，所述保护层206还位于所述待刻蚀层201的顶部表面。

在本实施例中，所述保护层206的形成工艺采用原子层沉积工艺。

在本实施例中，所述保护层206的材料采用氧化硅。

需要说明的是，虽然所述保护层206还位于所述待刻蚀层201的顶部表面，但是其厚度很薄，在后续图形化传递的过程中，采用的等离子体刻蚀工艺可以将位于所述待刻蚀层201顶部表面的所述保护层206直接轰击刻蚀掉。因此，在通过原子层沉积工艺形成所述保护层206之后，即使所述保护层206还位于所述待刻蚀层201的顶部表面，也不需要作进一步处理。

请参考图10，以所述第一图形化结构和所述第二图形化结构为掩膜刻蚀所述待刻蚀层201，在所述第一区I形成若干第一器件结构207，在所述第二区II形成若干第二器件结构208。

在本实施例中，以所述第一掩膜结构205、第二掩膜结构203以及保护层206为掩膜刻蚀所述待刻蚀层201的工艺采用等离子体的干法刻蚀工艺。

在本实施例中，所述第一器件结构207和所述第二器件结构208分别为鳍部。即所述第一器件结构207为第一鳍部，所述第二器件结构208为第二鳍部。

在其他实施例中，当所述待刻蚀层的材料为金属时，所述第一器件结构和所述第二器件结构还可以为导电层。

图11至图18是本发明另一实施例中半导体结构的形成方法各步骤结构示意图。

本实施例是在上述实施例的基础上继续对半导体结构的形成方法进行说明，本实施例和上述实施例的不同点在于：所述待刻蚀层201还包括第三区III，所述第三区III上具有若干沿所述第一方向X平行排布的第三掩膜结构，所述第三掩膜结构在所述第一方向X上具有第六偏差尺寸。以下将结合附图进行具体说明。

请参考图11，所述待刻蚀层201还包括第三区III，所述第三区III上具有若干沿所述第一方向X平行排布的第三掩膜结构209，所述第三掩膜结构209在所述第一方向X上具有第六偏差尺寸Δ6。

在本实施例中，所述第六偏差尺寸Δ6为所述第三掩膜结构209的实际宽度和目标宽度之间的偏差。

在本实施例中，所述第三掩膜结构209用于在后续通过图形化传递形成第三器件结构。

在本实施例中，所述第一初始掩膜结构202、第二掩膜结构203和第三掩膜结构209的形成方法包括：在所述待刻蚀层201上形成掩膜材料层(未图示)；在所述掩膜材料层上形成图形化层(未图示)，所述图形化层暴露出部分所述掩膜材料层的顶部表面；以所述图形化层为掩膜刻蚀所述掩膜材料层，直至暴露出所述待刻蚀层201的顶部表面为止，形成所述第一初始掩膜结构202、第二掩膜结构203和第三掩膜结构209。

请参考图12，在所述待刻蚀层201上、所述第二掩膜结构203以及所述第三掩膜结构209上形成第一牺牲层204，所述第一牺牲层204暴露出所述第一区I和第一初始掩膜结构202。

在本实施例中，所述第一牺牲层204的作用与材料和上述的实施例一致，在此将不再进行赘述。

请参考图13，基于第一先进制程控制技术，以所述第一牺牲层204为掩膜对所述第一初始掩膜结构202进行刻蚀处理，形成第一掩膜结构205，所述第一掩膜结构205在所述第一方向X上具有第二宽度尺寸d2和第三宽度偏差尺寸Δ3，所述第二宽度尺寸d2小于所述第一宽度尺寸d1，且所述第三宽度偏差尺寸Δ3与所述第二宽度偏差尺寸Δ2相等。

在本实施例中，所述第三宽度偏差尺寸Δ3为所述第一掩膜结构205的实际宽度和目标宽度之间的偏差。

在本实施例中，对所述第一初始掩膜结构202进行刻蚀处理的工艺与上述实施例中一致，在此将不再进行赘述。

请参考图14，在形成所述第一掩膜结构205之后，去除所述第一牺牲层204。

在本实施例中，去除所述第一牺牲层204的工艺与上述实施例中一致，在此将不再进行赘述。

请参考图15，在去除所述第一牺牲层204之后，在所述待刻蚀层201上和第三掩膜结构209上形成第二牺牲层210，所述第二牺牲层210暴露出所述第一掩膜结构205和所述第二掩膜结构203。

在本实施例中，所述第二牺牲层210的材料采用光刻胶。

请参考图16，在形成所述第二牺牲层210之后，基于第二先进制程控制技术，在所述第一掩膜结构205的侧壁和顶部表面、以及在所述第二掩膜结构203的侧壁和顶部表面形成保护层206，使得所述第一掩膜结构203和所述保护层206形成第一图形化结构，所述第二掩膜结构203和所述保护层206形成第二图形化结构，所述第一图形化结构在所述第一方向X具有第四偏差宽度尺寸Δ4，所述第二图形化结构在所述第一方向X具有第五宽度偏差尺寸Δ5，且所述第四宽度偏差尺寸Δ4和所述第五宽度偏差尺寸Δ5相等。

在本实施例中，所述第四偏差宽度尺寸Δ4为所述第一图形化结构的实际宽度与目标宽度之间的偏差，所述第五偏差宽度尺寸Δ5为所述第二图形化结构的实际宽度与目标宽度之间的偏差。

在本实施例中，所述第四宽度偏差尺寸Δ4不为0，所述第五宽度偏差尺寸Δ5不为0。

在本实施例中，所述第四宽度偏差尺寸Δ4等于所述第六宽度偏差尺寸Δ6，所述第五宽度偏差尺寸Δ5等于所述第六宽度偏差尺寸Δ6。利用制程中已有的形成第二牺牲层210，所述第二牺牲层210暴露出所述第一掩膜结构205和所述第二掩膜结构203的步骤，能够保证所述第一图形化结构的第四宽度偏差尺寸Δ4、所述第二图形化结构的第五宽度偏差尺寸Δ5、以及所述第三掩膜结构209的第六宽度偏差尺寸Δ6相等，进而省去了额外形成牺牲层再将所述第一掩膜结构205和第二掩膜结构203进行覆盖的制程步骤。

在本实施例中，所述保护层206的材料和形成工艺与上述实施例中一致，在此将不再进行赘述。

请参考图17，在形成所述保护层206之后，去除所述第二牺牲层210。

在本实施例中，去除所述第二牺牲层210的工艺采用灰化工艺。

请参考图18，基于第三先进制程控制技术形成所述第一器件结构207和所述第二器件结构208，且在形成所述第一器件结构207和所述第二器件结构208的过程中，以所述第三掩膜结构209刻蚀所述待刻蚀层201，在所述第三区III形成若干第三器件结构211，所述第一器件结构207在所述第一方向X上具有第七宽度偏差尺寸Δ7，所述第二器件结构208在所述第一方向X上具有第八宽度偏差尺寸Δ8，所述第三器件结构211在所述第一方向X上具有第九宽度偏差尺寸Δ9。

在本实施例中，，所述第七宽度偏差尺寸Δ7为所述第一器件结构207的实际宽度与目标宽度之间的偏差，所述第八宽度偏差尺寸Δ8为所述第二器件结构208的实际宽度与目标宽度之间的偏差，所述第九宽度偏差尺寸Δ9为所述第三器件结构211的实际宽度与目标宽度之间的偏差。

在本实施例中，所述第七宽度偏差尺寸Δ7为0；所述第八宽度偏差尺寸Δ8为0；所述第九宽度偏差尺寸Δ9为0。通过所述先进制程控制技术，能够实现对多种类型图形的宽度偏差尺寸同时精准消除，进而所述第一器件结构207、第二器件结构208和第三器件结构211宽度尺寸的精确性，提升晶圆生产良率和可靠性。

在本实施例中，所述第一器件结构207和所述第二器件结构208与上述实施例中一致，在此将不再进行赘述。

在本实施例中，所述第三器件结构211为第三鳍部。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。