频率相位微调系统

技术领域

本发明涉及时间频率技术领域，特别是涉及一种频率相位微调系统。

背景技术

时间是起七个基本物理量之一，时间和频率是个相对关系，目前世界上所用的时间为协调世界钟(UTC，Universal Time Coordinated)，其时间的计量方法主要是采用铯原子钟作为频率源，对频率源进行分频得到基本的时间计时单元。进一步地，除铯原子钟外，原子钟还可以铷原子钟和氢原子钟为主，频率的稳定度能够达到E-12至E-16的量级。

但是频率稳定度和频率准确度是两个不同的指标，二者合称为精度，不同的原子钟之间的频率准确度各有差异，从而衍生出频率源驯服和频率相位微调的概念。驯服技术是对频率源的频率进行自动控制，使其调整到较为准确的频率上面。驯服技术需要一个较好的基准源，令被驯服的频率源跟着基准源跑，从而提升频率源的准确度。而频率相位微调技术是已知或者测量出频率源的固有频率或者相位偏差，采用一定的方式来改正频率源的输出频率和相位的方法，该方法简易理解，控制灵活，可应用在一些特征的场景中，例如需要某一个特定频率(或者频率偏差)的源。

频率和相位微调技术通常的实现方式是DDS(Direct Digital Synthesizer，直接数字式频率合成器)技术，通过改变DDS的频率控制字和相位控制字来实现，然而，若调整DDS输出信号的频率和相位，会导致输出信号的精度和信号频谱的纯度大打折扣，即传统技术存在无法同时兼顾实现频率相位微调和保证输出信号质量的问题。

发明内容

基于此，有必要提供一种既可实现频率相位微调，又能保证输出信号的质量的频率相位微调系统。

一种频率相位微调系统，包括：

模拟倍频模块，用于接收时钟源信号，并对时钟源信号进行模拟倍频，输出倍频信号；

DDS模块，连接模拟倍频模块，用于基于倍频信号输出DDS信号；

PLL模块，包括锁相环电路和恒温晶振；其中，锁相环电路分别连接DDS模块和恒温晶振，用于根据DDS信号对恒温晶振进行锁相；恒温晶振，用于输出锁相信号。

在其中一个实施例中，频率相位微调系统还包括连接恒温晶振的时差测量模块；

时差测量模块，用于接收时钟源信号和锁相信号，并通过数字双混频时差法获取时钟源信号和锁相信号之间的相位差；

DDS模块，用于根据相位差调整DDS信号的相位。

在其中一个实施例中，锁相环电路包括：

分频器，连接恒温晶振，用于对锁相信号进行分频，并得到分频信号；

鉴频鉴相器，分别连接分频器和DDS模块，用于比较DDS信号与分频信号，得到误差电压；

环路滤波器，分别连接鉴频鉴相器和恒温晶振，用于对误差电压进行过滤，并将过滤后的误差电压输出至恒温晶振。

在其中一个实施例中，环路滤波器为环路带宽小于1Hz，且阻尼系数大于或等于0.7的高阶滤波器。

在其中一个实施例中，环路滤波器包括隔离放大器、第一电容、第二电容、第三电容、第一电阻、第二电阻、第三电阻和第四电阻；

隔离放大器的正向输入端分别连接鉴频鉴相器、第一电容的一端和第一电阻的一端；第一电容另一端连接第二电容的一端；

隔离放大器的反向输入端分别连接第二电阻的一端和第三电阻的一端；第三电阻的另一端分别连接隔离放大器的输出端和第四电阻的一端；第四电阻的另一端分别连接恒温晶振和第三电容的一端；

第一电容的另一端、第二电容的另一端、第二电阻的另一端和第三电容的另一端均用于接地。

在其中一个实施例中，

DDS模块，用于根据调整时长以及时钟源信号与锁相信号之间的相位差，确定频率调整量，并基于初始频率控制字和频率调整量调整DDS信号的频率，还用于在时钟源信号和锁相信号相位对齐时，基于初始频率控制字调整DDS信号的频率。

在其中一个实施例中，频率相位微调系统还包括连接恒温晶振的频率分配放大模块；

频率分配放大模块，用于对锁相信号进行滤波，并将滤波后的锁相信号分为多路信号进行隔离输出。

在其中一个实施例中，频率相位微调系统还包括正弦波转差分信号模块和数模转换模块；

正弦波转差分信号模块，连接在模拟倍频模块和DDS模块，用于将倍频信号转换为第一差分信号和第二差分信号；

数模转换模块，连接正弦波转差分信号模块，且连接在DDS模块与锁相环电路之间；

数模转换模块包括时钟输入端、数字信号输入端和模拟信号输出端；其中，时钟输入端连接正弦波转差分信号模块，用于接收第一差分信号；数字信号输入端连接DDS模块，用于接收DDS信号；模拟信号输出端连接锁相环电路，用于输出对DDS信号进行数模转换后得到的模拟信号；

DDS模块，连接正弦波转差分信号模块，用于基于第二差分信号输出DDS信号。

在其中一个实施例中，频率相位微调系统还包括连接在数模转换模块和锁相环电路之间的低通滤波器。

在其中一个实施例中，频率相位微调系统还包括主控制器和人机接口；

主控制器分别连接人机接口和DDS模块。

上述频率相位微调系统，采用DDS加PLL相结合的方式实现，将时钟源信号的长稳与恒温晶振的短稳进行结合，采用DDS作为频率调整和相位调整的主要方法，并通过PLL实现频率提纯与频率稳定度提高，使得锁相信号能够具备较好的长稳和短稳，理论的频率与相位分辨率可以做得非常高。同时，引入自动控制的原理，既保证频率调整分辨率和输出信号的质量，又可通过合理的控制策略实现量程范围内的频率微调和相位微调。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一个实施例中频率相位微调系统的第一示意性结构框图；

图2为一个实施例中环路滤波器的电路图；

图3为一个实施例中频率相位微调系统的第二示意性结构框图；

图4为一个实施例中频率相位微调系统的第三示意性结构框图；

图5为一个实施例中频率相位微调系统的输出信号与相位噪声的测量结果。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

正如背景技术所言，DDS存在无法同时兼顾实现频率微调和保证输出信号质量的问题，发明人经过研究发现，导致该问题的原因在于DDS技术在实现上存在的一些技术瓶颈。如果采用相位控制字直接调整相位，则会出现相位突变。而频率调整分辨率受频率控制字的影响，因为DDS技术频率有效量化位数的长度固定，相位累加器输出各DAC(Digital toAnalog Converter，数模转换器)时存在阶段误差，导致频率控制字微小的变化引起的输出变化存在较大误差，频率信号质量受到明显的影响。

换言之，DDS技术实现的频率和相位微调截断误差影响较大，输出频率的精度和信号频谱的纯度大打折扣，DDS输出的频率信号杂散比较严重，信号质量差，而DDS直接进行相位调整则仍存在相位突变，对要求相位连续的系统来说不可行。

此外，传统技术还存在以下问题：DDS的时钟源一般是基准频率源倍频以后的时钟，DDS输出的初始相位和时钟源相位存在不相关性，导致每次上电后初始相位都不相同，这样DDS输出信号的相位和频率源的相位存在不确定性，若需要相位对齐，则要通过精密的相位差测量方可实现。同时，目前的频率微调的调整范围和相位微调的调整范围都不够精细，难以达到频率分辨率E-19量级的调整，相位调整很难优于飞秒量级的调整，且调整后的信号在频率稳定度上有所损失。换言之，DDS方法在频率分辨率和相位分辨率上虽然可以做到很高，但是由于截断误差等影响，信号质量较差且频率稳定度较低。

除DDS技术外，频率改正的方法还包括PLL(Phase Locked Loop，锁相环)，虽然PLL输出的信号质量较好，但是其频率分辨率和准确度较低，且无法实现相位调整。

在一个实施例中，如图1所示，提供了一种频率相位微调系统，包括：

模拟倍频模块，用于接收时钟源信号，并对时钟源信号进行模拟倍频，输出倍频信号；

DDS模块，连接模拟倍频模块，用于基于倍频信号输出DDS信号；

PLL模块，包括锁相环电路和恒温晶振；其中，锁相环电路分别连接DDS模块和恒温晶振，用于根据DDS信号对恒温晶振进行锁相；恒温晶振，用于输出锁相信号。

其中，频率微调为针对原子钟等精密时钟源的频率修正，相位微调为针对精密时钟源的相位修正，其目标是对输入信号的频率和相位进行一定范围内的调整。同时，在频率微调和相位微调的过程中，需要保持信号的连续稳定输出。

具体地，模拟倍频模块可以为用于实现模拟的倍频技术的模块，用于对接收到的时钟源信号进行模拟倍频，以避免对信号的稳定度造成影响。以按照10MHz的时钟源信号为例，模拟倍频模块可以采用10倍频，即一个2倍频和一个5倍频级联。

模拟倍频模块输出的倍频信号可作为DDS模块的输入。DDS模块为实现直接数字式频率合成的模块，可采用FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)来实现。PLL模块为实现锁相环功能的模块。

具体而言，模拟倍频模块用于对接收到时钟源信号进行模拟倍频，得到倍频信号，并将倍频信号输入DDS模块的时钟端。DDS模块以倍频信号作为工作时间，生成DDS信号并输出。其中，DDS信号的频率可与时钟源信号的频率相同，或者DDS信号的频率与时钟源信号的频率差值在一定范围内。进一步地，若需要调整DDS信号的频率，可通过频率控制字来调节；若需要调整DDS信号的相位，可通过相位控制字来调节。频率控制字和相位控制字的长度均可根据频率相位微调系统的精度、参数指标等确定，在一个示例中，频率控制字的长度可以为64位。

如此，虽然DDS信号的秒稳和相位噪声远达不到相应的指标要求，但是DDS信号的时钟来源于输入的时钟源信号，如原子钟信号，DDS模块以倍频后的时钟源信号(即倍频信号)作为工作时钟生成DDS信号并输出，理论上来说，倍频不会影响信号的频率稳定度，因此DDS信号具备较优的稳定度，特别是长稳指标。而DDS信号是数字产生的输出信号，数字输出是确定性信号，只要频率控制字位数足够宽，基本不会影响频率的长稳，所以可以看作DDS信号继承了时钟源信号的长稳优点，DDS信号的长稳较好。但是由于截断误差和量化误差的存在，DDS信号的短稳却受到影响。

DDS模块输出的DDS信号作为PLL模块的输入。与常规的用于产生各种频率信号的PLL模块不同，本申请的PLL模块用于提纯频率和提升稳定度。PLL模块的目标是要结合DDS信号长稳好的优点与恒温晶振短稳好的优点，以产生短稳和长稳都好的输出信号。

具体来说，PLL模块包括锁相环电路和恒温晶振。其中，恒温晶振作为PLL模块的源，其短稳(即秒稳)需要比时钟源信号的短稳高，若时钟源信号为原子钟信号，原子钟信号的短稳一般为1E-12的量级，则恒温晶振的短稳需大于1E-12量级，例如可选用3E-13的恒温晶振作为PLL的时钟。如此，恒温晶振的输出频率是可控的，可以实现频率微调。在一个示例中，恒温晶振可以为高温恒温晶振。而锁相环电路分别连接恒温晶振和DDS模块，锁相环电路用于根据DDS信号对恒温晶振进行锁相，根据DDS信号和锁相信号生成控制电参数，并将控制电参数输出至恒温晶振。恒温晶振在控制电参数的控制下调整锁相信号的频率。

恒温晶振的长稳较差，而原子钟的长稳是比较好的。本申请的频率相位微调系统，采用DDS作为频率调整和相位调整的主要方法，并通过PLL实现频率提纯与频率稳定度提高，从而能够把恒温晶振的高短稳与原子钟的高长稳结合起来，实现了长稳和短稳均较好的信号，且频率和相位均可改正。同时，本申请的方案中，理论的频率与相位分辨率可以做得非常高，在64位频率控制字的情况下，频率分辨率能够视5E-19量级，相位分辨率优于飞秒量级。

上述频率相位微调系统，采用DDS加PLL相结合的方式实现，将时钟源信号的长稳与恒温晶振的短稳进行结合，采用DDS作为频率调整和相位调整的主要方法，并通过PLL实现频率提纯与频率稳定度提高，使得锁相信号能够具备较好的长稳和短稳，理论的频率与相位分辨率可以做得非常高。同时，引入自动控制的原理，既保证频率调整分辨率和输出信号的质量，又可通过合理的控制策略实现量程范围内的频率微调和相位微调。

在一个实施例中，频率相位微调系统还包括时差测量模块。时差测量模块，连接恒温晶振，用于分别接收时钟源信号和锁相信号，并通过数字双混频时差法获取时钟源信号和锁相信号之间的相位差。DDS模块，用于根据相位差调整DDS信号的相位，直至锁相信号与时钟源信号之间的相位差为0。

具体地，时差测量模块可以采用数字双混频时差法来测量时钟源信号与锁相信号之间的相位差。DDS模块内部可产生一本振信号，并采用该本振信号与时钟源信号进行混频，得到时钟混频信号，以及采用该本振信号与锁相信号进行混频，得到锁相混频信号。时差测量模块对时钟混频信号与锁相混频信号进行时间间隔测量，并根据测量得到的时间间隔得到时钟源信号和锁相信号之间的相位差。

时差测量模块可采用同步锁存技术来实现，将DDS信号作为锁存器的时钟，时钟源信号与锁相信号分别作为两个锁存器输入信号，则两个锁存器输出的信号为两路1pps信号，测量该两路1pps信号的相位差，所得相位差除以相应的比例系数后得到的结果，即为时钟源信号和锁相信号之间的相位差。

以时钟源信号与锁相信号的频率均为10MHz为例，DDS模块可产生9.999999MHz的数字本振信号，并采用数字本振信号分别与时钟源信号和锁相信号进行混频，混频后接滤波器，滤除和频，保留差频，得到2路均为1Hz左右的频率信号，按照前述同步锁存技术，采用锁存器来得到两路对应的1pps信号，测量两路1pps信号的相位差并将测得的结果除以10M，得到时钟源信号和锁相信号之间的相位差。如此，相当于把时钟源信号和锁相信号之间的相位差放大了1E7倍，在通过时差测量模块得到相位差后，DDS模块可调整DDS信号的相位，以使锁相信号的相位与时钟源信号的相位严格对齐，精度优于1ps。

进一步地，模拟倍频模块、DDS模块和时差测量模块均可以通过FPGA来实现，该FPGA可实现倍频、DDS和时差测量等功能。

本实施例中，通过采用DDS、PLL和高精度TDC(Time to Digital Converter，时间数字转换)技术的结合，能够实时产生与在一定范围内输入信号频率稳定度相同的频率和相位改正信号，实现原子钟等频标信号的频率和相位精确改正，还可通过处理器自动控制算法来实现锁相信号相位与时钟源信号相位的对齐，实现高精度调整。

在一个实施例中，锁相环电路包括分频器、鉴频鉴相器和环路滤波器。分频器分别连接恒温晶振，用于对锁相信号进行分频，并得到分频信号。鉴频鉴相器，分别连接分频器和DDS模块，用于比较DDS信号与分频信号，得到误差电压。环路滤波器，分别连接鉴频鉴相器和恒温晶振，用于对误差电压进行过滤，并将过滤后的误差电压输出至恒温晶振。恒温晶振在误差电压的控制下调整锁相信号的。进一步地，锁相环电路可采用分立的元件实现，也可采用锁相芯片来实现。在一个示例中，锁相环电路可以为ADF4001芯片。

为进一步地结合DDS与恒温晶振的优点，环路滤波器可采用特殊设计来实现。环路滤波器的环路带宽需要压窄至低于1Hz，如此低于1Hz的信号才能影响恒温晶振，即长稳主要是低频率的信号，因此在长稳上恒温晶振是跟随DDS信号的，但在短稳上则主要是由恒温晶振自身所决定，正好达到了结合两者优点的目标，使得锁相信号的短稳和长稳都能达到较好的指标。

进一步地，在具体设置上，环路滤波器可采用高阶滤波器，在保证环路带宽小于1Hz的前提下，可尽量将相位裕度设置在45°左右，阻尼系数设置不低于0.7，由于频率相位微调系统开环增益小，锁定时间会拉长，从实际测试结果来看，锁定时间从10分钟到30分钟不等，锁定后才能正常使用输出频率信号。

如此，通过灵活的PLL环路带宽设计方法来控制输出信号的短稳特性及相噪水平，打破了PLL设计的固有思路，利用环路带宽设计实现对输出频率指标的控制，锁相信号的短稳继承了恒温晶振短稳好的优点，锁相信号的长稳又跟随时钟源信号，并且对信号的频谱进行了提纯。

在一个实施例中，如图2所示，环路滤波器可采用三阶无源滤波器的设计，包括隔离放大器U1、第一电容C1、第二电容C2、第三电容C3、第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4。通过采用隔离放大器U1可避免输入输出阻抗之间的相互影响。隔离放大器U1的正向输入端作为环路滤波器的输入端，连接鉴频鉴相器，还连接第一电容C1的一端和第一电阻R1的一端，第一电阻R1的另一端连接第二电容C2的一端。第一电容C1的另一端和第二电容C2的另一端均接地。

隔离放大器U1的反向输入端可分别连接第二电阻R2的一端和第三电阻R3的一端，第二电阻R2的另一端接地。隔离放大器U1的输出端分别连接第三电阻R3的另一端和第四电阻R4的一端，第四电阻R4的另一端连接第三电容C3的一端，第三电容C3的另一端接地。第四电阻R4的另一端作为环路滤波器的输入端，还连接恒温晶振。

环路滤波器的参数设计可严格按照环路带宽设置要求，在保证环路带宽之和系统稳定的情况下，尽量优化相位裕度和阻尼系数。在一个示例中，第一电容C1的容值可以为173纳法，第二电容C2的容值可以为4.68纳法，第三电容C3的容值可以为71.0纳法，第一电阻R1的阻值可以为119千欧，第二电阻R2的阻值可以为1.00千欧，第三电阻R3的阻值可以为1.20千欧，第四电阻R4的阻值可以为1.00千欧。由于元器件不是理想元件，存在一定的误差，导致系统模型也会存在一定的误差，因此相位裕度和幅度裕度需要留有一定的余量，在设计时需要考虑一定的设计裕度。而从相位噪声结果可以看出，环路滤波器对相位噪声的影响几乎可以不计。

如此，DDS信号与锁相信号通过一定比例的分频后进入鉴频鉴相器，利用电荷泵输出的鉴频鉴相器加三阶无源环路滤波器，达到锁相频率的提纯效果。通过采用无源的三阶低通滤波器，能够最大限度的减少噪声和干扰。

在一个实施例中，DDS模块，用于根据调整时长以及时钟源信号与锁相信号之间的相位差，确定频率调整量，并基于初始频率控制字和频率调整量调整DDS信号的频率，还用于在时钟源信号和锁相信号相位对齐时，基于初始频率控制字调整DDS信号的频率。

其中，初始频率调整字可以为进行相位调整前的频率控制字。

具体地，可通过频率控制字来实现频率调整，频率控制器由DDS模块的多位寄存器(例如可以为64位寄存器)所组成，相位控制字可以调整相位，但若直接调整相位控制字会引起相位的突变，造成锁相环的失锁。

而本申请通过调整频率来调整相位，实现时间精准连续的调相技术，利用DDS中的频率控制字，根据总相位调整量和调整时长计算锁调频率的量(即频率调整量)，其中总相位调整量为时钟源信号与锁相信号之间的相位差，调整时长可以根据当前时刻和调整完成时间确定。

调整可分为超前调整和滞后调整，通过调高或调低频率来实现，由于频率对时间的积分为相位，因此确定积分时间和总调整相位后，便可确定频率调整量，并基于初始频率控制字和频率调整量来调整DDS信号的频率，以使DDS信号的频率相应地增大或减小。在调整完成后，即时钟源信号的相位与锁相信号的相位对齐时，将当前的频率控制器恢复为初始频率控制字，从而可将DDS信号的频率恢复为相位调整前的频率，此时DDS信号与时钟源信号的相位差不再发生变化。

如此，通过采用自适应调整策略实现无跳变的相位微调技术，利用频率的微调在时间累积产生相位偏移，巧妙地利用频率的积分就是相位的特性，根据锁调相位的大小，控制器通过自适应算法确定频率调整的大小，调整时间长短，通过DDS频率控制字实现频率的微调，通过一定时间的积累形成相位的超前后者滞后，当达到调整值后再将频率控制字调回到原来的值，保证频率回位，此后相位不会发生变化，完成了频率的超前和滞后的调整。

在一个实施例中，频率相位微调系统还可包括频率分配放大模块，频率分配放大模块连接恒温晶振，用于对锁相信号进行滤波，并将滤波后的锁相信号从一路分为多路，并输出多路信号，以满足多路频率的输出需求。

进一步地，频率相位微调系统可包括分频滤波模块、正弦波转方波模块和1分多频率分配放大器，分频滤波模块分别连接恒温晶振、正弦波转方波模块和1分多频率分配放大器，正弦波转方波模块可分别连接时差测量模块和预留的相差测量模块。以10MHz的锁相信号为例，若需要提供4路5MHz输出和4路10MHz输出，则可采用频率分配采用线分方法分为4路。其中，分频滤波模块用于对接收到的锁相信号进行分频和滤波，并将分频滤波后的信号分别输出给正弦波转方波模块和1分4频率分配放大器，1分4频率分配放大器对每路输出分别做阻抗匹配，进一步地，4路信号通过运放的隔离放大后各自加椭圆滤波器滤波输出，椭圆滤波器滤除谐波频率，通过一级运放隔离放大后能够实现-100dB的隔离度，保证不同通道之间相互不影响，电源可采用朝阳的线性稳压电源，输出正负12V电压。

在一个实施例中，频率相位微调系统还包括正弦波转差分信号模块和数模转换模块。正弦波转差分信号模块连接在模拟倍频模块和DDS模块之间，即模拟倍频模块、正弦波转差分信号模块和DDS模块依次连接。数模转换模块连接在DDS模块和锁相环电路之间，且连接正弦波转差分信号模块，即数模转换模块分别连接DDS模块、锁相环电路和正弦波转差分信号模块。

正弦波转差分信号模块，用于接收倍频信号，并将倍频信号转换为两路差分信号，分别为第一差分信号和第二差分信号。第一差分信号输出至数模转换模块的时钟输入端，数模转换模块以第一差分信号作为工作时钟进行数模转换。具体而言，数模转换模块的数字信号输入端连接DDS模块，用于接收DDS模块输出的DDS信号，其中DDS信号为数字信号；数模转换模块的模拟信号输出端连接锁相环电路，用于将经过数模转换后的DDS信号输出至锁相环电路，其中数模转换后的DDS信号为模拟信号。进一步地，模拟信号输出端可连接锁相环电路

正弦波转差分信号模块还用于将第二差分信号输出至DDS模块，DDS模块以第二差分信号作为工作时钟生成DDS信号并输出。

在一个实施例中，频率相位微调系统还可包括一低通滤波器，低通滤波器连接在数模转换模块和锁相环电路之间，从而可对数模转换模块输出的模拟信号进行过滤，以尽量减少数模转换对频率信号造成的影响。

在一个实施例中，频率相位微调系统还包括主控制器和人机接口；主控制器分别连接人机接口和DDS模块。具体地，主控制器和人际接口可采用ARM来实现，人际接口包括但不局限于按键、LED灯、显示屏、RS232接口或者网络RJ4S。通过主控制器和人机接口的配合，可实现频率微调量和相位微调量的输入，也可通过串口或网口实现远程控制，提高频率相位微调系统的可操作性和操作便捷性。

进一步地，主控制器与主控制器之间可采用SPI(Serial Peripheral Interface，串行外设接口)通信，在一个示例中，主控制器可以为STM32F407单片机。

为便于说明本申请的方案，下面通过2个具体的示例进行说明。示例一：

如图3所示，提供了一种针对常用频率源10MHz来设计的频率相位微调系统，包括10倍频模拟倍频模块、正弦波转差分信号模块、数模转换器DAC、低通滤波器、鉴频鉴相器环路滤波器(具体结构可如图2所示)、N分频器、恒温晶振、隔离放大器、2个模数转换器和FPGA。各模块器件的连接结构可如图3所示。

10MHz的时钟源信号分为两路，一路转换为正弦波进入FPGA，用于后续的相位差测量；另一路通过10倍频模拟倍频模块后得到100MHz的倍频信号。倍频信号经过正弦波转差分信号模块进行转换，得到两路差分信号，一路差分信号输出到DAC并作为DAC的工作时钟，另一路差分信号直接送进FPGA的差分时钟端口，作为DDS模块的参考时钟。

FPGA内设置有DDS模块和和高精度相差测量模块，DDS模块控制输出频率，DDS信号为与时钟源信号相对应的10MHz信号，频率和相位可在一定范围内调整，DDS信号作为锁相环的输入信号，对高温恒温晶振进行锁相，输出10MHz的正弦波信号。根据对输入信号的测量，锁相信号分为两路，一路转为方波进入FPGA，用于测量相差，另一路则直接输出。

虽然时钟源信号的稳定度指标较好，但其准确度指标不一定能达到既定要求，因此需要进行频率调整和相位调整，经过校准后的时钟就能达到较为精准的频率和相位输出，时钟源信号的调整可采用DDS方式来实现，DDS模块的时钟源为时钟源信号的倍频，从而可保证DDS模块的时钟源为高稳定性时钟，DDS模块输出的DDS信号的长稳能够与时钟源信号相当，但是其短稳指标受到截断误差和杂散的严重影响。为消除DDS信号短稳差的问题，DDS输出加一级锁相环，锁相环的源采用高稳低相噪恒温晶振，具有短稳指标好的优点。如此，可通过电压控制输出频率(即锁相信号的频率)。

示例二：

如图4所示，频率相位微调系统包括DDS转换模块、PLL模块、频率分配放大模块、ARM显控模块和电源模块。DDS转换模块包括10倍频模拟倍频模块、正弦波转方波模块、正弦波转差分信号(LVDS，Low-Voltage Differential Signaling)模块、数模转换器DAC和FPGA，FPGA中设置有DDS模块、1pps分频和时差测量模块、输入频率测量与相差测量模块；PLL模块中设置有PLL控制芯片(型号为ADF4001)、恒温晶振(OXCO)和运放隔离器；频率分配放大模块包括分频滤波模块、1分4频率分配放大器和正弦波转方波电路；ARM显控模块包括主控制器和人机接口。电源模块用于为各器件、模块和电路供电。

在上述两个示例中，DDS输出的信号输入锁相环电路，锁相环电路控制调整环路带宽，输入源(即时钟源信号)的稳定度指标很高，由于DDS时钟为输入源，因此DDS信号的长稳与输入源具备相同的稳定性。DDS信号的短稳受到DDS杂散和截断误差的影响，稳定性较差。DDS信号进入PLL模块，并选用稳定度高的高温恒温晶振作为PLL的源，利用锁相环，高温恒温晶振的短稳指标好，利用三阶环路滤波器所构成的锁相环，调整合适的环路带宽，使得锁相信号的短稳特性基本由恒温晶振所决定，而锁相信号的长稳指标紧跟输入源指标，从而可实现长稳与短稳指标的结合。而经过实际测量，秒稳能够优于4E-13。进一步地，高温恒温晶振可选用3E-13的晶振，从而可留有一定的余量。

频率调整范围预定目标为1E-17至1E-18，如果输入源为10MHz，则频率调整范围为1Hz至1E-11，频率控制字每变化1(即增加或减小1)，对应的频率变化为100E6*1/2

若输入源为5MHz，则频率调整范围为0.5Hz至5E-12，频率控制字每变化1，对应的频率变化为150E6*1/2

本申请通过频率调整来实现相位调整，通过改变DDS的频率控制字，维持一段时间就可以计算出相位调整。例如，输入源为10MHz，DDS模块的时钟频率为120MHz，频率控制字为64位，则频率控制字每增加1或减少1，频率增加或减少120E6*1/2

进一步地，可以任意调整相位，按照相位连续性要求，若相位差大，则可以延长调整时长，例如，可增加三档的调整时长，分别为10秒、100秒和1000秒档。具体调整的补偿和调整时间可先计算好，并在确定后进行调整。如此，锁相信号的相位可以任意调整，调整精度能够优于皮秒量级。

此外，由于锁相信号的频率固定为10MHz，但是时钟源信号一般为10MHz或5MHz，若输入的时钟源信号为5MHz，则DDS信号也为5MHz。此时锁相环在分频程序控制时需要加以区分，采用5MHz锁定10MHz的方法。进一步地，在时钟源信号为10MHz时，锁相信号可直接输出；在时钟源信号为5MHz时，高温恒温晶振输出的信号可依次通过分频、滤波和放大后输出。为便于区分处理，针对10MHz和5MHz的时钟源信号，可分别采用两套电路分开处理。

若有参考1pps信号的输入，考虑相位对齐，则输出的10MHz/5MHz信号可和参考1pps信号进行相位对齐。具体而言，PLL模块输出信号(即10MHz/5MHz信号)经过正弦波转方波(例如可通过过零检测法实现)，与参考1pps信号进行时间间隔测量，得到输出信号与参考1pps信号的时间间隔，该时间间隔可等效为相位差，按照前述相差调整方法调整输出信号的相位超前或滞后，知道输出信号的相位与参考1pps信号的相位对齐，精度不低于0.3ns。

本申请的频率微调系统的总体测试指标可如下表所示：

如上表所示，频率相位系统的相位调整量可达1us，相位分辨率优于1ps，频率调整量为1E-7，频率分辨率可达5.4E-19，系统输出信号的秒稳指标优于E-13，相噪指标远端能够优于-160dB，远远优于DDS输出信号能够达到的相位噪声。如图5所示，本申请的方案既有较好的长稳，又有较好的短稳，长稳在1E-12量级，和原子钟信号处于同一量级，验证了系统的关键系统可达要求。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。