半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。

随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。

然而，现有技术形成的鳍式场效应晶体管的性能较差。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：提供基底，所述基底包括第一区和第二区，所述第一区和第二区表面具有若干相互分立的鳍部，所述鳍部上具有第一功函数层和位于所述第一功函数层表面的第二功函数层，且所述第一功函数层覆盖鳍部的顶部表面和侧壁表面；在所述第二功函数层上形成保护层；形成保护层之后，在所述基底和鳍部上形成掩膜材料层；去除第一区上的掩膜材料层，形成掩膜结构；以所述掩膜结构为掩膜，去除第一区上的第二功函数层和保护层。

可选的，去除第一区上的掩膜材料层，形成掩膜结构的方法包括：在所述掩膜材料层表面形成图形化层，所述图形化层暴露出第一区上的掩膜材料层表面；以所述图形化层为掩膜，刻蚀所述掩膜材料层，直至暴露出第一区上保护层表面，形成掩膜结构。

可选的，采用第一刻蚀工艺，以所述图形化层为掩膜，刻蚀所述掩膜材料层，且所述第一刻蚀工艺对掩膜材料层的刻蚀速率大于对保护层的刻蚀速率。

可选的，所述第一刻蚀工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的气体包括：CxFy，其中x为大于等于1的自然数，y为大于等于1的自然数，以及氦气和氧气，压强为5毫托～20毫托，射频功率为10瓦～600瓦、偏压为300伏～1500伏。

可选的，所述第二功函数层的材料具有第一密度，所述保护层的材料具有第二密度，且所述第二密度大于第一密度。

可选的，所述保护层的材料为含有ZrOx的混合物，所述x的数值为1、2或者3。

可选的，所述第二功函数层的材料为氮化钛，所述第一功函数层的材料为氮化钽。

可选的，所述保护层的形成方法包括：采用快速旋涂工艺在所述第二功函数层表面形成保护膜；采用退火工艺处理所述保护膜，在所述第二功函数层表面形成所述保护层。

可选的，所述保护膜的材料为含有ZrOx的混合物，所述保护膜中ZrOx的浓度为第一浓度，所述保护层中的ZrOx的浓度为第二浓度，且所述第一浓度小于第二浓度。

可选的，所述快速旋涂工艺的参数包括：转速为5000转/分～8000m转/分。

可选的，所述退火工艺的参数包括：温度范围为150摄氏度～400摄氏度。

可选的，所述保护层的厚度范围为0.5纳米～2纳米。

可选的，采用第二刻蚀工艺，去除第一区上的第二功函数层和保护层，所述第二刻蚀工艺对保护层的刻蚀速率小于对第一功函数层的刻蚀速率，且所述第二刻蚀工艺对第二功函数层的刻蚀速率小于对第一功函数层的刻蚀速率；所述第二刻蚀工艺包括：湿法刻蚀工艺。

可选的，还包括：去除所述第一区上的第二功函数层和保护层之后，去除所述掩膜结构。

可选的，所述掩膜材料层包括：位于鳍部上的第一掩膜层，位于第一掩膜层表面的第二掩膜层以及位于第二掩膜层表面的第三掩膜层；所述半导体结构的形成方法还包括：形成所述掩膜结构之后，去除第一区上的第二功函数层和保护层之前，采用第三刻蚀工艺，去除所述掩膜结构中的第二掩膜层。

可选的，所述第一掩膜层的材料包括底部抗反射材料或者含有聚合物的非晶碳；所述第二掩膜层的材料包括：氧化硅或者氧化铝；所述第三掩膜层的材料包括：底部抗反射材料或者含有聚合物的非晶碳。

可选的，所述第三刻蚀工艺对第二掩膜层的刻蚀速率大于对保护层的刻蚀速率；所述第三刻蚀工艺的参数包括：采用的气体包括：CxFy，其中x为大于等于1的自然数，y为大于等于1的自然数，以及氩气和氧气。

相应的，本发明技术方案还提供一种采用上述任一项形成方法所形成的半导体结构。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，通过在所述第二功函数层上形成保护层。后续去除第一区上的掩膜材料层形成掩膜结构的过程中，所述保护层对第二功函数层、以及位于第二功函数层底部的第一功函数层具有良好的保护作用，能够降低对第二功函数层和第一功函数层的影响。进而后续去除第一区上的第二功函数层和保护层的过程中，材料性能保持良好的第一功函数层不会受到影响，使得第一区鳍部上的第一功函数层的形貌良好，使得形成的半导体结构的性能较好。

进一步，所述保护层的厚度范围为0.5纳米～2纳米。选择所述厚度范围的意义在于：若所述厚度小于0.5纳米，则厚度较小的保护层无法在第一刻蚀工艺中，对第二功函数层和第一功函数层，尤其是第一功函数层起到有效保护作用，导致形成的半导体结构的性能较差；若所述厚度大于2纳米，则在所述保护层能够对第二功函数层起到充分保护作用，使得所述第一功函数层不会受到影响的情况下，形成厚度过厚的保护层会增大工艺时间和成本，且后续去除所述保护层的工艺时间和成本则相应增大，均不利于提高生产效率。

进一步，由于所述第三刻蚀工艺对第二掩膜层的刻蚀速率大于对保护层的刻蚀速率，因而，能够保证去除第二掩膜层的过程中，使得所述保护层能够充分起到保护作用，即，不会对位于保护层底部的第二功函数层以及第一功函数层造成影响，使得第一功函数层不会在后续的工艺中受到刻蚀损伤，使得第一区鳍部上的第一功函数层的形貌良好，使得形成的半导体结构的性能较好。

附图说明

图1至图4是一种半导体结构的形成方法各步骤的结构示意图；

图5至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。

具体实施方式

正如背景技术所述，现有形成的半导体结构的性能较差。

以下结合附图进行详细说明，半导体结构的性能较差的原因，图1至图4是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1，提供基底100，所述基底100包括第一区I和第二区II，所述基底100表面具有若干相互分立的鳍部110，所述鳍部100上具有第一功函数层111和位于所述第一功函数层111表面的第二功函数层112，且所述第一功函数层111覆盖鳍部110的顶部表面和侧壁表面。

请参考图2，在所述基底100上形成掩膜材料层120，所述掩膜材料层120覆盖鳍部110的顶部表面和侧壁表面。

请参考图3，去除第一区I上的掩膜材料层120，形成掩膜结构121。

请参考图4，以所述掩膜结构121为掩膜，去除第一区I上的第二功函数层112。

上述方法中，由于第一区I和第二区II用于形成不同导电类型的器件，因此，需要去除第一区I上的第二功函数层112，保留第二区II上的第二功函数层112，即，第一区I上的鳍部110上具有第一功函数层111，第二区I上的鳍部110上具有第一功函数层111和第二功函数层112，从而满足不同器件类型的需求。在去除第一区I上的掩膜材料层120，形成掩膜结构121的过程中，所述第二功函数层112对第一功函数层111具有一定的保护作用，能够减少对第一功函数层111造成的影响。

然而，由于第二功函数层112对第一功函数层111起到的保护作用有限，所述第一功函数层111仍然会受到损伤，使得所述第一功函数层111的性能发生改变，形成的半导体结构的性能较差。进而去除第一区I上的第二功函数层112的过程中，第一功函数层111容易受到刻蚀损伤，进一步使得形成的半导体结构的性能较差。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述基底表面具有若干相互分立的鳍部，所述鳍部上具有第一功函数层和位于所述第一功函数层表面的第二功函数层，且所述第一功函数层覆盖鳍部的顶部表面和侧壁表面；在所述第二功函数层上形成保护层，所述保护层的材料中含有锆元素和氧元素；在所述基底上形成掩膜材料层，所述掩膜材料层覆盖鳍部上的保护层表面；去除第一区上的掩膜材料层，形成掩膜结构；以所述掩膜结构为掩膜，去除第一区上的第二功函数层和保护层。所述方法形成的半导体结构的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。

请参考图5，提供基底200，所述基底200包括第一区I和第二区II，所述第一区I和第二区II表面具有若干相互分立的鳍部210，所述鳍部210上具有第一功函数层211和位于所述第一功函数层211表面的第二功函数层212，且所述第一功函数层211覆盖鳍部210的顶部表面和侧壁表面。

所述基底200的材料为半导体材料。在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

所述第二功函数层212的材料具有第一密度。

在本实施例中，所述第一功函数层211的材料为：氮化钽。

在本实施例中，所述第二功函数层212的材料为：氮化钛。

接着，在所述第二功函数层212上形成保护层，所述保护层的材料中含有锆元素和氧元素，具体形成所述保护层的过程请参考图6至图7。

请参考图6，采用快速旋涂工艺在所述第二功函数层212表面形成保护膜220。

所述保护膜的材料为含有ZrOx的混合物。

具体地，所述保护膜220的材料为ZrOx、单体添加剂以及有机溶剂的混合物，且所述x的数值为1、2或者3。

所述保护膜220中ZrOx的浓度为第一浓度。

所述快速旋涂工艺的参数包括：转速范围为5000转/分～8000转/分。

选择所述转速的范围的意义在于：若所述转速小于5000转/分，则形成所述保护膜220的速率较慢，导致工艺时间增加，不利于提高生产效率，；若所述转速大于8000转/分，形成的保护膜220的厚度太薄，后续退火工艺之后形成的保护层厚度过薄，无法对第二功函数层212和第一功函数层211起到有效保护作用。

选择所述转速范围的情况下，从而保证采用快速旋涂工艺形成的保护膜220的厚度，能够在退工艺之后形成的保护层在合适的范围内，满足工艺需求。

请参考图7，采用退火工艺处理所述保护膜220，在所述第二功函数层表面212形成所述保护层221。

在本实施例中，所述保护层221的材料具有第二密度，所述第二功函数层212的材料具有第一密度，且所述第二密度大于第一密度。

所述退火工艺的参数包括：温度范围为150摄氏度～450摄氏度。

选择所述温度范围的意义在于：若所述温度小于150摄氏度，则温度太低，不利于去除保护膜220中单体添加剂形成的聚合物，使得形成的保护层221的密度较差，导致保护层221后续仍不能充分保护位于保护层221底部的第一功函数层，使得第一功函数层211材料受到影响，形成的半导体结构的性能仍较差；若所述温度大于450摄氏度，则容易对半导体结构造成高温影响，降低半导体结构的性能。

需要说明的是，所述退火工艺能够将保护膜220材料中的单体添加剂形成的聚合物去除，使得ZrOx的浓度得到提高，有利于提高形成的保护层221的密度，使得形成的保护层221的密度较大，使得物理强度提高。

所述保护层221的材料为含有ZrOx的混合物，所述x的数值为1、2或者3。

所述保护膜220中ZrOx的浓度为第一浓度，所述保护层221中的ZrOx的浓度为第二浓度，且所述第一浓度小于第二浓度。

通过在所述第二功函数层212上形成保护层221。后续去除第一区I上的掩膜材料层形成掩膜结构的过程中，所述保护层221对第二功函数层212、以及位于第二功函数层212底部的第一功函数层211具有良好的保护作用，能够降低对第二功函数层212和第一功函数层211的影响。进而后续去除第一区I上的第二功函数层212和保护层221的过程中，材料性能保持良好的第一功函数层211不会受到影响，使得第一区I鳍部210上的第一功函数层211的形貌良好，使得形成的半导体结构的性能较好。

所述保护层221的厚度范围为0.5纳米～2纳米。

选择所述厚度范围的意义在于：若所述厚度小于0.5纳米，且厚度较薄的保护层221，在后续采用第一刻蚀工艺形成掩膜结构的过程中，不能充分保护位于保护层221底部的第一功函数层211，使得第一功函数层211受到影响，从而第一功函数层211的性能降低。并且，导致后续第一功函数层211容易受到刻蚀工艺的影响，使得第一功函数层211的形貌较差，导致形成的半导体结构的性能较差；若所述厚度大于2纳米，则所述保护层221在能够满足充分保护第一功函数层211和第二功函数层212的情况下，形成厚度太厚的保护层221，会相应增加工艺成本和工艺时间，且后续去除所述保护层221的工艺时间和成本则相应增大，均不利于提高生产效率。

请参考图8，在所述基底200上形成掩膜材料层230，所述掩膜材料层230覆盖鳍部210上的保护层221表面。

在本实施例中，所述掩膜材料层230包括：位于鳍部210上的第一掩膜层231，位于第一掩膜层231表面的第二掩膜层232、以及位于第二掩膜层232表面的第三掩膜层233。

所述第一掩膜层231的材料包括：底部抗反射材料或者含有聚合物的非晶碳。

在本实施例中，所述第一掩膜层231的材料为底部抗反射材料。

所述第二掩膜层232的材料包括：氧化硅或者氧化铝。

在本实施例中，所述第二掩膜层232的材料为氧化硅。

所述第三掩膜层233的材料包括：底部抗反射材料或者含有聚合物的非晶碳。

所述第二掩膜层232的物理强度大于第三掩膜层233的物理强度，使得在后续以图形化层为掩膜刻蚀掩膜材料层230形成掩膜结构的过程，所述第二掩膜层232有利于提高图形转移的精准性。

请参考图9，在所述掩膜材料层230表面形成图形化层240，所述图形化层240暴露出第一区I上的掩膜材料层230表面。

所述图形化层240用于后续作为刻蚀掩膜材料层230的掩膜。

所述图形化层240的材料包括：光刻胶。

请参考图10，以所述图形化层240为掩膜，刻蚀所述掩膜材料层230，直至暴露出第一区I上保护层221表面，形成掩膜结构250。采用第一刻蚀工艺，以所述图形化层240为掩膜，刻蚀所述掩膜材料层230，且所述第一刻蚀工艺对掩膜材料层230的刻蚀速率大于对保护层221的刻蚀速率。

由于所述第一刻蚀工艺对掩膜材料层230的刻蚀速率大于对保护层221的刻蚀速率，从而所述保护层221受到的刻蚀损耗量较少，有利于所述保护层221能够保证对第一功函数层211和第二功函数层212，尤其是第一功函数层211起到充分保护作用，避免对第一功函数层211造成影响，使得形成的半导体结构的性能较好。

需要说明的是，在本实施例中，采用第一刻蚀工艺，刻蚀所述掩膜材料层230，直至暴露出第一区I上保护层221表面的过程中，第二区II上的图形化层240和第三掩膜层233也受到刻蚀损耗，即，所述第二掩膜层232表面被暴露。

在本实施例中，刻蚀所述掩膜材料层230，形成的所述掩膜结构250包括：位于第二区II上的所述第一掩膜层231、位于所述第一掩膜层231表面的第二掩膜层232。

在本实施例中，所述第一刻蚀工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：气体、压强、流量、射频、偏压。

请参考图11，形成所述掩膜结构250之后，采用第三刻蚀工艺，去除所述掩膜结构250中的第二掩膜层232。

需要说明的是，在刻蚀所述掩膜材料层230形成掩膜结构250的过程中，通常第二区II上的图形化层240和位于图形化层240底部的第三掩膜层233也存在一定刻蚀损耗。由于第一刻蚀工艺对第二掩膜层232的刻蚀速率往往较小，因此，当第一区I上的保护层221表面已被暴露时，第二区II上的第二掩膜层232受到的刻蚀损耗较小。此时，需要进一步采用第三刻蚀工艺去除掩膜结构250中的第二掩膜层232，以便后续去除掩膜结构250中的第一掩膜层231，即，完全去除掩膜结构250。

由于所述保护层221材料本身的性能、以及保护层221材料的密度较好，使得第三刻蚀工艺去除第二掩膜层232的过程中，所述致密性较好的保护层221能够充分起到保护作用，即，避免对位于保护层221底部的第一功函数层211造成影响，使得第一功函数层211不会在后续的工艺中受到刻蚀损伤，从而第一区I上的鳍部210上的第一功函数层211的形貌良好，使得形成的半导体结构的性能较好。

所述第三刻蚀工艺对第二掩膜层232的刻蚀速率大于对保护层221的刻蚀速率；所述第三刻蚀工艺的参数包括：采用的气体包括：C

请参考图12，以所述掩膜结构250为掩膜，去除第一区I上的第二功函数层212和保护层221。

具体地，在去除第二掩膜层232之后，所述掩膜结构250为位于第二区II上的第三掩膜层233，使得以所述掩膜结构250为掩膜进行刻蚀，能够去除第一区I上的第二功函数层212和保护层221。

采用第二刻蚀工艺，去除第一区I上的第二功函数层212和保护层221，所述第二刻蚀工艺对保护层221的刻蚀速率小于对第一功函数层211的刻蚀速率，且所述第二刻蚀工艺对第二功函数层212的刻蚀速率小于对第一功函数层211的刻蚀速率；所述第二刻蚀工艺包括：湿法刻蚀工艺。

由于第一刻蚀工艺去除形成掩膜结构250的过程中，由于所述保护层212的保护作用，所述第一区I上位于鳍部上的第一功函数层211受到的影响较低，即，材料性能保持良好。进而去除第一区I上的第二功函数层212和保护层221的第二刻蚀工艺，对第一功函数层211造成的刻蚀损耗较小，使得第一区I上的鳍部上的第一功函数层211的形貌良好，使得形成的半导体结构的性能较好。

请参考图13，去除所述第一区I上的第二功函数层212和保护层221之后，去除所述掩膜结构250。

具体地，去除所述掩膜结构250之后，第一区I上的鳍部顶部表面和侧壁表面具有第一功函数层211，第二区II上的鳍部顶部表面和侧壁表面不仅具有第一功函数层211，还具有第二功函数层212，从而满足工艺需求。同时，第一区I上的第一功函数层211的性能保持较好，形貌良好，使得形成的半导体结构较好。

相应的，本发明实施例还提供一种采用上述方法形成的半导体结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。