具有带陷阱增强添加剂的电荷俘获材料的存储器单元和集成组合件

技术领域

本发明涉及存储器单元和集成组合件。本发明涉及电荷俘获材料。本发明涉及在电荷俘获材料内并入陷阱增强添加剂(例如碳、硼、磷、金属等)。

背景技术

存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器且在现代计算机和装置中有广泛的用途。例如，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，计算机和其它装置越来越普遍地在固态驱动器中利用快闪存储器来取代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中很流行，因为其使制造商能够在新的通信协议标准化时支持所述新的通信协议，并提供远程升级装置以增强特征的能力。

NAND可为快闪存储器的基础架构，且可经配置以包括竖直堆叠存储器单元。

在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可能有帮助。图1展示现有技术装置1000的框图，其包含存储器阵列1002，存储器阵列1002具有布置成行和列的多个存储器单元1003以及存取线1004(例如，传导信号WL0到WLm的字线)及第一数据线1006(例如，传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于传送信息到存储器单元1003且从存储器单元1003传送信息。行解码器1007及列解码器1008解码地址线1009上的地址信号A0到AX以确定将存取存储器单元1003中的哪些。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取的信息的值或写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。使用存储器控制单元1018来控制将对存储器单元1003执行的存储器操作，且存储器控制单元1018利用控制线1020上的信号。装置1000可分别接收第一供应线1030及第二供应线1032上的供应电压信号Vcc及Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017响应于信号CSEL1到CSELn以选择第一数据线1006和第二数据线1013上的可表示将从存储器单元1003读取或编程到存储器单元1003中的信息的值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可在读取及编程操作期间选择第一数据线1006和第二数据线1013上的信号以提供存储器阵列1002与I/O电路1017之间的通信。

图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z’)上，电荷存储装置的每一串可包括(例如)彼此叠置的三十二个电荷存储装置，其中每一电荷存储装置对应于(例如)三十二个层级(例如，层级0到层级31)中的一者。相应串的电荷存储装置可共享共同的沟道区，例如半导体材料(例如，多晶硅)的相应支柱中形成的沟道区，电荷存储装置串围绕所述支柱形成。在第二方向(X-X’)上，(例如)多个串的十六个第一群组的每一第一群组可包括(例如)共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也称为字线WL)的八个串。存取线中的每一者可耦合层级内的电荷存储装置。当每一电荷存储装置包括能够存储两位信息的单元时，由同一存取线耦合(且因此对应于同一层级)的电荷存储装置可逻辑分组成(例如)两页(例如，P0/P32、P1/P33、P2/P34等)。在第三方向(Y-Y’)上，(例如)多个串的八个第二群组的每一第二群组可包括由八个数据线的对应一者耦合的十六个串。存储器块的大小可包括1,024个页且总共约16MB(例如，16个WLx 32个层级x 2个位＝1,024页/块，块大小＝1,024个页x 16KB/页＝16MB)。串、层级、存取线、数据线、第一群组、第二群组及/或页的数目可多于或少于图2中展示的数目。

图3展示图2的3D NAND存储器装置200的存储器块300在X-X’方向上的的横截面视图，包含关于图2描述的十六个第一串群组中的一者中的十五个电荷存储装置串。存储器块300的多个串可分组成多个子组310、320、330(例如，图块列)，例如图块列

替代地参考图4的示意性说明描述NAND存储器装置200。

存储器阵列200包含字线202

存储器阵列200还包含NAND串206

电荷存储晶体管208定位在字线202与串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极，SGS)210和漏极选择装置(例如，漏极侧选择栅极，SGD)212之间源极到漏极地串联连接。每一源极选择装置210定位在串206与源极选择线214的交叉点处，而每一漏极选择装置212定位在串206与漏极选择线215的交叉点处。选择装置210及212可为任何适当存取装置，且在图4中用框大体说明。

每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置210

每一漏极选择装置212的漏极在漏极接触件处连接到位线(即，数字线)228。例如，漏极选择装置212

电荷存储晶体管208包含源极230、漏极232、电荷存储区域234和控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的那些晶体管。

一些存储器单元的问题在于存储器单元内的电荷俘获材料可能具有过多的浅陷阱，且因此可具有较差电荷保持。希望改进电荷俘获材料的电荷保持。

发明内容

本申请案涉及具有带陷阱增强添加剂的电荷俘获材料的存储器单元和集成组合件。

在本公开的一些实施例中，一种存储器单元包括介于半导体沟道材料与门控区域之间的电荷俘获材料；所述电荷俘获材料包含硅、氮及陷阱增强添加剂；所述陷阱增强添加剂包含碳、硼、磷及金属中的一或多者。

在本公开的一些实施例中，一种集成组合件包括：交替的第一层阶及第二层阶的堆叠；所述第一层阶包含导电结构且所述第二层阶是绝缘的；沟道材料支柱，其延伸穿过所述堆叠；及电荷俘获区域，其沿着所述沟道材料支柱且介于所述沟道材料支柱与所述导电结构之间；所述电荷俘获区域包含电荷俘获材料，所述材料包括硅、氮及陷阱增强添加剂；所述陷阱增强添加剂包含碳、硼、磷及金属中的一或多者。

在本公开的一些实施例中，一种集成组合件包括：交替的第一层阶及第二层阶的堆叠；所述第一层阶包含导电结构且所述第二层阶是绝缘的；沟道材料，其延伸穿过所述堆叠；隧穿材料，其邻近所述沟道材料；电荷俘获区域，其邻近所述隧穿材料且沿着所述第一层阶；所述电荷俘获区域包含包括硅、氮及碳的电荷俘获材料；所述电荷俘获材料内的所述氮的浓度在从约30at％到约60at％的范围内，所述电荷俘获材料内的所述硅的浓度在从约40at％到约45at％的范围内，且所述电荷俘获材料内的所述碳的浓度在从约0.2at％到约20at％的范围内；电荷阻挡材料，其邻近所述电荷俘获区域；及电介质势垒材料，其邻近所述电荷俘获材料，且介于所述电荷阻挡材料与所述导电结构之间。

附图说明

图1展示具有拥有存储器单元的存储器阵列的现有技术存储器装置的框图。

图2展示呈3D NAND存储器装置的形式的图1的现有技术存储器装置的示意图。

图3展示图2的现有技术3D NAND存储器装置在X-X’方向上的横截面视图。

图4是现有技术NAND存储器阵列的示意图。

图5说明电荷俘获材料中可存在的化学实体。

图6是实例集成组合件(存储器装置)的区域的图解横截面侧视图。

图6A是沿着图6的线A-A的图解横截面俯视图。

图7是实例集成组合件(存储器装置)的区域的图解横截面俯视图。

图8到10是实例集成组合件(存储器装置)的区域的图解横截面侧视图。

具体实施方式

一些实施例包含将陷阱增强添加剂(例如碳、硼、磷、金属等中的一或多者)并入电荷俘获材料中以改进电荷俘获材料的电荷保持性质。电荷俘获材料可用于存储器单元及集成组合件中。参考图5到10描述实例实施例。

氮化硅可用作存储器单元的电荷俘获材料。氮化硅内的电荷俘获中心可对应于悬挂键。图5展示对应于与硅相关联的悬挂键的实例电荷俘获中心10。电荷俘获中心10可称为k中心。k中心具有与之相关联的陷阱深度。更深的陷阱通常比更浅的陷阱更有利于电荷的稳定保持。

k中心的陷阱深度可通过与电荷俘获中心10的悬挂键相互作用的实体修改。例如，图5也展示其中氢原子与k中心相互作用的配置12。氢原子修改k中心的俘获性质，且有效地使k中心表现得好像它具有较浅的陷阱深度。

一些实施例包含将陷阱增强添加剂并入氮化硅内以从氮化硅实现预期的俘获性质。图5展示其中物种“Q”与k中心相互作用的配置14。物种“Q”可为陷阱增强添加剂。在一些实施例中，物种“Q”可为碳(C)、硼(B)、磷(P)、金属(例如，钛(Ti)或钨(W))等。例如，图5也展示其中碳原子与k中心相互作用的配置16。

持续的目标是增加氮化硅中的陷阱密度，同时保持预期的保持性能。用于增加陷阱密度的常规方法可为用硅富集氮化硅(即，利用具有化学式Si

一些实施例包含认识到在氮化硅中并入陷阱增强添加剂可使添加剂内的物种(例如，碳、硼、磷、金属等中的一或多者)与k中心相互作用，使得在电荷俘获材料中实现期望的陷阱深度，同时也保持期望的陷阱密度。

在一些实施例中，电荷俘获材料可包含硅、氮及陷阱增强添加剂。陷阱增强添加剂可包含碳、硼、磷及金属(例如，钛、钨等)中的一或多者。电荷俘获材料可包含浓度在从约30原子百分比(at％)到约60at％的范围内的氮，可包含浓度在从约40at％到约45at％的范围内的硅，且可包含浓度在从约0.2at％到约20at％的范围内的陷阱增强添加剂。希望提供合适浓度的陷阱增强添加剂以令人满意地影响电荷俘获材料的陷阱深度。但是，如果浓度太高，那么陷阱增强添加剂可能会不适宜地使电荷俘获材料变得导电。

电荷俘获材料可并入集成组合件中。图6和6A展示实例集成组合件20的实例区域。集成组合件20包含交替的第一层阶24和第二层阶26的堆叠22。第一层阶24包括导电结构28且可称为导电层阶。第二层阶26包括绝缘材料30且可称为绝缘层阶。

导电结构可包括任何适当的导电组成。在所说明的实施例中，每一导电结构28包括核心材料32，及沿着核心材料的外围延伸的导电衬层材料34。在一些实施例中，核心材料32可包括钨，基本上由钨组成，或由钨组成；且衬层材料34可包括氮化钛及氮化钨中的一者或两者，基本上由氮化钛及氮化钨中的一者或两者组成，或由氮化钛及氮化钨中的一者或两者组成。

绝缘材料30可包括任何适当的组成；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。

电介质势垒材料36沿着衬层材料34的外围延伸。电介质势垒材料36可包括任何适当的组成；且在一些实施例中，可包括一或多个高介电常数材料，基本上由一或多个高介电常数材料组成，或由一或多个高介电常数材料组成。术语“高介电常数”意味着大于二氧化硅的介电常数的介电常数(例如，大于3.9)。实例高介电常数材料为氧化铝、氧化铪、氧化锆等。

堆叠22支撑在源极结构38上。源极材料38可包括任何适当的导电组成；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)的一或多者。在一些实施例中，源极结构38可包括硅化钨上方的导电掺杂硅。源极结构38可类似于上文在本公开的背景技术段落中描述的结构216。

源极结构38通过基底40支撑。基底40可包括半导体材料；且可(例如)包括单晶硅，基本上由其组成，或由其组成。基底40可称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，包含但不限于块体半导电材料(例如半导电晶片(单独或在包括其它材料的组合件中))及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底40可对应于含有与集成电路制造相关的一或多个材料的半导体衬底。此类材料可包含(例如)耐熔金属材料、势垒材料、扩散材料、绝缘材料等中的一或多者。

基底40具有水平延伸的平坦表面41。

支柱42延伸穿过堆叠22，且在所展示的实施例中，支柱竖直(即，相对于水平表面41正交)延伸。支柱42包含沟道材料44、隧穿材料46、电荷俘获材料48及电荷阻挡材料50。

沟道材料44包括适当掺杂半导体材料。半导体材料可包括任何适当的组成；且在一些实施例中，可包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者，基本上由其组成，或由其组成；其中术语III/V族半导体材料是指包括从周期表的III族和V族中选择的元素的半导体材料(其中III族和V族是旧的命名法，且现在称为13族和15族)。在一些实施例中，沟道材料44包括适当掺杂的硅，基本上由适当掺杂的硅组成，或由适当掺杂的硅组成。

隧穿材料46(也称为绝缘材料或电荷通路材料)可包括任何适当的组成；且在一些实施例中可包括二氧化硅、氮化硅、氮氧化硅等中的一或多者。隧穿材料可包括单个组合物，或可包括组合物叠层，其中所述叠层经带隙设计以实现所需隧穿性质。

电荷俘获材料48可包括硅、氮及上文描述的陷阱增强添加剂(例如，碳、磷、硼和金属中的一或多者)。

电荷阻挡材料50可包括任何适当的组成；且在一些实施例中，可包括硅、氧和氮(即，可包括氮氧化硅)。

支柱42内的沟道材料44经配置为竖直延伸的圆柱体52。在一些实施例中，此圆柱体52可称为沟道材料圆柱体或称为沟道材料支柱。在所说明的实施例中，沟道材料圆柱体52是中空的，且电介质材料54设置在圆柱体52的中空内。电介质材料54可包括任何适当的组成；且在一些实施例中，可包括二氧化硅，基本上由其组成，或由其组成。

图6A的俯视图展示配置为围绕电介质材料54的圆环的沟道材料44。

竖直堆叠存储器单元56沿着支柱42。存储器单元中的每一者包含沟道材料44、隧穿材料46、电荷俘获材料48、电荷阻挡材料50、电介质势垒材料36及导电结构28的区域。电荷俘获材料48可视为在电荷俘获区域49内。虽然电荷俘获区域49展示为连续延伸穿过堆叠22，但应理解，在其它实施例中，电荷俘获区域可为间断的，使得电荷俘获区域仅沿着层阶24(即，存储器单元层阶)，且不沿着层阶26。在发现竖直相邻的存储器单元56之间的串扰是有问题的程度上，电荷俘获材料48的此间断性可减轻此串扰。

存储器单元56内的导电结构28的部分可视为门控区域58。导电结构28的不在存储器单元56内的其它部分可视为路由区域(字线区域)60。

沟道材料44展示为与源极结构38电耦合。说明源极结构38与堆叠存储器单元56之间的间隙以指示源极结构38与存储器单元之间可存在其它材料和装置。例如，源极侧选择栅极(SGS)可设置于源极结构38与竖直堆叠的存储器单元56之间。

沿着支柱42的堆叠存储器单元56可对应于NAND存储器装置串。串内可存在任何适当数目个存储器单元。例如，在一些实施例中，串可包括八个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。

沟道材料支柱52可电耦合到位线62，位线62又可与感测电路(例如，感测放大器电路)64电耦合。

路由区域(字线区域)60可与字线驱动器电路66电耦合(仅展示此类连接中的一者以简化图6的图式)。

在所说明的实施例中，感测放大器电路64及字线驱动器电路66沿着基底40且在存储器单元56下方(即，在包括存储器单元56的存储器阵列下方)。感测放大器电路64及字线驱动器电路66可视为可设置在存储器单元56的阵列下方的逻辑电路(例如，CMOS电路)的实例。在一些实施例中，至少一个逻辑电路可在存储器单元56的阵列正下方，且逻辑电路的其它部分可在或可不在存储器单元的阵列正下方(即，可在存储器单元的阵列的上方，相对于存储器单元的阵列横向偏移等)。

基底40经说明为通过间隙与源极结构38间隔开以指示在基底40与结构38之间可存在额外组件及材料。此类额外组件及材料可包含(例如)所说明的逻辑电路64及66的区域。

支柱42可表示与存储器阵列相关联的大量大体上相同的支柱；其中术语“大体上相同”意味着在制造和测量的合理公差内相同。图7说明大于图6A中展示的区域的组合件20的区域，且展示以大体上六边形布置装填的多个支柱(其中术语“大体上六边形布置”意味着在制造和测量的合理公差范围内的六边形布置)。

图6的电荷俘获区域49可包括电荷俘获材料的两个或更多个不同组成。图8到10说明其中电荷俘获区域包括多个电荷俘获材料的实例实施例。

参考图8，电荷俘获区域包括作为第一电荷俘获材料的电荷俘获材料48，且包括直接抵靠第一电荷俘获材料48的第二电荷俘获材料70。相比于第一电荷俘获材料48，第二电荷俘获材料70可包括更少的陷阱增强添加剂，且在一些实施例中将不包括陷阱增强添加剂。因此，第二电荷俘获材料70可包括常规的组成。在图8的实施例中，电荷俘获材料48邻近隧穿材料46且可相较于仅包括常规电荷俘获材料的俘获区域提高俘获区域49的俘获效率。在一些实施例中，材料48及70可具有在从约

图9展示类似于图8的实施例的实施例，但展示直接抵靠电荷阻挡材料50的第一电荷俘获材料48，而第二电荷俘获材料70直接抵靠隧穿材料46。图9的实施例可有助于限制电荷俘获区域49与电荷阻挡材料50的界面附近的被俘获电荷。

图10展示其中电荷俘获区域49利用三个电荷俘获材料48、70及72的实施例。此类材料可分别称为第一、第二及第三电荷俘获材料。在一些实施例中，相比于第一电荷俘获材料48及第三电荷俘获材料72，第二电荷俘获材料70可包括更少的陷阱增强添加剂。在一些实施例中，电荷俘获材料70可包括硅及氮，且可缺乏陷阱增强添加剂。

第三电荷俘获材料72可包括与第一电荷俘获材料48相同的组成，或可包括不同于第一电荷俘获材料的组成。无论如何，第三电荷俘获材料72可包括硅、氮和陷阱增强添加剂。材料72内的陷阱增强添加剂可称为第二陷阱增强添加剂以将其与材料48内的第一陷阱增强添加剂区分。第二陷阱增强添加剂可包括提供为在从约0.2at％到约20at％的范围内的浓度的碳、硼、磷和金属(例如，钛、钨等)中的一或多者。

在一些实例实施例中，材料48及72可包括氮、硅及碳；其中氮以在从约30原子百分比(at％)到约60at％的范围内的浓度存在，硅以在从约40at％到约45at％的范围内的浓度存在，且碳以在从约0.2at％到约20at％的范围内的浓度存在。

本文描述的存储器单元56可作为NAND存储器装置的部分操作。在操作中，电荷俘获材料(区域49)可经配置以将信息存储在存储器单元56中。存储在个别存储器单元56中的信息的值(其中术语“值”表示一个位或多个位)可基于存储在存储器单元的电荷俘获区域中的电荷量(例如，电子数目)。可基于施加到相关联控制栅极的电压的值及/或基于施加到相关联沟道材料44的电压的值至少部分控制(例如，增加或减少)个别电荷俘获区域内的电荷量。

隧穿材料46可经配置以允许电荷(例如，电子)在电荷俘获区域49与沟道材料44之间的预期隧穿(例如，输运)。隧穿材料可经配置(即，设计)以实现选定的标准(例如(举例来说)，但不限于等效氧化物厚度(EOT))。EOT依据代表性物理厚度来量化隧穿材料的电气性质(例如电容)。例如，EOT可定义为理论二氧化硅层的厚度，所述层被要求具有与给定电介质(例如，隧穿材料46)相同的电容密度，而不考虑泄漏电流和可靠性。

电荷阻挡材料50可提供阻止电荷从电荷俘获区域49流到控制栅极58的机制。

电介质势垒材料36可用于抑制电子从控制栅极58朝向电荷俘获区域49反向隧穿。

上文论述的组合件和结构可用于集成电路内(其中术语“集成电路”意味着由半导体衬底支撑的电子电路)；且可并入电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层多芯片模块。电子系统可为大范围的系统中的任一者，例如，相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞行器等。

除非另有指定，否则本文描述的各种材料、物质、组合物等可用任何适当方法(现在已知或尚未开发)形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“电介质”和“绝缘”可用于描述具有绝缘电性质的材料。在本发明中，所述术语被视为同义的。在一些例子中利用术语“电介质”且在其它例子中利用术语“绝缘”(或“电绝缘”)可在本发明内提供语言变化以简化所附权利要求书内的前置基础，且不用于指示任何明显的化学或电性差异。

术语“电连接”和“电耦合”两者都可用于本发明中。所述术语被视为同义的。在一些例子中利用一个术语且在其它例子中利用另一术语可在本公开内提供语言变化以简化所附权利要求书内的前置基础。

图式中各种实施例的特定定向仅是用于说明性目的，且所述实施例可相对于一些应用中展示的定向旋转。本文提供的描述和所附权利要求书涉及具有各种特征之间的所描述关系的任何结构，不论所述结构是呈附图的特定定向还是相对于此定向旋转。

所附图示的横截面视图仅展示横截面的平面内的特征，且不展示横截面平面后的材料以便简化图式，除非另有指示。

当一结构在上文被称为“在另一结构上”、与另一结构“邻近”或“抵靠”另一结构时，其可直接在另一结构正上方且也可存在中介结构。相比来说，当结构被称为“直接在另一结构上方”、与另一结构“直接邻近”或“直接抵靠”另一结构时时，不存在中介结构。术语“直接在…下方”、“直接在…上方”等并不指示直接物理接触(除非另有明确叙述)，而是指示直立对准。

结构(例如，层、材料等)可称为“竖直延伸”以指示所述结构从下层基底(例如，衬底)大体向上延伸。竖直延伸的结构可相对于基底的上表面大体上正交延伸，或不正交延伸。

一些实施例包含一种存储器单元，其具有介于半导体沟道材料与门控区域之间的电荷俘获材料。所述电荷俘获材料包含硅、氮及陷阱增强添加剂。所述陷阱增强添加剂包含碳、硼、磷及金属中的一或多者。

一些实施例包含一种具有交替的第一层阶及第二层阶的堆叠的集成组合件。所述第一层阶包含导电结构且所述第二层阶是绝缘的。沟道材料支柱延伸穿过所述堆叠。电荷俘获区域沿着所述沟道材料支柱且介于所述沟道材料支柱与所述导电结构之间。所述电荷俘获区域包含电荷俘获材料，所述材料包含硅、氮及陷阱增强添加剂。所述陷阱增强添加剂包含碳、硼、磷及金属中的一或多者。

一些实施例包含一种包括交替的第一层阶及第二层阶的堆叠的集成组合件。所述第一层阶包含导电结构且所述第二层阶是绝缘的。沟道材料延伸穿过所述堆叠。隧穿材料邻近所述沟道材料。电荷俘获区域邻近所述隧穿材料且沿着所述第一层阶。所述电荷俘获区域包含电荷俘获材料，所述材料包括硅、氮及碳。所述电荷俘获材料内的所述氮的浓度在从约30at％到约60at％的范围内，所述电荷俘获材料内的所述硅的浓度在从约40at％到约45at％的范围内，且所述电荷俘获材料内的所述碳的浓度在从约0.2at％到约20at％的范围内。电荷阻挡材料邻近所述电荷俘获区域。电介质势垒材料邻近所述电荷阻挡材料，且介于所述电荷阻挡材料与所述导电结构之间。

为遵守条例，本文揭示的标的物已用或多或少地特定于结构和方法特征的语言进行描述。但是，应理解，权利要求书不限于所展示且描述的特定特征，因为本文揭示的部件包括实例实施例。因此，权利要求书应按字面意思被赋予完整范围，并应根据等效原则予以适当的解释。