半导体结构及制备方法、外围电路、存储器以及存储系统

技术领域

本申请涉及半导体技术领域，更具体地，涉及一种半导体结构及其制备方法、一种外围电路、一种存储器以及一种存储系统。

背景技术

外围电路作为三维存储器的核心部件之一，其主要用于逻辑运算以及通过金属连线控制和检测三维存储单元中各存储单元的开关状态，实现数据的存储和读取。

外围电路包括大量的外围高压器件和大量的低压逻辑器件。例如，外围电路可包括HVMOS(高压金属氧化物半导体，High Voltage Metal Oxide Semiconductor)器件和LVMOS(低压金属氧化物半导体，Low Voltage Metal Oxide Semiconductor)器件组成的模拟电路。外围高压器件通常可采用对称或不对称的双扩散MOS器件，并且为了提高读写速度，外围电路还需要运行更快的低压器件，这就需要将低压逻辑器件(例如，微处理器MCU的智能控制电路等)与高压器件(例如，模拟或高压电路等)集成在在一块芯片上。

发明内容

本申请提供了一种可至少部分解决相关技术中存在的上述问题的半导体结构及其制备方法、外围电路、存储器以及存储系统。

本申请一方面提供了一种半导体结构的制备方法，所述方法包括：在衬底上形成第一栅极层，并在所述第一栅极层上覆盖牺牲层；去除所述牺牲层的第一预定部分以形成暴露所述第一栅极层的开口；采用第二栅极层填充所述开口；以及去除所述牺牲层和部分所述第一栅极层以形成第一栅极和第二栅极，其中，所述第一栅极层的、与所述开口对应的部分被保留，以与所述第二栅极层共同形成所述第一栅极，并且所述第一栅极层的第二预定部分被保留以形成所述第二栅极。

在本申请一个实施方式中，所述第一栅极与所述第二栅极在所述衬底上间隔排列，所述间隔距离大于2微米。

在本申请一个实施方式中，采用第二栅极层填充所述开口包括：在所述牺牲层的、远离所述衬底的上表面以及所述开口中形成初始第二栅极层；以及去除部分所述初始第二栅极层，并使所述初始第二栅极层的表面与所述牺牲层的所述上表面齐平以形成第二栅极层。

在本申请一个实施方式中，在所述牺牲层的、远离所述衬底的上表面以及所述开口中形成初始第二栅极层包括：采用沉积工艺或外延生长工艺在所述牺牲层的、远离所述衬底的上表面以及所述开口中形成所述初始第二栅极层。

在本申请一个实施方式中，去除部分所述初始第二栅极层，并使所述初始第二栅极层的表面与所述牺牲层的所述上表面齐平以形成第二栅极层包括：采用化学机械研磨工艺、干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合去除部分所述初始第二栅极层，并使所述初始第二栅极层的表面与所述牺牲层的所述上表面齐平以形成所述第二栅极层。

在本申请一个实施方式中，在采用第二栅极层填充所述开口的步骤之前，所述方法还包括：去除暴露的所述第一栅极层的表面的自然氧化层。

在本申请一个实施方式中，采用刻蚀工艺去除暴露的所述第一栅极层的表面的自然氧化层。

在本申请一个实施方式中，所述方法还包括：在就地处理中进行去除暴露的所述第一栅极层的表面的自然氧化层和形成所述初始第二栅极层的步骤，其中，就地在所述牺牲层的所述上表面以及所述开口中形成所述初始第二栅极层。

在本申请一个实施方式中，所述牺牲层的厚度大于所述第一栅极的高度与所述第二栅极的高度之间的差值。

在本申请一个实施方式中，所述第一栅极层的厚度等于所述第二栅极的高度。

在本申请一个实施方式中，去除所述牺牲层和部分所述第一栅极层包括：形成覆盖所述牺牲层和所述第二栅极层的刻蚀掩膜层；对所述刻蚀掩膜层进行图案化，以形成所述第一栅极和所述第二栅极的图案；以及以图案化的所述刻蚀掩膜层为掩蔽，刻蚀所述牺牲层和部分所述第一栅极层以形成所述第一栅极和所述第二栅极，其中，所述第一栅极的图案正对所述第二栅极层；以及所述第二栅极的图案正对所述第一栅极层的、所述第二预定部分。

在本申请一个实施方式中，其中所述衬底上设置有栅介质层，所述第一栅极层形成在所述栅介质层上，去除所述牺牲层和部分所述第一栅极层的处理停止于所述栅介质层。

在本申请一个实施方式中，所述第一栅极层和所述第二栅极层均包括半导体层。

在本申请一个实施方式中，所述第一栅极高出所述衬底的高度范围为1300埃至2000埃。

在本申请一个实施方式中，所述第二栅极高出所述衬底的高度范围为800埃至1000埃。

本申请另一方面提供了一种基于上述的方法制备的半导体结构，所述半导体结构包括：衬底，包括轻掺杂区，其中所述半导体结构的源极和漏极中的至少一个位于所述轻掺杂区；栅介质层，设置于所述衬底上；以及栅极，设置于所述栅介质层上，并包括第一栅极和第二栅极，其中，所述第一栅极和所述第二栅极相对于所述衬底具有不同的高度。

在本申请一个实施方式中，所述第一栅极与所述第二栅极在所述衬底上间隔排列，所述间隔距离大于2微米。

在本申请一个实施方式中，所述第一栅极高出所述衬底的高度范围为1300埃至2000埃。

在本申请一个实施方式中，所述第二栅极高出所述衬底的高度范围为800埃至1000埃。

在本申请一个实施方式中，所述第一栅极层和所述第二栅极层均包括半导体层。

本申请又一方面提供了一种外围电路，用于与存储器电路电连接，所述外围电路包括：多个阵列排布的半导体器件，其中，所述半导体器件包括本申请另一方面提供的任一项所述的半导体结构。

本申请又一方面提供了一种存储器，所述存储器包括：存储器电路以及与所述存储器电路连接的、如本申请又一方面提供的外围电路。

在本申请一个实施方式中，所述存储器包括三维NAND存储器和三维NOR存储器中的至少一种。

本申请又一方面提供了一种存储系统，所述存储系统包括控制器及如本申请又一方面提供的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。

根据本申请至少一个实施方式提供的半导体结构及制备方法、外围电路、存储器以及存储系统，通过形成在初始栅极层(第一栅极层)上的牺牲层的辅助作用，可根据实际需要改变初始栅极层中部分区域的栅极高度，从而实现低压逻辑器件与高压器件的集成。

此外，根据本申请至少一个实施方式，第一栅极与第二栅极在衬底上的间隔距离可大于2微米，因而可避免位于同一衬底的低压逻辑器件与高压器件之间的相互影响，提高了最终形成的半导体芯片的性能。

进一步地，根据本申请的至少一个实施方式，在初始栅极层(第一栅极层)上的牺牲层中形成开口，并采用第二栅极层填充该开口的步骤之前，需要去除初始栅极层表面中正对开口的部分自然形成的氧化层，从而使后续形成的栅极的导电性能良好，提高最终形成的半导体器件的良率。

此外，在本申请至少一个实施方式的半导体结构及制备方法、外围电路、存储器以及存储系统中，去除自然形成的、并位于初始栅极层(第一栅极层)表面的氧化层的工艺步骤，与在初始栅极层和牺牲层上形成第二栅极层的工艺步骤可采用就地处理(例如，不移动半导体结构的中间体，使上述工艺步骤在同一机台或腔室中实现)，因而可保证半导体结构制备过程的高清洁度，提高最终形成的半导体器件的电特性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请的一个实施方式的制备半导体结构的方法流程图；

图2是根据本申请的一个实施方式制备方法的、在衬底上形成栅介质层后所形成的结构的剖面示意图；

图3是根据本申请的一个实施方式制备方法的、在栅介质层上形成第一栅极层后所形成的结构的剖面示意图；

图4是根据本申请的一个实施方式制备方法的、在第一栅极层上形成牺牲层后所形成的结构的剖面示意图；

图5是根据本申请的一个实施方式制备方法的、在牺牲层中形成开口后所形成的结构的剖面示意图；

图6是根据本申请的一个实施方式制备方法的、采用初始第二栅极层填充开口后所形成的结构的剖面示意图；

图7是根据本申请的一个实施方式制备方法的、采用平坦化工艺处理初始第二栅极层以形成第二栅极后所形成的结构的剖面示意图；

图8是根据本申请的一个实施方式制备方法的、在第二栅极层和牺牲层上形成刻蚀掩膜层后所形成的结构的剖面示意图；

图9是根据本申请的一个实施方式制备方法的、形成第一栅极和第二栅极后所形成的结构的剖面示意图；

图10是根据本申请的一个实施方式制备方法的、形成半导体结构后所形成的结构的剖面示意图；

图11是根据本申请的一个实施方式的、外围电路的剖面示意图；

图12是根据本申请的一个实施方式的存储器结构剖面示意图；以及

图13是根据本申请的一个实施方式的存储系统结构示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的宽度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

此外，在本文中，当描述一个部分位于另一部分“上”时，例如“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”并非绝对表示以重力方向为基准位于之上之意，也不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

外围高压器件通常可采用对称或不对称的双扩散MOS器件，并且为了提高读写速度，外围电路还需要运行更快的低压器件，这就需要将低压逻辑器件(例如，微处理器MCU的智能控制电路等)与高压器件(例如，模拟或高压电路等)集成在在一块芯片上。根据本申请至少一个实施方式提供的半导体结构及制备方法、外围电路、存储器以及存储系统，通过形成在初始栅极层(第一栅极层)上的牺牲层的辅助作用，可根据实际需要改变初始栅极层中部分区域的栅极高度，从而实现低压逻辑器件与高压器件的集成。

在一些实施方式中，第一栅极与第二栅极在衬底上的间隔距离可大于2微米，因而可避免位于同一衬底的低压逻辑器件与高压器件之间的相互影响，提高了最终形成的半导体芯片的性能。在一些实施方式中，在初始栅极层(第一栅极层)上的牺牲层中形成开口，并采用第二栅极层填充该开口的步骤之前，去除初始栅极层表面中正对开口的部分自然形成的氧化层，可使后续形成的栅极的导电性能良好，提高最终形成的半导体器件的良率。在一些实施方式中，去除自然形成的、并位于初始栅极层(第一栅极层)表面的氧化层的工艺步骤，与在初始栅极层和牺牲层上形成第二栅极层的工艺步骤可采用就地处理(例如，不移动半导体结构的中间体，使上述工艺步骤在同一机台或腔室中实现)，因而可保证半导体结构制备过程的高清洁度，提高最终形成的半导体器件的电特性。

图1是根据本申请的一个实施方式的制备半导体结构的方法1000的流程图。如图1所示，半导体结构的制备方法1000包括：

S1，在衬底上形成第一栅极层，并在第一栅极层上覆盖牺牲层。

S2，去除牺牲层的第一预定部分以形成暴露第一栅极层的开口。

S3，采用第二栅极层填充开口。

S4，去除牺牲层和部分第一栅极层以形成第一栅极和第二栅极，其中，第一栅极层的、与开口对应的部分被保留，以与第二栅极层共同形成第一栅极，并且第一栅极层的第二预定部分被保留以形成第二栅极。

下面将结合图2至图10详细说明上述制备方法1000的各个步骤的具体工艺。

图2是根据本申请的一个实施方式制备方法的、在衬底100上形成栅介质层200后所形成的结构的剖面示意图。图3是根据本申请的一个实施方式制备方法的、在栅介质层200上形成第一栅极层300后所形成的结构的剖面示意图。图4是根据本申请的一个实施方式制备方法的、在第一栅极层300上形成牺牲层400后所形成的结构的剖面示意图。

具体地，如图2至图4所示，步骤S1在衬底上形成第一栅极层，并在第一栅极层上覆盖牺牲层可例如包括：制备衬底100；在衬底100上形成栅介质层200；在栅介质层200上形成第一栅极层300；在栅介质层200上形成第一栅极层300；以及在第一栅极层300上形成牺牲层400。

具体地，衬底100可以是复合衬底或者单层衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺形成衬底100。

作为一种选择，衬底100的制备材料可以是任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。

此外，还可在衬底100中定义出多个有源区，例如在衬底100中隔离出高压器件区和低压器件区，高压器件区可用于形成高压器件，低压器件区可用于形成低压器件。进一步地，还可在有源区进行离子掺杂。

此外，在本申请的一个实施方式中，衬底100可以是待用于制作非易失性存储器的外围电路的衬底，例如可包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底(例如，SiGe、SiC、GaN、GaAs、InP等)，以及这些物质的组合。本申请对衬底100的结构、材质以及形成工艺不作限定，此外，衬底100的掺杂类型和掺杂浓度也可根据实际需要进行选择。

在形成衬底100后，可在衬底100上形成栅介质层200，栅介质层200用于将半导体结构中的源极和漏极与栅极分隔开。

在本申请的一个实施方式中，可通过一个或多个薄膜沉积工艺在衬底100的一侧形成栅介质层200，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。此外，作为一种选择，也可使用氧化或者氮化环境热生长栅介质层200。

栅介质层200可以是复合结构或者单层结构。例如，栅介质层200可包括二氧化硅层、氮化硅层、氮氧化硅层、高介电常数(高K)介质层中的一种或者任意组合。高介电常数介质层的材料可包括Al2O3、HfO2、ZrO2、TiO2、Ta2O5中的任意一种或者它们的组合。

具体地，在本申请的一个实施方式中，形成栅介质层200的方法可例如为：首先对衬底100的表面进行清洗，去除衬底100的暴露在空气中沾染的杂质和因表面暴露而自然形成的氧化层，然后采用热氧化工艺在衬底100的表面形成氧化层作为栅介质层200，或者采用原子层沉积、物理气相沉积或化学气相沉积中的任意一种或组合在衬底100的表面形成栅介质层200。

进一步地，在本申请的一个实施方式中，去除牺牲层和部分第一栅极层以形成第一栅极和第二栅极的处理，可停止于栅介质层200的远离衬底100的表面。换言之，栅介质层200可作为刻蚀工艺的停止层。因而可避免常规技术中按工艺预定时间确定研磨深度的工艺方法，增加了刻蚀工艺窗口，使刻蚀工艺不受多个不同种类介质薄膜层的影响，提升了刻蚀工艺的均匀性和精度。

在衬底100的表面形成栅介质层200之后，可在栅介质层200上形成第一栅极层300，第一栅极层300可为后续形成半导体结构的第一栅极和第二栅极的初始栅极层。

在本申请的一个实施方式中，可通过一个或多个薄膜沉积工艺在栅介质层200的远离衬底100的表面形成第一栅极层300，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。

作为一种选择，在本申请的一个实施方式中，第一栅极层300可包括半导体层。例如，可采用等离子体化学气相沉积工艺在栅介质层200的表面形成例如多晶硅层。例如，可将半导体结构的中间体(例如，包括衬底100和栅介质层200的中间体中间体)转移至低压化学沉积设备中，并将半导体结构中间体的表面(例如，栅介质层200的远离衬底100的表面)暴露在硅烷气体中，硅烷分解从而在半导体结构中间体的表面上形成一层多晶硅作为第一栅极层300。此外，还可对该多晶硅的第一栅极层300进行掺杂。然而，本领域人员应理解，在未背离本申请要求保护的技术方案的情况下，可改变第一栅极层的组成、结构以及制备工艺，来获得本说明书中描述的各个结果和优点。

在半导体领域，一个芯片的实际的电路中可包括具有不同性能的多个不同电路，因而需要的诸如晶体管等半导体结构的性能也不同。所以，在一个芯片上形成不同高度的栅极有利于根据实际需要形成不同的半导体结构进而调整芯片上电路的性能。

例如，三维存储器的外围电路主要用于逻辑运算以及通过金属连线控制和检测三维存储单元中各存储单元的开关状态，实现数据的存储和读取，因而其即包括大量的外围高压器件也包括大量的低压逻辑器件。其中，外围高压器件通常可采用对称或不对称的双扩散MOS器件，进一步地，为了提高读写速度，外围电路还需要运行更快的低压器件，这就需要将低压逻辑器件(例如，微处理器MCU的智能控制电路等)与高压器件(例如，模拟或高压电路等)集成在在一块芯片上。

由于高压器件与低压器件需要不同高度的栅极，因而，如何在保证半导体结构的产品良率的条件下，有效地实现在一个芯片上集成具有不同高度的栅极的半导体结构，是本领域的技术人员亟待解决的技术问题。

根据本申请提供的半导体结构的制备方法，通过形成在初始栅极层(第一栅极层)上的牺牲层的辅助作用可根据实际需要改变初始栅极层中部分区域的栅极高度，从而实现低压逻辑器件与高压器件的集成。具体地，将结合图3至图10在本申请的下文中详细描述。

如图3所示，在本申请的一个实施方式中，第一栅极层300作为后续形成第一栅极和第二栅极的初始栅极层，其厚度H1可等于后续形成的、相对较低的第二栅极的高度(第一高度)，从而简化了后续制造第二栅极的工艺过程。可以理解，厚度H1可大致等于后续形成的、相对较低的第二栅极的高度(第一高度)。

如图4所示，在形成第一栅极层300之后，可在第一栅极层300的远离衬底100的表面覆盖牺牲层400，其中牺牲层400可以全部或至少部分覆盖第一栅极层300的远离衬底100的表面。牺牲层400在后续形成相对较高(第二高度)的第一栅极过程中起到辅助作用。具体地，可通过一个或多个薄膜沉积工艺在第一栅极层300的远离衬底100的表面形成牺牲层400，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。此外，作为一种选择，也可使用氧化或者氮化环境热生长牺牲层400。

例如，可首先对第一栅极层300的表面进行清洗，去除第一栅极层300的暴露在空气中沾染的杂质和自然形成的氧化层，然后采用热氧化工艺在衬底100的表面形成氧化层(例如，氧化硅)作为牺牲层400，或者采用原子层沉积、物理气相沉积或化学气相沉积中的任意一种或组合在第一栅极层300的表面形成牺牲层400。

再次参考图4，在本申请的一个实施方式中，牺牲层400厚度H2可大于第一栅极的高度(第二高度)与第二栅极的高度(第一高度)之间的差值。从而使得牺牲层400的一部分能够作为后续平坦化处理的缓冲层，有助于提高第一栅极在平坦化处理中的平整度。换言之，可根据实际需要设定半导体结构中栅极的不同高度(第一高度和第二高度)，并根据第一高度与第二高度之间的高度差设定牺牲层400的厚度H2。牺牲层400的设置厚度H2可包括上述栅极之间的高度差以及在后续执行例如平坦化处理等工艺中的厚度。

图5是根据本申请的一个实施方式制备方法的、在牺牲层400中形成开口01后所形成的结构的剖面示意图。

具体地，如图5所示，步骤S2去除牺牲层的第一预定部分以形成暴露第一栅极层的开口可例如包括：

形成覆盖牺牲层400的刻蚀掩膜层；对刻蚀掩膜层进行图案化，以形成开口的图案；以及以图案化的刻蚀掩膜层为掩蔽，刻蚀牺牲层400，其中可采用诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀和激光刻蚀等干法刻蚀工艺，或者通过其中使用刻蚀溶剂的湿法刻蚀工艺，或其他合适的工艺，去除牺牲层400的第一预定部分以形成暴露第一栅极层300的开口01。牺牲层400的第一预定部分的位置与后续形成的、相对较高的第一栅极的设计位置在牺牲层400表面的投影重合。

作为一种选择，在本申请的一个实施方式中，牺牲层400可相对于第一栅极层300具有大于设定值的刻蚀选择比，以使去除牺牲层400的步骤停止在第一栅极层300的表面。

图6是根据本申请的一个实施方式制备方法的、采用初始第二栅极层500A填充开口01后所形成的结构的剖面示意图。图7是根据本申请的一个实施方式制备方法的、采用平坦化工艺处理初始第二栅极层500A以形成第二栅极层500B后所形成的结构的剖面示意图。

如图5至图7所示，步骤S3采用第二栅极层填充开口可例如包括：去除暴露的第一栅极层300的表面301的自然氧化层(未示出)；在牺牲层400的、远离衬底100的上表面401以及开口01中形成初始第二栅极层500A，例如采用沉积工艺形成初始第二栅极层500A；以及采用例如化学机械研磨(CMP)工艺去除部分初始第二栅极层500A，并使初始第二栅极层500A的表面与牺牲层400的上表面401齐平以形成第二栅极层500B。

具体地，如图5所示，在本申请的一个实施方式中，第一栅极层300的表面暴露在开口01的部分表面301会由于自然氧化而形成氧化层，首先对第一栅极层300暴露的表面301进行清洗，并去除该表面301暴露在空气中沾染的杂质和因表面暴露而自然形成的氧化层后，再进行后续其它处理，可使形成的栅极的导电性能良好，提高最终形成的半导体器件的良率。此外，由于第一栅极层300表面暴露在开口01的部分301会由于自然氧化而形成氧化层，而第一栅极层300的预定部分的表面未暴露，即第二栅极的表面未暴露，从而在对表面301去除氧化层的同时，无需对进行第二栅极进行去除自然氧化层的处理，简化了工序，减少了工艺难度。

作为一种选择，去除第一栅极层300的表面301暴露在空气中沾染的杂质和因表面301暴露而自然形成的氧化层可采用诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀和激光刻蚀等干法刻蚀工艺，或者通过其中使用刻蚀溶剂的湿法刻蚀工艺，或其他合适的工艺，本申请对此不作限定。

进一步地，结合图5和图6，在本申请的一个实施方式中，可采用就地处理的方法进行去除暴露的第一栅极层300的表面301的自然氧化层和形成初始第二栅极层500A的步骤。换言之，可采用例如刻蚀工艺去除第一栅极层300暴露的表面301的自然氧化层；以及就地采用例如薄膜沉积工艺在牺牲层400的上表面401以及开口01中形成初始第二栅极层500A，其中，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。此外，作为一种选择，还可就地采用例如外延生长工艺在牺牲层400的上表面401以及开口01中形成初始第二栅极层500A，其中，外延生长工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。用于形成初始第二栅极层500A的外延层可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。

就地处理可以是例如不移动半导体结构的中间体(例如，包括衬底100、栅极介质层200、第一栅极层300、牺牲层400和开口01)，使上述两个工艺步骤在同一机台或腔室中实现的处理过程，就地处理可保证半导体结构制备过程的高清洁度，提高最终形成的半导体器件的电特性。

作为一种选择，在本申请的一个实施方式中，初始第二栅极层500A可包括半导体层。例如，可采用等离子体化学气相沉积工艺在牺牲层400的上表面401以及开口01中形成例如多晶硅层。具体地，可首先为半导体结构的中间体(例如，包括衬底100、栅极介质层200、第一栅极层300、牺牲层400和开口01的中间体)提供低压化学沉积环境，之后将半导体结构中间体的表面(例如，牺牲层400的上表面401和开口01的内壁)暴露在硅烷气体中，硅烷分解从而在半导体结构中间体的表面上形成一层多晶硅层可作为初始第二栅极层500A。此外，还可对该多晶硅的初始第二栅极层500A进行掺杂。然而，本领域人员应理解，在未背离本申请要求保护的技术方案的情况下，可改变第二栅极层的组成、结构以及制备工艺，来获得本说明书中描述的各个结果和优点。

作为一种选择，第一栅极层300与初始第二栅极层500A可由相同材质制备；作为另一种选择，第一栅极层300与初始第二栅极层500A也可由不相同材质制备。

如图7所示，在形成初始第二栅极层500A后，可采用例如化学机械研磨(CMP)工艺、干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合去除部分初始第二栅极层500A，并使初始第二栅极层500A的表面与牺牲层400的上表面401齐平以形成第二栅极层500B。采用化学机械研磨工艺(CMP)取代常规的例如刻蚀工艺，可使在此步骤中形成的第二栅极层500B表面501以及牺牲层的上表面401的粗糙度符合后续工艺步骤的要求，并提高最终形成的半导体器件产品的导电性和良率。

进一步地，在本申请的一个实施方式中，去除部分初始第二栅极层500A，并使初始第二栅极层500A的表面与牺牲层400的上表面401齐平以形成第二栅极层500B的处理可停止于牺牲层400的上表面401。换言之，牺牲层400的上表面401可作为化学机械研磨工艺的停止层。

图8是根据本申请的一个实施方式制备方法的、在第二栅极层500B和牺牲层400上形成刻蚀掩膜层600后所形成的结构的剖面示意图。图9是根据本申请的一个实施方式制备方法的、形成第一栅极810和第二栅极820后所形成的结构的剖面示意图。图10是根据本申请的一个实施方式制备方法的、形成半导体结构2000后所形成的结构的剖面示意图。

如图7至图10所示，步骤S4去除牺牲层和部分第一栅极层以形成第一栅极和第二栅极，第一栅极层的、与开口对应的部分被保留，以与第二栅极层共同形成第一栅极，并且第一栅极层的第二预定部分被保留以形成第二栅极可例如包括：形成覆盖牺牲层400和第二栅极层500B的刻蚀掩膜层600；采用光刻胶层700对刻蚀掩膜层600进行图案化，以形成第一栅极810和第二栅极820的图案；以及以图案化的刻蚀掩膜层600为掩蔽，刻蚀牺牲层400和部分第一栅极层300以形成第一栅极810和第二栅极820，其中，第一栅极810的图案正对第二栅极层500B；以及第二栅极820的图案正对第一栅极层300的、第二预定部分02。

具体地，结合图7和图9，在本申请的一个实施方式中，第一栅极层300的、第二预定部分02的位置与后续形成的、相对较低的第二栅极820的设计位置在第一栅极层300的表面的投影重合。作为一种选择，第二栅极820的高度可等于第一栅极层300的厚度H1(如图3所示)，从而简化了后续对第二栅极820的制造工艺。第一栅极810的高度可等于第一栅极层300的厚度H1和第二栅极层500B的厚度之和。

在本申请的一个实施方式中，如图8所示，刻蚀掩膜层600可为硬掩膜(HardMask)，硬掩膜例如可以是氮化硅、氧化硅、碳氧化硅和氮氧化硅中的至少一种或任意组合形成的叠层，本申请对此不作限定。

采用光刻胶层700对刻蚀掩膜层600进行图案化，以形成第一栅极810和第二栅极820的图案例如可以是在刻蚀掩膜层600上利用旋涂工艺设置光刻胶层700，并利用光刻技术将掩膜版中的图案转移至光刻胶层700中，该掩膜版中可具有第一栅极810和第二栅极820的图案中的至少一个，换言之可分次形成第一栅极810和第二栅极820的图案或者一次形成第一栅极810和第二栅极820的图案。之后，以光刻胶层700为掩蔽进行刻蚀掩膜层600的刻蚀，从而将光刻胶中的图案转移到刻蚀掩膜层600中，在刻蚀掩膜层600中形成第一栅极810和第二栅极820的图案。之后，去除该光刻胶层700。在形成图案化的刻蚀掩膜层600后，可以图案化的刻蚀掩膜层600为掩蔽，刻蚀牺牲层400和部分第一栅极层300以形成第一栅极810和第二栅极820。

此外，作为一种选择，第一栅极810高出栅介质层200的高度H3的范围为1300埃至2000埃。第二栅极820高出衬栅介质层200的高度H1的范围为800埃至1000埃。

因而，根据本申请提供的半导体结构的制备方法，通过形成在初始栅极层(第一栅极层)上的牺牲层的辅助作用可根据实际需要改变初始栅极层中部分区域的栅极高度，实现低压逻辑器件与高压器件的集成。

此外，在本申请的一个实施方式中，第一栅极810与第二栅极820可在衬底100上间隔排列，其中间隔距离可大于2微米。因而通过本申请至少一个实施方式提供的半导体结构及其制备方法，可避免位于同一衬底的低压逻辑器件与高压器件之间的相互影响，提高了最终形成的半导体芯片的性能。此外，如图10所示，在本申请的一个实施方式中，在形成不同高度的栅极后，本申请提供的半导体结构的制备方法还可包括：在衬底100的有源区进行离子掺杂以形成轻掺杂区(Lightly Doped Drain，LDD)110。轻掺杂区110可使半导体结构改进热电子退化效应，例如在沟道中靠近漏极的附近设置一个轻掺杂漏区可让该轻掺杂漏区也承受部分电压，以防止热电子退化效应。此外作为一种选择，以高压器件为例，可在高压器件区进行离子掺杂，以形成至少为一个轻掺杂区；作为另一种选择轻掺杂区也可为两个，分别用于形成半导体结构的源极和漏极。离子掺杂形成轻掺杂区的方法例如可以是离子注入或离子扩散。具体地，可在半导体结构中间体(已形成第一栅极810和第二栅极820的中间体)的表面形成光致抗蚀剂掩膜，使用于形成轻掺杂区的区域110的半导体结构表面得以暴露，其余区域得以保护，然后进行离子注入。

另外，在本申请的一个实施方式中，在形成不同高度的栅极后，本申请提供的半导体结构的制备方法还可包括：在第一栅极810和第二栅极820的上方形成栅极接触。具体地，可在半导体结构中间体(已形成第一栅极810和第二栅极820的中间体)的表面上覆盖层间介质层，并将第一栅极810和第二栅极820的顶面(远离衬底的表面)暴露出，对第一栅极810和第二栅极820的顶面进行刻蚀以形成栅极接触孔，其中刻蚀工艺可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，本申请对此不作限定。

再次参考图10，本申请另一方面还提供一种由上述任一实施方式所提供的方法制备的半导体结构2000，半导体结构2000可包括：衬底100、栅介质层200和栅极。具体地，衬底100可包括至少一个轻掺杂区110，其中半导体结构2000的源极和漏极中的至少一个可位于轻掺杂区110。栅介质层200可设置于衬底100上。栅极可设置于栅介质层200上，并包括第一栅极810和第二栅极820，其中，第一栅极810的高度H3和第二栅极820的高度H1不同，第一栅极810的高度H3与第二栅极820的高度H1之差等于牺牲层500B的厚度。

根据本申请提供的半导体结构，通过形成在初始栅极层(第一栅极层)上的牺牲层的辅助作用，可根据实际需要改变初始栅极层中部分区域的栅极高度，从而实现低压逻辑器件与高压器件的集成。

此外，根据本申请的至少一个实施方式，第一栅极810与第二栅极820可在衬底100上间隔排列，间隔距离可大于2微米。通过将第一栅极与第二栅极的间隔距离设置为大于2微米，可避免位于同一衬底的低压逻辑器件与高压器件之间的相互影响，提高了最终形成的半导体芯片的性能。

在本申请的一个实施方式中，第一栅极层810和第二栅极层820均可包括半导体层，例如多晶硅层。作为一种选择，第一栅极810高出栅介质层200的高度H3的范围可为1300埃至2000埃。第二栅极820高出衬栅介质层200的高度H1的范围可为800埃至1000埃。

进一步地，根据本申请的至少一个实施方式，在初始栅极层(第一栅极层)上的牺牲层中形成开口，并采用第二栅极层填充该开口的步骤之前，需要去除初始栅极层表面中正对开口的部分自然形成的氧化层，从而使后续形成的栅极的导电性能良好，提高最终形成的半导体器件的良率。

此外，在本申请至少一个实施方式的半导体结构，其制备工艺中，去除自然形成的、并位于初始栅极层(第一栅极层)表面的氧化层的工艺步骤，与在初始栅极层和牺牲层上形成第二栅极层的工艺步骤可采用就地处理(例如，不移动半导体结构的中间体，使上述工艺步骤在同一机台或腔室中实现)，因而可保证半导体结构制备过程的高清洁度，提高最终形成的半导体器件的电特性。

图11是根据本申请的一个实施方式的、外围电路10000的剖面示意图。

如图11所示，本申请又一方面的至少一个实施方式还提供一种外围电路10000，外围电路10000可包括多个阵列排布的半导体器件。具体地，作为一种选择，外围电路10000可包括分别设置在衬底6000的不同区域的低压半导体器件3000(例如，低压晶体管)、高压半导体器件4000(例如，高压晶体管)以及其他半导体器件5000(例如，EEPROM存储单元等)。可通过诸如局部氧化工艺或浅槽隔离工艺在衬底6000中形成多个场氧化物隔离区域，以隔离低压半导体器件3000、高压半导体器件4000以及其他半导体器件5000。

低压半导体器件3000包括栅极3001，高压半导体器件4000包括栅极4001，作为一种选择，栅极4001和栅极3001均可包括诸如多晶硅层等半导体层。此外，栅极4001和栅极3001的高度不同，两个高度之间具有高度差H’。作为一种选择，栅极4001的高度范围为1300埃至2000埃。栅极3001的高度范围为800埃至1000埃。栅极4001与栅极3001在衬底6000上间隔排列，其间隔距离可大于2微米。高压器件4000和低压器件3000可通过本申请提供的半导体结构的制备方法同时制备。

图12是根据本申请的一个实施方式的存储器结构20000的剖面示意图。

如图12所示，本申请又一方面的至少一个实施方式还提供一种包括上述方法制备的半导体结构2000的存储器20000。存储器20000可包括存储阵列2001和与存储阵列2001连接的外围电路2002。外围电路2002可包括本申请另一方面至少一个实施方式提供的半导体结构2000。

在本申请的一个实施方式中，存储器20000可以是二维存储器或者三维存储器。例如，可以是三维NAND存储器和三维NOR存储器中的至少一种。

具体地，结合图11和图12，以三维NAND存储器为例，存储阵列2001可包括第一衬底2003以及位于第一衬底2003上的多个存储串2004。外围电路2002包括多个阵列排布的半导体器件，作为一种选择，外围电路2002可包括分别设置在衬底的不同区域的低压半导体器件(例如，低压晶体管)、高压半导体器件(例如，高压晶体管)以及其他半导体器件(例如，EEPROM存储单元等)。可通过诸如局部氧化工艺或浅槽隔离工艺在衬底中形成多个场氧化物隔离区域，以隔离低压半导体器件、高压半导体器件以及其他半导体器件。其中，低压半导体器件包括低压栅极(栅极3001)，高压半导体器件包括高压栅极(栅极4001)，作为一种选择，高压栅极和低压栅极均可包括诸如多晶硅层等半导体层。此外，高压栅极和低压栅极的高度不同，两个高度之间具有高度差H’。作为一种选择，高压栅极的高度范围为1300埃至2000埃。低压栅极的高度范围为800埃至1000埃。高压栅极与低压栅极在衬底上间隔排列，其间隔距离可大于2微米。高压器件和低压器件可通过本申请提供的半导体结构的制备方法同时制备。

图13是根据本申请一个实施方式的存储系统30000结构示意图。

如图13所示，本申请的又一方面的至少一个实施方式还提供了一种存储器系统30000。存储器系统30000可包括存储器20000和控制器32000。存储器20000可与上文中任意实施方式的所描述的存储器相同，本申请对此不再赘述。存储器系统30000可以是二维存储系统或者三维存储系统，下面以三维存储器系统为例进行说明。

三维存储器系统30000可包括三维存储器20000、主机31000和控制器32000。三维存储器20000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。控制器32000可通过通道CH控制三维存储器20000，并且三维存储器20000可响应于来自主机31000的请求基于控制器32000的控制而执行操作。三维存储器20000可通过通道CH从控制器32000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器20000可对由地址选择的区域执行与命令相对应的内部操作。

在一些实施方式中，三维存储器系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本申请提供外围电路、存储器和存储系统，由于设置了本申请提供的半导体结构，因而具有与所述半导体结构相同的有益效果，在此不做赘述。

此外，尽管在此描述了示例性的半导体结构的制备方法以及示例性的半导体结构，但可以理解，一个或多个特征可以从上述方法或结构中被省略、替代或者增加。此外，所举例的各层的材料仅仅是示例性。

上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。